KR20210027366A - 반도체 장치의 제작 방법 - Google Patents

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KR20210027366A
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layer
metal oxide
insulating layer
film
transistor
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KR1020217001074A
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준이치 코에즈카
마사미 진쵸우
타카히로 이구치
야스타카 나카자와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

전기 특성이 양호한 반도체 장치를 제공한다. 전기 특성이 안정된 반도체 장치를 제공한다. 신뢰성이 높은 반도체 장치를 제공한다. 반도체층을 형성하고, 반도체층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 금속 산화물층을 형성하고, 금속 산화물층 위에 반도체층의 일부와 중첩되는 게이트 전극을 형성한다. 그리고, 반도체층에서 게이트 전극이 중첩되지 않는 영역에, 금속 산화물층 및 게이트 절연층을 통하여 제 1 원소를 공급한다. 제 1 원소로서는 인, 붕소, 마그네슘, 알루미늄, 및 실리콘 등을 들 수 있다. 금속 산화물층을 가공하는 경우에는, 반도체층에 제 1 원소를 공급한 후에 수행한다.

Description

반도체 장치의 제작 방법
본 발명의 일 형태는 반도체 장치 및 그 제작 방법에 관한 것이다. 본 발명의 일 형태는 표시 장치 및 그 제작 방법에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치(예를 들어 터치 센서 등), 입출력 장치(예를 들어 터치 패널 등), 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다. 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다.
트랜지스터에 적용 가능한 반도체 재료로서 금속 산화물을 사용한 산화물 반도체가 주목을 받고 있다. 예를 들어 특허문헌 1에서는, 복수의 산화물 반도체층을 적층시키고, 상기 복수의 산화물 반도체층에서 채널이 되는 산화물 반도체층이 인듐 및 갈륨을 포함하고, 또한 인듐의 비율을 갈륨의 비율보다 높게 함으로써 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)를 높인 반도체 장치가 개시(開示)되어 있다.
반도체층에 사용할 수 있는 금속 산화물은 스퍼터링법 등을 사용하여 형성할 수 있기 때문에, 대형 표시 장치를 구성하는 트랜지스터의 반도체층에 사용할 수 있다. 또한 다결정 실리콘이나 비정질 실리콘을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 이용할 수 있기 때문에, 설비 투자를 억제할 수 있다. 또한 금속 산화물을 사용한 트랜지스터는 비정질 실리콘을 사용한 경우에 비하여 전계 효과 이동도가 높기 때문에, 구동 회로가 제공된 고성능의 표시 장치를 실현할 수 있다.
또한 특허문헌 2에는, 알루미늄, 붕소, 갈륨, 인듐, 타이타늄, 실리콘, 저마늄, 주석, 및 납으로 이루어진 그룹 중 적어도 하나를 도펀트로서 포함하는 저저항 영역을 소스 영역 및 드레인 영역에 가지는 산화물 반도체막이 적용된 박막 트랜지스터가 개시되어 있다.
일본 공개특허공보 특개2014-7399호 일본 공개특허공보 특개2011-228622호
본 발명의 일 형태는 전기 특성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 전기 특성이 안정된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 본 발명의 일 형태는 반드시 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 명세서, 도면, 청구항의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는, 반도체층을 형성하고, 반도체층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 금속 산화물층을 형성하고, 금속 산화물층 위에 반도체층의 일부와 중첩되는 게이트 전극을 형성하고, 반도체층에서 게이트 전극이 중첩되지 않는 영역에, 금속 산화물층 및 게이트 절연층을 통하여 제 1 원소를 공급하는 반도체 장치의 제작 방법이다.
본 발명의 일 형태는, 반도체층을 형성하고, 반도체층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 금속 산화물층을 형성하고, 금속 산화물층 위에 반도체층의 일부와 중첩되는 게이트 전극을 형성하고, 반도체층에서 게이트 전극이 중첩되지 않는 영역에, 금속 산화물층 및 게이트 절연층을 통하여 제 1 원소를 공급하고, 반도체층에 제 1 원소를 공급한 후에, 금속 산화물층을 섬 형상으로 가공하는 반도체 장치의 제작 방법이다.
본 발명의 일 형태는, 반도체층을 형성하고, 반도체층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 금속 산화물층을 형성하고, 금속 산화물층 위에 반도체층의 일부와 중첩되는 게이트 전극을 형성하고, 반도체층에서 게이트 전극이 중첩되지 않는 영역에, 금속 산화물층 및 게이트 절연층을 통하여 제 1 원소를 공급하고, 금속 산화물층에서 게이트 전극이 중첩되지 않는 영역에, 게이트 절연층을 통하여 제 2 원소를 공급하고, 금속 산화물층에 제 2 원소를 공급한 후에, 금속 산화물층을 섬 형상으로 가공하는 반도체 장치의 제작 방법이다. 반도체층에 제 1 원소를 공급한 후에, 금속 산화물층에 제 2 원소를 공급하여도 좋고, 금속 산화물층에 제 2 원소를 공급한 후에, 반도체층에 제 1 원소를 공급하여도 좋다.
제 1 원소는 예를 들어, 인, 붕소, 마그네슘, 알루미늄, 또는 실리콘이다. 제 2 원소는 예를 들어, 실리콘, 인, 아르곤, 크립톤, 제논, 비소, 갈륨, 또는 저마늄이다.
금속 산화물층을 웨트 에칭에 의하여 섬 형상으로 가공하는 것이 바람직하다.
금속 산화물층은 산화 알루미늄막을 가지는 것이 바람직하다. 또는 금속 산화물층 및 반도체층은 동일한 금속 산화물을 가지는 것이 바람직하다.
금속 산화물층을 형성한 후, 게이트 전극을 형성하기 전에 제 1 가열 처리를 수행하고, 반도체층에 제 1 원소를 공급한 후에 제 2 가열 처리를 수행하는 것이 바람직하다. 제 2 가열 처리는 제 1 가열 처리보다 낮은 온도에서 수행하는 것이 바람직하다.
반도체층은 금속 산화물을 가지는 것이 바람직하다.
본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여 전기 특성이 안정된 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 본 발명의 일 형태는 반드시 이들 효과 모두를 가질 필요는 없다. 명세서, 도면, 청구항의 기재로부터 이들 외의 효과를 추출할 수 있다.
도 1의 (A)는 트랜지스터의 일례를 나타낸 상면도이다. 도 1의 (B), (C)는 트랜지스터의 일례를 나타낸 단면도이다.
도 2의 (A), (B)는 트랜지스터의 일례를 나타낸 단면도이다.
도 3의 (A)는 트랜지스터의 일례를 나타낸 상면도이다. 도 3의 (B), (C)는 트랜지스터의 일례를 나타낸 단면도이다.
도 4의 (A) 내지 (C)는 트랜지스터의 일례를 나타낸 단면도이다.
도 5의 (A) 내지 (E)는 트랜지스터의 제작 방법의 일례를 나타낸 단면도이다.
도 6의 (A), (B)는 트랜지스터의 제작 방법의 일례를 나타낸 단면도이다.
도 7의 (A), (B)는 트랜지스터의 제작 방법의 일례를 나타낸 단면도이다.
도 8의 (A) 내지 (C)는 트랜지스터의 제작 방법의 일례를 나타낸 단면도이다.
도 9의 (A) 내지 (C)는 트랜지스터의 제작 방법의 일례를 나타낸 단면도이다.
도 10의 (A) 내지 (C)는 표시 장치의 일례를 나타낸 상면도이다.
도 11은 표시 장치의 일례를 나타낸 단면도이다.
도 12는 표시 장치의 일례를 나타낸 단면도이다.
도 13은 표시 장치의 일례를 나타낸 단면도이다.
도 14는 표시 장치의 일례를 나타낸 단면도이다.
도 15의 (A)는 표시 장치의 일례를 나타낸 블록도이다. 도 15의 (B), (C)는 표시 장치의 일례를 나타낸 회로도이다.
도 16의 (A), (C), (D)는 표시 장치의 일례를 나타낸 회로도이다. 도 16의 (B)는 표시 장치의 타이밍 차트이다.
도 17의 (A), (B)는 표시 모듈의 일례를 나타낸 도면이다.
도 18의 (A), (B)는 전자 기기의 일례를 나타낸 도면이다.
도 19의 (A) 내지 (D)는 전자 기기의 일례를 나타낸 도면이다.
도 20의 (A) 내지 (E)는 전자 기기의 일례를 나타낸 도면이다.
도 21의 (A) 내지 (F)는 전자 기기의 일례를 나타낸 도면이다.
도 22는 실시예 1에 따른 금속 산화물막의 에칭 레이트를 나타낸 그래프이다.
도 23의 (A), (B)는 실시예 1에 따른 시료의 단면 관찰 사진이다.
도 24는 실시예 1에 따른 트랜지스터의 전기 특성을 나타낸 그래프이다.
도 25는 실시예 1에 따른 트랜지스터의 신뢰성 평가 결과를 나타낸 그래프이다.
도 26의 (A) 내지 (D)는 실시예 2에 따른 트랜지스터의 전기 특성을 나타낸 그래프이다.
도 27은 실시예 2에 따른 트랜지스터의 신뢰성 평가 결과를 나타낸 그래프이다.
도 28은 실시예 2에 따른 시료의 단면 관찰 사진이다.
도 29의 (A), (B)는 실시예 3에 따른 시료의 구조 해석 결과 및 막 밀도를 나타낸 그래프이다.
도 30은 실시예 3에 따른 시료의 단면 관찰 사진이다.
도 31은 실시예 3에 따른 시료의 단면 관찰 사진이다.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다.
또한 이하에서 설명하는 발명의 구성에서, 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 그 반복적인 설명은 생략한다. 또한 같은 기능을 가지는 부분을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한 도면에 나타낸 각 구성의 위치, 크기, 범위 등은 이해하기 쉽게 하기 위하여, 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 그러므로, 개시된 발명은 반드시 도면에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한 "막"이라는 용어와 "층"이라는 용어는 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있다. 또는 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 변경할 수 있다.
본 명세서 등에서 트랜지스터의 채널 길이 방향이란, 소스 영역과 드레인 영역 사이를 최단 거리로 연결하는 직선에 평행한 방향 중 하나를 말한다. 즉, 채널 길이 방향은 트랜지스터가 온 상태일 때 반도체층을 흐르는 전류의 방향 중 하나에 상당한다. 또한 채널 폭 방향이란, 상기 채널 길이 방향과 직교하는 방향을 말한다. 또한 트랜지스터의 구조나 형상에 따라서는 채널 길이 방향 및 채널 폭 방향은 하나에 정해지지 않는 경우가 있다.
본 명세서 등에서는, 특별히 언급이 없는 경우, 오프 전류란 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란 특별히 언급이 없는 경우, n채널형 트랜지스터에서는 게이트와 소스 간의 전압 Vgs이 문턱 전압 Vth보다 낮은(p채널형 트랜지스터에서는 Vth보다 높은) 상태를 말한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치 및 그 제작 방법에 대하여 도 1 내지 도 9를 사용하여 설명한다. 본 실시형태에서는 반도체 장치로서 트랜지스터에 대하여 구체적으로 설명한다.
본 발명의 일 형태의 반도체 장치는, 반도체층을 형성하고, 반도체층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 금속 산화물층을 형성하고, 금속 산화물층 위에 반도체층의 일부와 중첩되는 게이트 전극을 형성하고, 반도체층에서 게이트 전극이 중첩되지 않는 영역에, 금속 산화물층 및 게이트 절연층을 통하여 제 1 원소를 공급(첨가 또는 주입이라고도 함)하여 형성한다.
본 발명의 일 형태에서는, 제 1 원소가 금속 산화물층과 게이트 절연층을 이 순서대로 통과하여, 반도체층에 공급된다. 제 1 원소가 가장 먼저 들어가는 층은 가장 대미지를 받기 쉽다. 따라서, 게이트 절연층 위에 금속 산화물층을 제공하여 제 1 원소가 먼저 금속 산화물층에 들어가게 함으로써, 게이트 절연층 및 반도체층이 받는 대미지를 저감할 수 있다. 이로써, 트랜지스터의 신뢰성을 높일 수 있다.
반도체층은 금속 산화물을 포함하는 것이 바람직하다. 이하에서는, 반도체층이 금속 산화물을 포함하는 경우에 대하여 주로 설명한다.
금속 산화물층을 형성한 후, 게이트 전극을 형성하기 전에 제 1 가열 처리를 수행하는 것이 바람직하다. 제 1 가열 처리에서는 게이트 절연층으로부터 반도체층에 산소를 공급하는 것이 바람직하다.
게이트 절연층은 산화물을 가지는 것이 바람직하다. 금속 산화물층은 산소를 투과시키기 어려운 것이 바람직하다. 이로써 게이트 절연층에 포함되는 산소가 금속 산화물층 측에 방출되는 것을 억제하고, 이 산소가 반도체층에 공급되는 것을 촉진시킬 수 있다. 따라서 반도체층 내의 산소 결손을 보충할 수 있고 트랜지스터의 신뢰성을 높일 수 있다.
그 후, 게이트 전극을 형성하고, 게이트 전극을 마스크로서 사용하여 반도체층에 제 1 원소를 공급함으로써 반도체층에 한 쌍의 저저항 영역을 형성할 수 있다. 즉 반도체층은 게이트 전극과 중첩되는 채널 형성 영역과, 이 채널 형성 영역을 끼우는 한 쌍의 저저항 영역을 가지도록 형성된다.
제 1 원소는 예를 들어, 인, 붕소, 마그네슘, 알루미늄, 또는 실리콘이다.
금속 산화물층은 수소 및 물을 투과시키기 어려운 것이 바람직하다. 이로써 게이트 전극에 포함되는 수소 및 물이 금속 산화물층 측에 방출되는 것이 억제되므로, 이 수소 및 물이 반도체층으로 확산되는 것을 억제할 수 있다. 따라서 반도체층의 채널 형성 영역에서의 캐리어 밀도가 높아지는 것을 억제할 수 있다. 반도체층의 채널 형성 영역의 산소 결손이 적고 캐리어 밀도가 낮으면, 트랜지스터의 오프 전류를 현저히 낮게 할 수 있고, 트랜지스터의 신뢰성을 높일 수 있다.
게이트 전극을 마스크로서 사용하여 금속 산화물층을 섬 형상으로 가공하는 경우, 반도체층에 제 1 원소를 공급한 후에 금속 산화물층을 가공하는 것이 바람직하다. 상술한 바와 같이, 금속 산화물층을 통하여 제 1 원소를 반도체층에 공급함으로써, 반도체층 및 게이트 절연층이 받는 대미지를 저감할 수 있다. 또한 반도체층에 제 1 원소를 공급할 때, 금속 산화물층에도 제 1 원소를 공급할 수 있다. 이에 의하여 금속 산화물층의 에칭 레이트를 높일 수 있다. 따라서, 게이트 전극과 중첩되는 부분과, 중첩되지 않는 부분에서, 금속 산화물층의 에칭 레이트에 차이가 생기게 할 수 있다. 그러므로, 에칭으로 인한 금속 산화물층의 형상 불량을 억제할 수 있다.
또한 금속 산화물층은 그 재료 및 형성 조건에 따라서는, 가공하기 어려운 경우가 있다. 이 경우, 금속 산화물층에 제 2 원소를 공급하고, 그 후에 가공하는 것이 바람직하다. 제 2 원소를 공급하여 금속 산화물층의 결정성을 저하시킴으로써, 금속 산화물층의 가공이 용이해진다.
제 2 원소는 예를 들어, 실리콘, 인, 아르곤, 크립톤, 제논, 비소, 갈륨, 또는 저마늄이다.
제 1 원소의 공급 공정과 제 2 원소의 공급 공정의 순서는 한정되지 않는다. 또한 같은 원소를 공급하여 2개의 목적(반도체층의 저저항화와 금속 산화물층의 결정성의 저하)을 달성할 수 있는 경우에는, 원소의 공급 공정을 한 번만 수행하여도 좋다.
예를 들어, 금속 산화물층에 산화 알루미늄막을 사용할 수 있다. 예를 들어, 산화 알루미늄막에 아르곤을 첨가함으로써, 산화 알루미늄막을 에칭하기 쉬워진다.
또는 금속 산화물층 및 반도체층은 동일한 금속 산화물을 가지는 것이 바람직하다.
금속 산화물층은 웨트 에칭에 의하여 가공되는 것이 바람직하다. 웨트 에칭을 사용함으로써, 금속 산화물층과 함께 게이트 절연층이 에칭되는 것을 억제할 수 있다. 이로써 게이트 절연층의 막 두께가 감소되는 것을 억제하고, 게이트 절연층의 막 두께를 균일화할 수 있다.
반도체층에 제 1 원소를 공급한 후에 제 2 가열 처리를 수행하여도 좋다. 제 1 가열 처리는 게이트 절연층으로부터 반도체층에 산소를 충분히 공급하기 위하여 비교적 높은 온도(예를 들어 350℃)에서 수행하는 것이 바람직하다. 한편, 게이트 전극의 형성과 반도체층에 대한 제 1 원소의 공급보다 나중에 수행되는 제 2 가열 처리가 고온에서의 처리이면, 반도체층의 채널 형성 영역이나 게이트 절연층에 포함되는 산소가, 저저항 영역이나 게이트 전극으로 확산될 우려가 있다. 따라서, 제 2 가열 처리는 제 1 가열 처리보다 낮은 온도에서 수행하는 것이 바람직하다.
또한 본 발명의 일 형태에서는 게이트 절연층에도 제 1 원소를 공급할 수 있다. 구체적으로는 게이트 전극을 마스크로서 사용함으로써 게이트 절연층에서 주로 반도체층의 저저항 영역과 중첩되는 부분에 제 1 원소가 공급되고, 반도체층의 채널 형성 영역과 중첩되는 부분에는 제 1 원소가 공급되기 어렵다. 따라서 제 2 가열 처리에서는, 게이트 절연층으로부터 채널 형성 영역에 산소가 공급되어 채널 형성 영역의 산소 결손이 보충된다. 한편, 저저항 영역은 게이트 절연층으로부터 산소가 공급되기 어렵기 때문에 전기 저항이 상승되기 어렵다. 이에 의하여, 산소 결손이 충분히 저감되고 캐리어 밀도가 매우 낮은 채널 형성 영역과, 전기 저항이 매우 낮은 소스 영역 및 드레인 영역의 양쪽을 가지는 반도체층을 형성할 수 있어, 전기 특성이 우수하며 신뢰성이 높은 반도체 장치를 실현할 수 있다.
[구성예 1]
도 1의 (A)에 트랜지스터(100)의 상면도를 나타내었다. 도 1의 (B)에, 도 1의 (A)에서의 일점쇄선 A1-A2 간의 단면도를 나타내었다. 도 1의 (C)에, 도 1의 (A)에서의 일점쇄선 B1-B2 간의 단면도를 나타내었다. 일점쇄선 A1-A2의 방향은 채널 길이 방향에 상당하고, 일점쇄선 B1-B2의 방향은 채널 폭 방향에 상당한다. 또한 도 1의 (A)에서는 트랜지스터(100)의 구성 요소의 일부(게이트 절연층 등)를 생략하여 도시하였다. 트랜지스터의 상면도에 대해서는 이후의 도면에서도 도 1의 (A)와 마찬가지로 구성 요소의 일부를 생략하여 도시하였다.
트랜지스터(100)는 절연층(103), 섬 형상의 반도체층(108), 게이트 절연층(110), 금속 산화물층(114), 게이트 전극(112), 및 절연층(118)을 가진다.
절연층(103)은 기판(102) 위에 제공된다. 반도체층(108)은 절연층(103) 위에 제공된다. 게이트 절연층(110)은 절연층(103)의 상면 및 반도체층(108)의 상면 및 측면에 접한다. 금속 산화물층(114)은 게이트 절연층(110) 위에 제공된다. 금속 산화물층(114)은 게이트 절연층(110)을 개재(介在)하여 반도체층(108)과 중첩되는 부분을 가진다. 게이트 전극(112)은 금속 산화물층(114) 위에 제공된다. 게이트 전극(112)은 게이트 절연층(110) 및 금속 산화물층(114)을 개재하여 반도체층(108)과 중첩되는 부분을 가진다. 절연층(118)은 게이트 절연층(110)의 상면, 금속 산화물층(114)의 측면, 및 게이트 전극(112)의 상면을 덮어 제공된다.
트랜지스터(100)는 반도체층(108) 위에 게이트 전극(112)을 가지는 톱 게이트형 트랜지스터이다.
도 1의 (A), (B)에 나타낸 바와 같이, 트랜지스터(100)는 절연층(118) 위에 도전층(120a) 및 도전층(120b)을 가져도 좋다. 도전층(120a) 및 도전층(120b) 중 한쪽은 소스 전극으로서 기능하고, 다른 쪽은 드레인 전극으로서 기능한다. 도전층(120a) 및 도전층(120b)은 각각 절연층(118) 및 게이트 절연층(110)에 제공된 개구부(141a) 또는 개구부(141b)를 통하여 후술하는 저저항 영역(108n)과 전기적으로 접속된다.
반도체층(108)은 반도체 특성을 나타내는 금속 산화물(이후, 산화물 반도체라고도 함)을 가지는 것이 바람직하다.
반도체층(108)은 게이트 전극(112)과 중첩되는 영역과, 이 영역을 끼우는 한 쌍의 저저항 영역(108n)을 가진다. 반도체층(108)에서 게이트 전극(112)과 중첩되는 영역은 트랜지스터(100)의 채널이 형성될 수 있는 채널 형성 영역으로서 기능한다. 한 쌍의 저저항 영역(108n)은 트랜지스터(100)의 소스 영역 및 드레인 영역으로서 기능한다.
저저항 영역(108n)은 채널 형성 영역보다 저항이 낮은 영역, 캐리어 농도가 높은 영역, 산소 결손 밀도가 높은 영역, 불순물 농도가 높은 영역, 또는 n형 영역이라고도 할 수 있다.
저저항 영역(108n)은 1종류 또는 2종류 이상의 불순물 원소를 포함하는 영역이다. 상기 불순물 원소로서 예를 들어 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 비소, 알루미늄, 마그네슘, 실리콘, 및 희가스(헬륨, 네온, 아르곤, 크립톤, 제논 등) 등을 들 수 있다. 한 쌍의 저저항 영역(108n)은 붕소, 인, 알루미늄, 마그네슘, 또는 실리콘을 포함하는 것이 바람직하고, 붕소 또는 인을 포함하는 것이 더 바람직하다.
또한 제작 공정 중에 가해지는 열의 영향 등으로 인하여, 저저항 영역(108n)에 포함되는 상기 불순물 원소의 일부가 채널 형성 영역으로 확산되는 경우가 있다. 채널 형성 영역 내의 불순물 원소의 농도는 저저항 영역(108n) 내의 불순물 원소의 농도의 10분의 1 이하인 것이 바람직하고, 100분의 1 이하인 것이 더 바람직하다.
게이트 절연층(110)은 반도체층(108)의 채널 형성 영역과 접하며, 게이트 전극(112)과 중첩되는 영역을 가진다. 게이트 절연층(110)은 반도체층(108)의 한 쌍의 저저항 영역(108n)과 접하며, 게이트 전극(112)과 중첩되지 않는 영역을 가진다.
반도체층(108)이 금속 산화물을 포함하는 경우, 게이트 절연층(110)은 산화물을 포함하는 것이 바람직하다. 특히 게이트 절연층(110)은 가열에 의하여 산소가 방출될 수 있는 산화물막인 것이 바람직하다.
산화물을 포함하는 게이트 절연층(110)이 반도체층(108)의 상면과 접하여 제공된 상태에서 가열 처리를 수행함으로써, 게이트 절연층(110)으로부터 방출되는 산소를 반도체층(108)에 공급할 수 있다. 이로써 반도체층(108) 내의 산소 결손을 보충할 수 있어 신뢰성이 높은 트랜지스터를 실현할 수 있다.
본 발명의 일 형태에서는 게이트 전극(112)의 형성 및 반도체층(108)에 대한 불순물 원소의 공급 전에 가열 처리를 수행하여 게이트 절연층(110)으로부터 반도체층(108)에 산소를 공급한다. 한편, 트랜지스터 또는 상기 트랜지스터를 가지는 반도체 장치나 표시 장치 등의 구성에 따라서는 상기 게이트 전극(112)의 형성 및 반도체층(108)에 대한 불순물 원소의 공급 후에 가열 처리를 수행하는 경우도 있다. 이때, 반도체층(108)의 채널 형성 영역에 포함되는 산소가 저저항 영역(108n)이나 게이트 전극(112)으로 확산될 우려가 있다. 또한 게이트 절연층(110)으로부터 저저항 영역(108n)에 산소가 공급될 가능성이 있다. 저저항 영역(108n)에 산소가 공급되면, 캐리어 밀도가 저감되고 전기 저항이 상승되는 경우가 있다.
그래서 게이트 절연층(110)에서 한 쌍의 저저항 영역(108n)과 접하는 영역, 즉 게이트 전극(112)과 중첩되지 않는 영역에 상기 불순물 원소가 포함되는 것이 바람직하다. 게이트 절연층(110)에서 게이트 전극(112)과 중첩되지 않는 영역은, 불순물 농도가 게이트 절연층(110)에서 게이트 전극(112)과 중첩되는 영역보다 높고, 저저항 영역(108n)보다 낮은 영역을 가지는 것이 바람직하다. 가열에 의하여 산소가 방출될 수 있는 산화물막에 상술한 불순물 원소를 공급함으로써, 방출되는 산소의 양을 저감할 수 있다. 그러므로 게이트 절연층(110)의 저저항 영역(108n)과 접하는 영역에 상술한 불순물 원소가 포함되면 게이트 절연층(110)으로부터 저저항 영역(108n)에 산소가 공급되기 어려워져 저저항 영역(108n)은 전기 저항이 낮은 상태를 유지할 수 있다.
이와 같은 구성으로 함으로써 산소 결손이 충분히 저감되고 캐리어 밀도가 매우 낮은 채널 형성 영역과, 전기 저항이 매우 낮은 소스 영역 및 드레인 영역의 양쪽을 가지고, 전기 특성이 우수하며 신뢰성이 높은 반도체 장치를 실현할 수 있다.
반도체층(108)의 채널 형성 영역에 접하는 절연층(103)과 게이트 절연층(110)은 산화물을 포함하는 것이 바람직하다. 절연층(103) 및 게이트 절연층(110)에는 각각 예를 들어 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막 등의 산화물막을 사용할 수 있다. 이로써 트랜지스터(100)의 제작 공정에서의 열처리 등에 의하여, 절연층(103)이나 게이트 절연층(110)으로부터 이탈된 산소를 반도체층(108)의 채널 형성 영역에 공급하여, 반도체층(108) 내의 산소 결손을 저감할 수 있다.
도 2의 (A)에 도 1의 (B)의 일점쇄선으로 둘러싼 영역 P를 확대한 단면도를 나타내었다.
게이트 절연층(110)은 상술한 불순물 원소를 포함하는 영역(110d)을 가진다. 영역(110d)은 적어도 저저항 영역(108n)과의 계면 또는 그 근방에 위치한다. 영역(110d)은 반도체층(108) 및 게이트 전극(112)이 제공되지 않는 영역에서 적어도 절연층(103)과의 계면 또는 그 근방에도 위치한다. 또한 도 1의 (B), (C), 및 도 2의 (A)에 나타낸 바와 같이, 영역(110d)은 반도체층(108)의 채널 형성 영역과 접하는 부분에는 제공되지 않는 것이 바람직하다.
절연층(103)은 게이트 절연층(110)과 접하는 계면 또는 그 근방에 상술한 불순물 원소를 포함하는 영역(103d)을 가진다. 또한 도 2의 (A)에 나타낸 바와 같이, 영역(103d)은 저저항 영역(108n)과 접하는 계면 또는 그 근방에도 제공되어도 좋다. 이때, 저저항 영역(108n)과 중첩되는 부분의 불순물 농도는 게이트 절연층(110)과 접하는 부분보다 낮다.
여기서 저저항 영역(108n)에서의 불순물 농도는 게이트 절연층(110)에 가까울수록 농도가 높아지는 농도 구배를 가지는 것이 바람직하다. 이로써 저저항 영역(108n)의 윗부분이 더 저저항이 되기 때문에 도전층(120a)(또는 도전층(120b))과의 접촉 저항을 더 효과적으로 저감시킬 수 있다. 또한 저저항 영역(108n) 전체에 걸쳐 균일한 농도로 한 경우와 비교하여 저저항 영역(108n) 내의 불순물 원소의 총량을 적게 할 수 있으므로 제작 공정 중의 열 등의 영향으로 인하여 채널 형성 영역으로 확산될 수 있는 불순물의 양을 적게 유지할 수 있다.
또한 영역(110d)에서의 불순물 농도는 저저항 영역(108n)에 가까울수록 농도가 높아지는 농도 구배를 가지는 것이 바람직하다. 가열에 의하여 산소가 방출될 수 있는 산화물막을 적용한 게이트 절연층(110)에서, 상술한 불순물 원소를 포함하는 영역(110d)에서는 다른 영역과 비교하여 산소의 방출을 억제할 수 있다. 그래서 게이트 절연층(110)의 저저항 영역(108n)과의 계면 또는 그 근방에 위치하는 영역(110d)은 산소에 대한 차단층으로서 기능하고, 저저항 영역(108n)에 공급되는 산소를 효과적으로 저감시킬 수 있다.
불순물 원소의 공급은 게이트 전극(112)을 마스크로서 사용하여 적어도 반도체층(108)에 대하여 수행한다. 또한 게이트 절연층(110)에 대해서도 상기 불순물 원소를 공급하는 것이 바람직하다. 이로써 저저항 영역(108n)의 형성과 동시에 영역(110d)을 자기 정합(自己整合)적으로 형성할 수 있다.
또한 도 2의 (A) 등에는, 게이트 절연층(110)에서 불순물 농도가 높은 부분이 반도체층(108)과의 계면 또는 그 근방에 위치하는 것을 과장하여 나타내기 위하여, 영역(110d)을 게이트 절연층(110) 내의 반도체층(108) 근방에만 해치 패턴을 붙여 나타내었지만, 실제로는 게이트 절연층(110)의 두께 방향 전체에 걸쳐 상기 불순물 원소가 포함된다.
불순물 원소의 공급은 플라스마 이온 도핑법 또는 이온 주입법에 의하여 수행하는 것이 바람직하다. 이들 방법은 이온을 첨가하는 깊이를 조정하기 쉽기 때문에 게이트 절연층(110)과 반도체층(108)을 포함하는 영역을 노려 이온을 첨가하는 것이 용이해진다.
불순물 원소의 공급 조건은 반도체층(108)의 게이트 절연층(110) 측의 영역, 또는 반도체층(108)과 게이트 절연층(110)의 계면 또는 그 근방의 불순물 농도가 가장 높아지록 설정하는 것이 바람직하다. 이로써 한 번의 공정으로 반도체층(108)과 게이트 절연층(110) 양쪽에 적절한 농도의 불순물 원소를 공급할 수 있다. 또한 저저항 영역(108n)의 상부에 높은 농도로 불순물 원소를 공급하여 저저항화시킴으로써 저저항 영역(108n)과 소스 전극 또는 드레인 전극 사이의 접촉 저항을 낮게 할 수 있다. 또한 게이트 절연층(110)에서 저저항 영역(108n)에 가까운 부분에 불순물 원소의 농도가 높은 영역을 형성함으로써 이 부분의 산소의 확산성이 저하되어 게이트 절연층(110) 내의 산소가 저저항 영역(108n) 측으로 확산되는 것을 더 억제할 수 있다.
저저항 영역(108n) 및 영역(110d)의 각각은 불순물 농도가 1×1019atoms/cm3 이상 1×1023atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이상 5×1022atoms/cm3 이하, 더 바람직하게는 1×1020atoms/cm3 이상 1×1022atoms/cm3 이하인 영역을 포함하는 것이 바람직하다. 또한 저저항 영역(108n)은 게이트 절연층(110)의 영역(110d)보다 불순물 농도가 높은 부분을 가지면 저저항 영역(108n)의 전기 저항을 더 낮게 할 수 있어 바람직하다.
저저항 영역(108n) 및 영역(110d)에 포함되는 불순물의 농도는 예를 들어 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)이나, X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy) 등의 분석법에 의하여 분석할 수 있다. XPS 분석을 사용하는 경우에는 표면 측 또는 이면 측으로부터의 이온 스퍼터링과 XPS 분석을 조합함으로써 깊이 방향의 농도 분포를 알 수 있다.
불순물 원소로서 산소와 결합되기 쉬운 원소를 사용하는 경우, 불순물 원소는 반도체층(108) 내의 산소와 결합된 상태로 존재한다. 즉, 불순물 원소가 반도체층(108) 내의 산소를 빼앗음으로써 반도체층(108) 내에 산소 결손이 발생하고, 이 산소 결손이 막 내의 수소와 결합함으로써 캐리어가 생성된다. 또한 반도체층(108) 내의 불순물 원소는 산화된 상태로 안정적으로 존재하기 때문에, 공정 중에 가해지는 열 등으로 인하여 이탈되기 어려워, 전기 저항이 낮은 상태로 안정적인 저저항 영역(108n)을 실현할 수 있다.
불순물 원소로서 산소와 결합되기 쉬운 원소를 사용하는 경우, 반도체층(108)과 마찬가지로 게이트 절연층(110)에서도 불순물 원소는 산소와 결합된 상태로 존재한다. 산소와 불순물 원소가 결합되어 안정화됨으로써 불순물 원소를 포함하는 영역에서는 가열을 수행하여도 산소가 거의 이탈되지 않는 상태가 되므로 산소가 다른 층으로 확산되기 어려운 상태가 된다. 이로써 게이트 절연층(110)으로부터 저저항 영역(108n)에 산소가 공급되는 것을 억제하면서 채널 형성 영역에 산소를 공급할 수 있다. 따라서 저저항 영역(108n)의 저항이 높아지는 것을 방지하면서 채널 형성 영역의 산소 결손을 저감시킬 수 있다. 결과적으로 전기 특성이 양호하고 신뢰성이 높은 트랜지스터를 실현할 수 있다.
불순물 원소로서는 반도체층(108) 내 및 게이트 절연층(110) 내의 산소와 결합되어 안정화되는 원소를 사용하는 것이 바람직하다. 예를 들어 산화물이 표준 상태에서 고체로 존재할 수 있는 원소를 사용하는 것이 바람직하다. 특히 바람직한 원소로서는 희가스, 수소 외의 전형 비금속 원소, 전형 금속 원소, 및 전이 금속 원소를 들 수 있고, 특히 붕소, 인, 알루미늄, 마그네슘, 실리콘이 바람직하다.
예를 들어 불순물 원소로서 붕소를 사용한 경우, 저저항 영역(108n) 및 영역(110d)에 포함되는 붕소는 산소와 결합된 상태로 존재할 수 있다. 이것은 XPS 분석에서 B2O3 결합에 기인하는 스펙트럼 피크가 관측되는 것으로부터 확인할 수 있다. 또한 XPS 분석에서, 붕소 원소가 단체로 존재하는 상태에 기인하는 스펙트럼 피크가 관측되지 않거나, 또는 측정 하한의 백그라운드 노이즈에 묻힐 정도로 피크 강도가 매우 작아진다.
금속 산화물층(114)은 산소 및 수소를 투과시키기 어려운 재료로 형성된다. 금속 산화물층(114)은 게이트 절연층(110)에 포함되는 산소가 게이트 전극(112) 측으로 확산되는 것을 억제하는 기능을 가진다. 금속 산화물층(114)은 게이트 전극(112)에 포함되는 수소 및 물이 게이트 절연층(110) 측으로 확산되는 것을 억제하는 기능을 가진다. 금속 산화물층(114)은 적어도 게이트 절연층(110)보다 산소 및 수소를 투과시키기 어려운 재료를 사용하는 것이 바람직하다.
금속 산화물층(114)을 제공함으로써, 게이트 전극(112)에 알루미늄이나 구리 등 산소를 흡인하기 쉬운 금속 재료를 사용한 경우에도, 게이트 절연층(110)으로부터 게이트 전극(112)으로 산소가 확산되는 것을 방지할 수 있다. 또한 게이트 전극(112)이 수소를 포함하는 경우에도, 게이트 절연층(110)을 통하여 게이트 전극(112)으로부터 반도체층(108)으로 수소가 확산되는 것을 방지할 수 있다. 그 결과, 반도체층(108)의 채널 형성 영역에서의 캐리어 밀도를 매우 낮게 할 수 있다.
금속 산화물층(114)은 절연층 및 도전층 중 어느 쪽이어도 좋다. 금속 산화물층(114)이 절연층인 경우, 금속 산화물층(114)은 게이트 절연층(110)의 일부라고 할 수도 있다. 금속 산화물층(114)이 도전층인 경우, 금속 산화물층(114)은 게이트 전극(112)의 일부라고 할 수도 있다.
금속 산화물층(114)으로서 산화 실리콘보다 유전율이 높은 절연성 재료를 사용하는 것이 바람직하다. 특히, 산화 알루미늄막, 산화 하프늄막, 또는 하프늄 알루미네이트막 등을 사용하면 구동 전압을 저감시킬 수 있어 바람직하다.
금속 산화물층(114)으로서 예를 들어 인듐 산화물, 인듐 주석 산화물(ITO), 또는 실리콘을 함유한 인듐 주석 산화물(ITSO) 등의 도전성 산화물을 사용할 수도 있다. 특히 인듐을 포함하는 도전성 산화물은 도전성이 높기 때문에 바람직하다.
또한 금속 산화물층(114)으로서 반도체층(108)과 동일한 원소를 하나 이상 포함하는 산화물 재료를 사용하는 것이 바람직하다. 특히 반도체층(108)에 적용할 수 있는 산화물 반도체 재료를 사용하는 것이 바람직하다. 이때, 금속 산화물층(114)으로서 반도체층(108)과 같은 스퍼터링 타깃을 사용하여 형성한 금속 산화물막을 적용함으로써 장치를 공통화시킬 수 있어 바람직하다.
또는 반도체층(108) 및 금속 산화물층(114)의 양쪽에 인듐 및 갈륨을 포함하는 금속 산화물 재료를 사용하는 경우, 반도체층(108)보다 갈륨의 조성(함유 비율)이 높은 재료를 사용하면, 산소에 대한 차단성을 더 높일 수 있어 바람직하다. 이때, 반도체층(108)에는 금속 산화물층(114)보다 인듐의 조성이 높은 재료를 사용함으로써 트랜지스터(100)의 전계 효과 이동도를 높일 수 있다.
금속 산화물층(114)은 스퍼터링 장치를 사용하여 형성하는 것이 바람직하다. 예를 들어 스퍼터링 장치를 사용하여 산화물막을 형성하는 경우, 산소 가스를 포함하는 분위기에서 형성함으로써 게이트 절연층(110)이나 반도체층(108) 내에 적합하게 산소를 공급할 수 있다.
금속 산화물층(114)이 도전층인 경우, 트랜지스터(100)의 제작 공정은 금속 산화물층(114)을 섬 형상으로 형성하는 공정을 가진다. 또한 금속 산화물층(114)이 절연층인 경우에도, 금속 산화물층(114)을 섬 형상으로 형성할 수 있다. 이때, 재료 및 가공 방법에 따라서는, 가공하기 어려운 경우가 있다.
예를 들어, 도 2의 (B)에는 영역 Q에서 금속 산화물층(114)의 게이트 전극(112)과 중첩되는 부분의 일부(아래쪽 부분)가 에칭된 예를 나타내었다. 이와 같이, 금속 산화물층(114)의 형상 불량이 발생하면, 절연층(118)의 피복성이 저하된다.
여기서, 본 발명의 일 형태에서는 반도체층(108)에 금속 산화물층(114)을 통하여 불순물 원소를 공급한다. 이로써, 금속 산화물층(114)에도 불순물 원소가 공급되어, 금속 산화물층(114)의 에칭 레이트를 높일 수 있다. 따라서, 게이트 전극(112)과 중첩되는 부분과, 중첩되지 않는 부분에서, 금속 산화물층(114)의 에칭 레이트에 차이가 생기게 할 수 있다. 그러므로, 금속 산화물층(114)에서 게이트 전극(112)과 중첩되는 부분이 에칭되기 어려워져, 금속 산화물층(114)의 형상 불량을 억제할 수 있다. 그리고, 절연층(118)의 피복성을 향상시켜, 피복 불량을 억제할 수 있다.
게이트 전극(112) 및 금속 산화물층(114)은, 상면 형상이 서로 대략 일치하도록 가공된다. 섬 형상의 금속 산화물층(114)은 게이트 전극(112)을 마스크로서 사용하여 가공함으로써 형성할 수 있다.
또한 본 명세서 등에서 "상면 형상이 대략 일치"란, 적층한 층과 층 사이에서 적어도 윤곽의 일부가 중첩되는 것을 말한다. 예를 들어, 위층을 마스크로서 사용하여 아래층을 가공한 경우나, 위층과 아래층을 동일한 마스크 패턴, 또는 일부가 동일한 마스크 패턴을 사용하여 가공한 경우가 포함된다. 다만 엄밀하게 말하면, 윤곽이 중첩되지 않고 위층이 아래층의 내측에 위치하거나, 위층이 아래층의 외측에 위치하는 경우도 있고, 이 경우에도 "상면 형상이 대략 일치"라고 한다.
절연층(118)은 트랜지스터(100)를 보호하는 보호층으로서 기능한다. 절연층(118)은 게이트 절연층(110)으로부터 방출될 수 있는 산소가 외부로 확산되는 것을 방지하는 기능을 가지는 것이 바람직하다. 예를 들어 산화물 또는 질화물 등의 무기 절연 재료를 사용할 수 있다. 더 구체적인 예로서 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화 알루미늄, 산화 하프늄, 하프늄 알루미네이트 등의 무기 절연 재료를 사용할 수 있다.
[구성예 2]
도 3의 (A)에 트랜지스터(100A)의 상면도를 나타내었다. 도 3의 (B)에, 도 3의 (A)에서의 일점쇄선 A1-A2 간의 단면도를 나타내었다. 도 3의 (C)에, 도 3의 (A)에서의 일점쇄선 B1-B2 간의 단면도를 나타내었다. 일점쇄선 A1-A2의 방향은 채널 길이 방향에 상당하고, 일점쇄선 B1-B2의 방향은 채널 폭 방향에 상당한다.
트랜지스터(100A)는 기판(102)과 절연층(103) 사이에 도전층(106)을 가지는 점에서 트랜지스터(100)와 상이하다. 도전층(106)은 반도체층(108) 및 게이트 전극(112)과 중첩되는 영역을 가진다.
트랜지스터(100A)에서, 도전층(106)은 제 1 게이트 전극(보텀 게이트 전극이라고도 함)으로서의 기능을 가지고, 게이트 전극(112)은 제 2 게이트 전극(톱 게이트 전극이라고도 함)으로서의 기능을 가진다. 또한 절연층(103)의 일부는 제 1 게이트 절연층으로서 기능하고, 게이트 절연층(110)의 일부는 제 2 게이트 절연층으로서 기능한다.
반도체층(108)에서 게이트 전극(112) 및 도전층(106) 중 적어도 한쪽과 중첩되는 부분은 채널 형성 영역으로서 기능한다. 또한 이하에서는 설명을 용이하게 하기 위하여 반도체층(108)에서 게이트 전극(112)과 중첩되는 부분을 채널 형성 영역이라고 부르는 경우가 있지만, 실제로는 게이트 전극(112)과 중첩되지 않고 도전층(106)과 중첩되는 부분(저저항 영역(108n)을 포함하는 부분)에도 채널이 형성될 수 있다.
또한 도 3의 (C)에 나타낸 바와 같이 도전층(106)은 금속 산화물층(114), 게이트 절연층(110), 및 절연층(103)에 제공된 개구부(142)를 통하여 게이트 전극(112)과 전기적으로 접속되어도 좋다. 이로써 도전층(106)과 게이트 전극(112)에 같은 전위를 공급할 수 있다.
도전층(106)은 게이트 전극(112), 도전층(120a), 또는 도전층(120b)과 같은 재료를 사용할 수 있다. 특히 도전층(106)에 구리를 포함하는 재료를 사용하면 배선 저항을 저감할 수 있어 바람직하다.
또한 도 3의 (A), (C)에 나타낸 바와 같이, 채널 폭 방향에서 게이트 전극(112) 및 도전층(106)이 반도체층(108)의 단부보다 외측으로 돌출되어 있는 것이 바람직하다. 이때 도 3의 (C)에 나타낸 바와 같이, 반도체층(108)의 채널 폭 방향의 전체가 게이트 절연층(110)과 절연층(103)을 개재하여 게이트 전극(112)과 도전층(106)으로 덮인 구성이 된다.
이러한 구성으로 함으로써 반도체층(108)을 한 쌍의 게이트 전극에 의하여 발생하는 전계로 전기적으로 둘러쌀 수 있다. 이때 특히 도전층(106)과 게이트 전극(112)에 같은 전위를 공급하는 것이 바람직하다. 이로써, 채널을 유발시키기 위한 전계를 반도체층(108)에 효과적으로 인가할 수 있기 때문에 트랜지스터(100A)의 온 전류를 증대시킬 수 있다. 그러므로 트랜지스터(100A)를 미세화할 수도 있다.
또한 게이트 전극(112)과 도전층(106)을 접속시키지 않는 구성으로 하여도 좋다. 이때 한 쌍의 게이트 전극 중 한쪽에 정전위를 공급하고, 다른 쪽에 트랜지스터(100A)를 구동시키기 위한 신호를 공급하여도 좋다. 이때 한쪽 전극에 공급하는 전위에 의하여, 트랜지스터(100A)를 다른 쪽 전극으로 구동시킬 때의 문턱 전압을 제어할 수도 있다.
[응용예]
다음으로 응용예로서 트랜지스터와 용량 소자를 가지는 본 발명의 일 형태의 반도체 장치에 대하여 도 4를 사용하여 설명한다. 구체적으로는 불순물을 포함하는 반도체층(108c)을 용량 소자의 한쪽 전극으로서 사용하고, 트랜지스터와 용량 소자를 동일한 면 위에 형성하는 예에 대하여 설명한다.
도 4의 (A)에 나타낸 용량 소자(130A)는 트랜지스터(100)(도 1의 (A) 내지 (C))와 나란히 제공된다.
도 4의 (B)에 나타낸 용량 소자(130A)는 트랜지스터(100A)(도 3의 (A) 내지 (C))와 나란히 제공된다.
용량 소자(130A)는 반도체층(108c)과 도전층(120b) 사이에 유전체로서 기능하는 게이트 절연층(110) 및 절연층(118)이 제공된 구성을 가진다.
반도체층(108c)은 반도체층(108)과 동일한 면 위에 제공된다. 예를 들어 반도체층(108c)은 반도체층(108)과 동일한 금속 산화물막을 가공한 후에 저저항 영역(108n)과 같은 불순물 원소를 공급함으로써 형성할 수 있다.
이러한 구성으로 함으로써, 제작 공정을 늘리지 않고 트랜지스터와 동시에 용량 소자(130A)를 제작할 수 있다.
도 4의 (C)에 나타낸 용량 소자(130B)는 트랜지스터(100A)(도 3의 (A) 내지 (C))와 나란히 제공된다.
용량 소자(130B)는 도전층(106c)과 반도체층(108c) 사이에 유전체로서 기능하는 절연층(103)이 제공된 구성을 가진다.
도전층(106c)은 도전층(106)과 동일한 면 위에 제공된다. 도전층(106c)은 도전층(106)과 동일한 도전막을 가공하여 형성할 수 있다.
용량 소자(130B)는 용량 소자(130A)와 비교하여 유전체의 두께를 얇게 할 수 있으므로 용량이 더 큰 용량 소자로 할 수 있다.
[반도체 장치의 구성 요소]
다음으로 본 실시형태의 반도체 장치에 포함되는 구성 요소에 대하여 자세히 설명한다. 또한 이미 설명한 구성 요소에 대해서는 설명을 생략하는 경우가 있다.
기판(102)의 재질 등에 큰 제한은 없지만 적어도 나중의 열처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어 실리콘이나 탄소화 실리콘을 재료로 한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등으로 이루어지는 화합물 반도체 기판, SOI 기판, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또한 이들 기판 위에 반도체 소자가 제공된 것을 기판(102)으로서 사용하여도 좋다.
또한 기판(102)으로서 가요성 기판을 사용하고, 가요성 기판 위에 직접 트랜지스터(100) 등을 형성하여도 좋다. 또는 기판(102)과 트랜지스터(100) 등 사이에 박리층을 제공하여도 좋다. 박리층은, 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후 기판(102)으로부터 분리하고 다른 기판으로 전치(轉置)하는 데 사용할 수 있다. 이때, 트랜지스터(100) 등은 내열성이 낮은 기판이나 가요성 기판으로도 전치할 수 있다.
절연층(103)은 예를 들어 산화물 절연막 또는 질화물 절연막을 단층으로 또는 적층하여 형성할 수 있다. 또한 반도체층(108)과의 계면 특성을 향상시키기 위하여, 절연층(103)에서 적어도 반도체층(108)과 접하는 영역은 산화물 절연막으로 형성되는 것이 바람직하다. 또한 절연층(103)에는 가열에 의하여 산소가 방출되는 막을 사용하는 것이 바람직하다.
절연층(103)으로서 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물 등을 사용하면 좋고, 단층으로 또는 적층하여 제공할 수 있다.
또한 절연층(103)에서 반도체층(108)과 접하는 측에 질화 실리콘막 등의 산화물막 외의 막을 사용한 경우, 반도체층(108)과 접하는 표면에 대하여 산소 플라스마 처리 등의 전 처리를 수행하여 상기 표면 또는 표면 근방을 산화시키는 것이 바람직하다.
게이트 전극(112), 게이트 전극으로서 기능하는 도전층(106), 그리고 소스 전극 및 드레인 전극으로서 기능하는 도전층(120a) 및 도전층(120b)은 각각 크로뮴, 구리, 알루미늄, 금, 은, 아연, 몰리브데넘, 탄탈럼, 타이타늄, 텅스텐, 망가니즈, 니켈, 철, 코발트 중에서 선택된 금속 원소, 상술한 금속 원소를 성분으로 하는 합금, 또는 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다.
또한 게이트 전극(112), 도전층(106), 도전층(120a), 및 도전층(120b)에는 In-Sn 산화물, In-W 산화물, In-W-Zn 산화물, In-Ti 산화물, In-Ti-Sn 산화물, In-Zn 산화물, In-Sn-Si 산화물, In-Ga-Zn 산화물 등의 산화물 도전체(OC: Oxide Conductor) 또는 금속 산화물막을 적용할 수도 있다.
또한 반도체 특성을 가지는 금속 산화물에 산소 결손을 형성하고, 상기 산소 결손에 수소를 첨가하면 전도대 근방에 도너 준위가 형성된다. 결과적으로 금속 산화물은 도전성이 높아져 도전체화된다. 도전체화된 금속 산화물을 산화물 도전체(OC)라고 할 수 있다.
또한 게이트 전극(112) 및 도전층(106) 각각은 상기 산화물 도전체(금속 산화물)를 포함하는 도전막과, 금속 또는 합금을 포함하는 도전막의 적층 구조이어도 좋다. 금속 또는 합금을 포함하는 도전막을 사용함으로써 배선 저항을 낮게 할 수 있다. 또한 게이트 전극(112)에서 게이트 절연층(110)과 접하는 측 또는 도전층(106)에서 절연층(103)과 접하는 측에는 산화물 도전체를 포함하는 도전막을 적용하는 것이 바람직하다.
또한 게이트 전극(112), 도전층(106), 도전층(120a), 및 도전층(120b)은 각각 상술한 금속 원소 중에서도 특히 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 어느 하나 또는 복수를 가지는 것이 바람직하다. 특히 질화 탄탈럼막을 사용하는 것이 바람직하다. 질화 탄탈럼막은 도전성을 가지고, 구리, 산소, 또는 수소에 대한 배리어성이 높고, 그 자체로부터의 수소 방출이 적기 때문에, 반도체층(108)과 접하는 도전막 또는 반도체층(108) 근방의 도전막으로서 적합하다.
게이트 절연층(110)으로서는, 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막 중 1종류 이상을 포함하는 절연층을 사용할 수 있다. 또한 게이트 절연층(110)은 단층에 한정되지 않고, 2층 이상의 적층 구조로 하여도 좋다.
게이트 절연층(110)에서 적어도 반도체층(108)과 접하는 영역은 산화물 절연막인 것이 바람직하고, 화학량론적 조성보다 과잉으로 산소를 함유하는 영역을 가지는 것이 더 바람직하다. 바꿔 말하면, 게이트 절연층(110)은 산소를 방출할 수 있는 절연막이다. 예를 들어 산소 분위기하에서 게이트 절연층(110)을 형성하는 것, 성막 후의 게이트 절연층(110)에 대하여 산소 분위기하에서의 열처리, 플라스마 처리 등을 수행하는 것, 또는 산소 분위기하에서 게이트 절연층(110) 위에 산화물막을 성막하는 것 등에 의하여, 게이트 절연층(110) 내에 산소를 공급할 수 있다.
또한 게이트 절연층(110)으로서, 산화 실리콘이나 산화질화 실리콘과 비교하여 비유전율이 높은 산화 하프늄 등의 재료를 사용할 수도 있다. 이로써 게이트 절연층(110)의 막 두께를 두껍게 하여 터널 전류로 인한 누설 전류를 억제할 수 있다. 특히 결정성을 가지는 산화 하프늄은 비정질 산화 하프늄과 비교하여 비유전율이 높아 바람직하다.
반도체층(108)은 산화물 반도체를 가지는 것이 바람직하다. 또는 반도체층(108)은 실리콘을 가져도 좋다. 실리콘으로서는 비정질 실리콘, 결정성 실리콘(저온 폴리 실리콘, 단결정 실리콘 등) 등을 들 수 있다.
반도체층(108)은 예를 들어 인듐과, M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 중에서 선택된 1종류 또는 복수 종류)과, 아연을 가지는 것이 바람직하다. 특히 M은 알루미늄, 갈륨, 이트륨, 및 주석 중에서 선택된 1종류 또는 복수 종류인 것이 바람직하다.
특히 반도체층(108)으로서 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 산화물(IGZO라고도 표기함)을 사용하는 것이 바람직하다.
반도체층(108)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃은 In의 원자수비가 M의 원자수비 이상인 것이 바람직하다. 이와 같은 스퍼터링 타깃의 금속 원소의 원자수비로서 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, In:M:Zn=5:2:5 등을 들 수 있다.
스퍼터링 타깃으로서는 다결정 산화물을 포함하는 타깃을 사용하면, 결정성을 가지는 반도체층(108)을 형성하기 쉬워지기 때문에 바람직하다. 또한 성막되는 반도체층(108)의 원자수비는 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다. 예를 들어 반도체층(108)에 사용하는 스퍼터링 타깃의 조성이 In:Ga:Zn=4:2:4.1[원자수비]인 경우, 성막되는 반도체층(108)의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방인 경우가 있다.
또한 원자수비가 In:Ga:Zn=4:2:3 또는 그 근방이라고 기재된 경우, In의 원자수비를 4로 하였을 때, Ga의 원자수비가 1 이상 3 이하이고, Zn의 원자수비가 2 이상 4 이하인 경우를 포함한다. 또한 원자수비가 In:Ga:Zn=5:1:6 또는 그 근방이라고 기재된 경우, In의 원자수비를 5로 하였을 때, Ga의 원자수비가 0.1보다 크고 2 이하이고, Zn의 원자수비가 5 이상 7 이하인 경우를 포함한다. 또한 원자수비가 In:Ga:Zn=1:1:1 또는 그 근방이라고 기재된 경우, In의 원자수비를 1로 하였을 때, Ga의 원자수비가 0.1보다 크고 2 이하이고, Zn의 원자수비가 0.1보다 크고 2 이하인 경우를 포함한다.
여기서 반도체층(108) 내에 형성될 수 있는 산소 결손에 대하여 설명한다.
반도체층(108)에 형성되는 산소 결손은 트랜지스터 특성에 영향을 미치기 때문에 문제가 된다. 예를 들어, 반도체층(108) 내에 산소 결손이 형성되면, 이 산소 결손에 수소가 결합되어 캐리어 공급원이 될 수 있다. 반도체층(108) 내에 캐리어 공급원이 생성되면, 트랜지스터(100)의 전기 특성의 변동, 대표적으로는 문턱 전압의 변동이 발생한다. 따라서 반도체층(108)에서는 산소 결손이 적을수록 바람직하다.
그러므로 본 발명의 일 형태에서는 반도체층(108) 근방의 절연막, 구체적으로는 반도체층(108)의 상방에 위치하는 게이트 절연층(110), 및 하방에 위치하는 절연층(103)이 산화물막을 포함하는 구성이다. 제작 공정 중의 열 등에 의하여 절연층(103) 및 게이트 절연층(110)으로부터 반도체층(108)으로 산소를 이동시킴으로써 반도체층(108) 내의 산소 결손을 저감시킬 수 있다.
이하에서는 반도체층에 적용할 수 있는 금속 산화물에 대하여 설명한다.
또한 본 명세서 등에서 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다. 예를 들어 아연 산질화물(ZnON) 등의 질소를 가지는 금속 산화물을 반도체층에 사용하여도 좋다.
또한 본 명세서 등에서 CAAC(c-axis aligned crystal) 및 CAC(Cloud-Aligned Composite)라고 기재하는 경우가 있다. CAAC는 결정 구조의 일례를 나타내고, CAC는 기능 또는 재료의 구성의 일례를 나타낸다.
예를 들어 반도체층에는 CAC(Cloud-Aligned Composite)-OS를 사용할 수 있다.
CAC-OS 또는 CAC-metal oxide는 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료 전체에서는 반도체로서의 기능을 가진다. 또한 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 발광층에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 정공)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능의 상보적인 작용에 의하여, 스위칭 기능(온/오프 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서, 각각의 기능을 분리시킴으로써 양쪽의 기능을 최대한 높일 수 있다.
또한 CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 영역은 상술한 절연성의 기능을 가진다. 또한 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어 CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 와이드 갭을 가지는 성분과, 도전성 영역에 기인하는 내로 갭을 가지는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흘릴 때 내로 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한 내로 갭을 가지는 성분이 와이드 갭을 가지는 성분에 상보적으로 작용하고, 내로 갭을 가지는 성분에 연동하여 와이드 갭을 가지는 성분에도 캐리어가 흐른다. 이에 의하여 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉, CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
산화물 반도체(금속 산화물)는 단결정 산화물 반도체와 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 가지며 a-b면 방향에서 복수의 나노 결정이 연결되고 변형을 가지는 결정 구조를 가진다. 또한 변형이란 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되어 있는 부분을 가리킨다.
나노 결정은 육각형을 기본으로 하지만 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 변형에서 오각형 및 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한 CAAC-OS에서 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인하는 것은 어렵다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여 변형을 허용할 수 있기 때문이다.
또한 CAAC-OS는 인듐 및 산소를 가지는 층(이하, In층이라고 함)과, 원소 M, 아연, 및 산소를 가지는 층(이하, (M, Zn)층이라고 함)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환할 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편, CAAC-OS에서는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손(VO: oxygen vacancy라고도 함) 등)이 적은 금속 산화물이라고도 할 수 있다. 따라서 CAAC-OS를 가지는 금속 산화물은 물리적 성질이 안정된다. 그러므로, CAAC-OS를 가지는 금속 산화물은 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한 nc-OS에서는 상이한 나노 결정 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
또한 인듐과, 갈륨과, 아연을 가지는 금속 산화물의 1종인 인듐-갈륨-아연 산화물(이하 IGZO)은 상술한 나노 결정으로 함으로써 안정적인 구조를 가지는 경우가 있다. 특히 IGZO는 대기 중에서는 결정이 성장하기 어려운 경향이 있으므로 큰 결정(여기서는 수mm의 결정 또는 수cm의 결정)보다 작은 결정(예를 들어 상술한 나노 결정)으로 하는 것이 구조적으로 안정되는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 금속 산화물이다. a-like OS는 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양한 구조를 가지고, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
반도체층으로서 기능하는 금속 산화물막은 불활성 가스 및 산소 가스 중 어느 한쪽 또는 양쪽을 사용하여 성막할 수 있다. 또한 금속 산화물막의 성막 시의 산소의 유량비(산소 분압)에 특별한 한정은 없다. 다만, 전계 효과 이동도가 높은 트랜지스터를 얻는 경우에는, 금속 산화물막의 성막 시의 산소의 유량비(산소 분압)는 0% 이상 30% 이하가 바람직하고, 5% 이상 30% 이하가 더 바람직하고, 7% 이상 15% 이하가 더욱 바람직하다.
금속 산화물은 에너지 갭이 2eV 이상인 것이 바람직하고, 2.5eV 이상인 것이 더 바람직하고, 3eV 이상인 것이 더욱 바람직하다. 이와 같이, 에너지 갭이 넓은 금속 산화물을 사용함으로써 트랜지스터의 오프 전류를 저감시킬 수 있다.
[제작 방법의 예 1]
다음으로 본 발명의 일 형태의 트랜지스터의 제작 방법에 대하여 도 5 내지 도 9를 사용하여 설명한다. 도 5 내지 도 9에는 트랜지스터의 제작 공정의 각 단계에서의 채널 길이 방향 및 채널 폭 방향의 단면을 나란히 나타내었다.
또한 반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 스퍼터링법, 화학 기상 퇴적(CVD: Chemical Vapor Deposition)법, 진공 증착법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 형성할 수 있다. CVD법으로서는, 플라스마 화학 기상 퇴적(PECVD: Plasma Enhanced CVD)법이나, 열 CVD법 등이 있다. 또한 열 CVD법의 하나로서, 유기 금속 화학 기상 퇴적(MOCVD: Metal Organic CVD)법이 있다.
또는 반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 스핀 코팅, 디핑(dipping), 스프레이 코팅, 잉크젯, 디스펜싱, 스크린 인쇄, 오프셋 인쇄, 닥터 나이프, 슬릿 코팅, 롤 코팅, 커튼 코팅, 나이프 코팅 등의 방법에 의하여 형성할 수 있다.
또한 반도체 장치를 구성하는 박막을 가공할 때는 포토리소그래피법 등을 사용하여 가공할 수 있다. 또는 나노 임프린트법, 샌드블라스트법(sandblasting method), 리프트 오프법 등에 의하여 박막을 가공하여도 좋다. 또한 메탈 마스크 등 차폐 마스크를 사용하는 성막 방법에 의하여 섬 형상의 박막을 직접 형성하여도 좋다.
포토리소그래피법에는 대표적으로는 이하의 2개의 방법이 있다. 하나는 가공하고자 하는 박막 위에 레지스트 마스크를 형성하고, 에칭 등에 의하여 상기 박막을 가공하고, 레지스트 마스크를 제거하는 방법이다. 다른 하나는 감광성을 가지는 박막을 성막한 후에, 노광, 현상을 수행하여 상기 박막을 원하는 형상으로 가공하는 방법이다.
포토리소그래피법에서, 노광에 사용되는 광에는 예를 들어 i선(파장 365nm), g선(파장 436nm), h선(파장 405nm), 또는 이들을 혼합시킨 광을 사용할 수 있다. 이 외에, 자외선, KrF 레이저 광, 또는 ArF 레이저 광 등을 사용할 수도 있다. 또한 액침 노광 기술에 의하여 노광을 수행하여도 좋다. 또한 노광에 사용되는 광으로서, 극단 자외광(EUV: Extreme Ultra-violet)이나 X선을 사용하여도 좋다. 또한 노광에 사용되는 광 대신에 전자 빔을 사용할 수도 있다. 극단 자외광, X선, 또는 전자 빔을 사용하면, 매우 미세하게 가공할 수 있기 때문에 바람직하다. 또한 전자 빔 등의 빔을 주사하여 노광을 수행하는 경우에는, 포토마스크는 불필요하다.
박막의 에칭에는, 드라이 에칭법, 웨트 에칭법, 샌드블라스트법 등을 사용할 수 있다.
제작 방법의 예 1에서는, 구성예 2에 나타낸 트랜지스터(100A)의 제작 방법에 대하여 도 5 내지 도 7을 사용하여 설명한다.
우선, 도 5의 (A)에 나타낸 바와 같이, 기판(102) 위에 도전막을 성막하고, 에칭에 의하여 가공함으로써 게이트 전극으로서 기능하는 도전층(106)을 형성한다.
다음으로 기판(102) 및 도전층(106)을 덮는 절연층(103)을 형성한다(도 5의 (A)).
절연층(103)을 형성한 후에 절연층(103)에 대하여 산소를 공급하는 처리를 수행하여도 좋다. 산소를 공급하는 처리로서는 예를 들어 산소 분위기하에서의 플라스마 처리, 산소 분위기하에서의 가열 처리, 플라스마 이온 도핑법을 사용하는 처리, 및 이온 주입법을 사용하는 처리 등을 들 수 있다.
다음으로 절연층(103) 위에 금속 산화물막을 성막하고 가공함으로써 섬 형상의 반도체층(108)을 형성한다(도 5의 (B)).
금속 산화물막은 금속 산화물 타깃을 사용하는 스퍼터링법에 의하여 형성하는 것이 바람직하다.
금속 산화물막을 성막할 때는 산소 가스를 사용하는 것이 바람직하다. 또한 금속 산화물막을 성막할 때, 산소 가스에 더하여 불활성 가스(예를 들어 헬륨 가스, 아르곤 가스, 제논 가스 등)를 혼합시켜도 좋다. 또한 금속 산화물막을 성막할 때의 성막 가스 전체에서 차지하는 산소 가스의 비율(이하 산소 유량비라고도 함)이 높을수록 금속 산화물막의 결정성을 높일 수 있어 신뢰성이 높은 트랜지스터를 실현할 수 있다. 한편, 산소 유량비가 낮을수록 금속 산화물막의 결정성이 낮아지고 온 전류가 높은 트랜지스터로 할 수 있다.
금속 산화물막의 성막 조건으로서는, 기판 온도를 실온 이상 200℃ 이하, 바람직하게는 기판 온도를 실온 이상 140℃ 이하로 하면 좋다. 예를 들어 기판 온도를 실온 이상 140℃ 미만으로 하면 생산성이 높아져 바람직하다. 또한 기판 온도를 실온으로 하거나 또는 의도적으로 가열하지 않는 상태에서 금속 산화물막을 성막함으로써, 결정성을 낮게 할 수 있다.
또한 금속 산화물막을 성막하기 전에, 절연층(103) 표면에 흡착된 물이나 수소, 유기물 성분 등을 이탈시키기 위한 처리나, 절연층(103) 내에 산소를 공급하는 처리를 수행하는 것이 바람직하다. 예를 들어 감압 분위기하에서 70℃ 이상 200℃ 이하의 온도에서 가열 처리를 수행할 수 있다. 또는 산소를 포함하는 분위기하에서 플라스마 처리를 수행하여도 좋다. 또한 일산화 질소 가스를 포함하는 분위기하에서 플라스마 처리를 수행하면 절연층(103) 표면의 유기물을 적합하게 제거할 수 있다. 이러한 처리를 수행한 후, 절연층(103) 표면을 대기에 노출시키지 않고 금속 산화물막을 연속적으로 성막하는 것이 바람직하다.
금속 산화물막의 가공에는 웨트 에칭법 및 드라이 에칭법 중 한쪽 또는 양쪽을 사용하면 좋다. 이때 반도체층(108)과 중첩되지 않은 절연층(103)의 일부가 에칭되어 얇아지는 경우가 있다.
금속 산화물막을 성막한 후 또는 반도체층(108)으로 가공한 후에, 금속 산화물막 또는 반도체층(108) 내의 수소나 물을 제거하기 위하여 가열 처리를 수행하여도 좋다. 가열 처리의 온도는 대표적으로는 150℃ 이상 기판의 변형점 미만, 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하로 할 수 있다.
가열 처리는 희가스 또는 질소를 포함하는 분위기에서 수행할 수 있다. 또는 상기 분위기에서 가열한 후, 산소를 포함하는 분위기에서 가열하여도 좋다. 또한 상기 가열 처리의 분위기에 수소, 물 등이 포함되지 않는 것이 바람직하다. 상기 가열 처리에는 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써 가열 처리 시간을 단축할 수 있다.
다음으로 절연층(103) 및 반도체층(108)을 덮어 게이트 절연층(110)과 금속 산화물층(114f)을 적층하여 성막한다(도 5의 (C)).
게이트 절연층(110)으로서는 예를 들어 산화 실리콘막 또는 산화질화 실리콘막 등의 산화물막을 PECVD법에 의하여 형성하는 것이 바람직하다. 또한 마이크로파를 사용하는 PECVD법을 사용하여 형성하여도 좋다.
금속 산화물층(114f)은 예를 들어 산소를 포함하는 분위기하에서 성막하는 것이 바람직하다. 특히 산소를 포함하는 분위기하에서 스퍼터링법에 의하여 형성하는 것이 바람직하다. 이로써, 금속 산화물층(114f)의 성막 시에 게이트 절연층(110)에 산소를 공급할 수 있다.
금속 산화물층(114f)을 반도체층(108)의 경우와 비슷한 금속 산화물을 포함하는 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하는 경우에는, 상기 방법을 원용할 수 있다.
예를 들어 성막 가스에 산소를 사용하고 금속 타깃을 사용한 반응성 스퍼터링법에 의하여 금속 산화물층(114f)을 형성하여도 좋다. 예를 들어 금속 타깃에 알루미늄을 사용한 경우에는, 산화 알루미늄막을 성막할 수 있다.
금속 산화물층(114f)의 성막 시에는, 성막 장치의 성막실 내에 도입하는 성막 가스의 유량 전체에 대한 산소 유량의 비율(산소 유량비) 또는 성막실 내의 산소 분압이 높을수록 게이트 절연층(110) 내에 공급되는 산소를 증가시킬 수 있다. 산소 유량비 또는 산소 분압은 예를 들어 50% 이상 100% 이하, 바람직하게는 65% 이상 100% 이하, 더 바람직하게는 80% 이상 100% 이하, 더욱 바람직하게는 90% 이상 100% 이하로 한다. 특히 산소 유량비를 100%로 하고, 산소 분압을 100%에 가능한 한 가깝게 하는 것이 바람직하다.
이와 같이 산소를 포함하는 분위기하에서 스퍼터링법에 의하여 금속 산화물층(114f)을 형성함으로써, 금속 산화물층(114f)의 성막 시에 게이트 절연층(110)에 산소를 공급함과 함께, 게이트 절연층(110)으로부터의 산소의 이탈을 방지할 수 있다. 그 결과, 게이트 절연층(110)에 매우 많은 산소를 가둘 수 있다. 그리고 나중의 가열 처리에 의하여 반도체층(108)에 많은 산소를 공급할 수 있다. 그 결과, 반도체층(108) 내의 산소 결손을 저감할 수 있고 신뢰성이 높은 트랜지스터를 실현할 수 있다.
다음으로, 가열 처리를 수행함으로써 게이트 절연층(110)으로부터 반도체층(108)에 산소를 공급하는 것이 바람직하다. 가열 처리는 질소, 산소, 희가스 중 하나 이상을 포함하는 분위기하에 있어서, 200℃ 이상 400℃ 이하의 온도에서 수행할 수 있다.
금속 산화물층(114f)을 형성한 후, 게이트 전극(112)을 형성하기 전에, 가열 처리를 수행함으로써 게이트 절연층(110)으로부터 반도체층(108)에 산소를 효과적으로 공급할 수 있다.
금속 산화물층(114f)을 성막한 후에, 금속 산화물층(114f), 게이트 절연층(110), 및 절연층(103)의 일부를 에칭함으로써, 도전층(106)에 도달하는 개구부(142)를 형성한다. 이로써, 나중에 형성되는 게이트 전극(112)과 도전층(106)을 개구부(142)에서 전기적으로 접속시킬 수 있다.
다음으로, 금속 산화물층(114f) 위에 게이트 전극(112)이 되는 도전막(112f)을 성막한다(도 5의 (D)). 도전막(112f)은 금속 또는 합금의 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 성막되는 것이 바람직하다. 여기서 개구부(142)에서 도전막(112f)과 도전층(106)이 접속된다.
다음으로 도전막(112f)의 일부를 에칭하여 게이트 전극(112)을 형성한다(도 5의 (E)).
이와 같이, 금속 산화물층(114f) 및 게이트 절연층(110)이 반도체층(108)의 상면 및 측면, 그리고 절연층(103)을 덮는 상태로 함으로써, 게이트 전극(112)의 에칭 시에 반도체층(108)이나 절연층(103)의 일부가 에칭되어 박막화되는 것을 방지할 수 있다.
다음으로 게이트 전극(112)을 마스크로서 사용하여 금속 산화물층(114f), 게이트 절연층(110), 및 반도체층(108)에 불순물 원소(140)를 공급하는 처리를 수행함으로써 저저항 영역(108n), 영역(110d), 및 영역(103d)을 형성한다(도 6의 (A)). 반도체층(108), 게이트 절연층(110), 및 금속 산화물층(114f)에서 게이트 전극(112)과 중첩되는 영역에는, 게이트 전극(112)이 마스크로서 기능하기 때문에, 불순물 원소(140)가 공급되지 않는다.
불순물 원소(140)의 공급에는 플라스마 이온 도핑법 또는 이온 주입법을 적합하게 사용할 수 있다. 이들 방법은 깊이 방향의 농도 프로파일을 이온의 가속 전압과 도즈양 등에 의하여 높은 정밀도로 제어할 수 있다. 플라스마 이온 도핑법을 사용함으로써 생산성을 높일 수 있다. 또한 질량 분리를 사용하는 이온 주입법을 사용함으로써, 공급되는 불순물 원소의 순도를 높일 수 있다.
불순물 원소(140)의 공급 처리에서, 반도체층(108)과 게이트 절연층(110)의 계면, 반도체층(108) 내에서 계면에 가까운 부분, 또는 게이트 절연층(110) 내에서 상기 계면에 가까운 부분의 농도가 가장 높아지도록 처리 조건을 제어하는 것이 바람직하다. 이로써, 한 번의 처리에서 반도체층(108)과 게이트 절연층(110)의 양쪽에 최적의 농도의 불순물 원소(140)를 공급할 수 있다.
불순물 원소(140)로서는 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 비소, 알루미늄, 마그네슘, 실리콘, 및 희가스 등을 들 수 있다. 불순물 원소(140)로서, 붕소, 인, 알루미늄, 마그네슘, 또는 실리콘을 사용하는 것이 바람직하고, 붕소 또는 인을 사용하는 것이 더 바람직하다.
불순물 원소(140)의 원료 가스로서는, 상기 불순물 원소를 포함하는 가스를 사용할 수 있다. 붕소를 공급하는 경우, 대표적으로는 B2H6 가스나 BF3 가스 등을 사용할 수 있다. 또한 인을 공급하는 경우에는, 대표적으로는 PH3 가스를 사용할 수 있다. 또한 이들 원료 가스를 희가스로 희석한 혼합 가스를 사용하여도 좋다.
그 외에도 원료 가스로서는 CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, H2, (C5H5)2Mg, 및 희가스 등을 사용할 수 있다. 또한 이온원은 기체에 한정되지 않고, 고체나 액체를 가열하여 기화시켜도 좋다.
불순물 원소(140)의 공급은, 금속 산화물층(114f), 게이트 절연층(110), 및 반도체층(108)의 조성이나 밀도, 두께 등을 고려하여 가속 전압이나 도즈양 등의 조건을 설정함으로써 제어할 수 있다.
또한 불순물 원소(140)의 공급 방법에 한정은 없고, 예를 들어 플라스마 처리나, 가열로 인한 열 확산을 이용하는 처리 등을 사용하여도 좋다. 플라스마 처리법의 경우, 공급하는 불순물 원소를 포함한 가스 분위기하에서 플라스마를 발생시키고, 플라스마 처리를 수행함으로써, 불순물 원소를 공급할 수 있다. 상기 플라스마를 발생시키는 장치로서는, 드라이 에칭 장치, 애싱 장치, 플라스마 CVD 장치, 고밀도 플라스마 CVD 장치 등을 사용할 수 있다.
본 발명의 일 형태에서는 금속 산화물층(114f) 및 게이트 절연층(110)을 통하여 불순물 원소(140)를 반도체층(108)에 공급할 수 있다. 이로써 불순물 원소(140)를 공급할 때 반도체층(108)의 결정성이 저하되는 것을 억제할 수 있다. 그러므로 결정성의 저하로 인하여 전기 저항이 높아지는 경우에 특히 적합하다.
불순물 원소(140)의 공급 공정에서, 게이트 절연층(110)에서 게이트 전극(112)과 중첩되지 않는 부분에도 불순물 원소(140)가 공급된다. 이로써 게이트 절연층(110)에서 게이트 전극(112)과 중첩되는 부분과, 중첩되지 않는 부분 사이에서, 가열로 인한 산소 방출 용이성에 차이가 생긴다. 따라서 불순물 원소(140)의 공급 공정 후에 가열 처리를 수행하는 경우에도 게이트 절연층(110)으로부터 저저항 영역(108n)에 산소가 공급되는 것을 억제할 수 있어, 저저항 영역(108n)의 전기 저항이 상승되는 것을 억제할 수 있다.
다음으로, 게이트 전극(112)을 하드 마스크로서 사용하여 금속 산화물층(114f)의 일부를 에칭함으로써, 금속 산화물층(114)을 형성한다(도 6의 (B)). 이로써, 게이트 전극(112)과 상면 형상이 대략 일치한 금속 산화물층(114)을 형성할 수 있다.
불순물 원소(140)의 공급 공정에서, 금속 산화물층(114f)에서 게이트 전극(112)과 중첩되지 않는 부분에도 불순물 원소(140)가 공급된다. 이에 의하여, 금속 산화물층(114f)에서 게이트 전극(112)과 중첩되는 부분과, 중첩되지 않는 부분에서, 에칭 레이트에 차이가 생긴다. 그러므로, 에칭으로 인한 금속 산화물층의 형상 불량을 억제할 수 있다.
금속 산화물층(114f)의 가공 방법에 특별한 한정은 없지만, 웨트 에칭을 사용함으로써, 금속 산화물층(114f)과 함께 게이트 절연층(110)이 에칭되는 것을 억제할 수 있다. 이로써 게이트 절연층(110)의 막 두께가 감소되는 것을 억제하고, 게이트 절연층(110)의 막 두께를 균일화할 수 있다.
다음으로 게이트 절연층(110), 금속 산화물층(114), 및 게이트 전극(112)을 덮는 절연층(118)을 형성한다(도 7의 (A)).
절연층(118)을 플라스마 CVD법에 의하여 형성하는 경우, 성막 온도가 지나치게 높으면 저저항 영역(108n) 등에 포함되는 불순물이 반도체층(108)의 채널 형성 영역을 포함한 주변부로 확산될 우려나 저저항 영역(108n)의 전기 저항이 상승될 우려가 있다. 절연층(118)의 성막 온도는, 예를 들어 150℃ 이상 400℃ 이하, 바람직하게는 180℃ 이상 360℃ 이하, 더 바람직하게는 200℃ 이상 250℃ 이하로 하는 것이 바람직하다. 절연층(118)을 낮은 온도에서 성막함으로써, 채널 길이가 짧은 트랜지스터이어도 양호한 전기 특성을 가질 수 있다.
다음으로 절연층(118)의 원하는 위치에 리소그래피에 의하여 마스크를 형성한 후, 절연층(118) 및 게이트 절연층(110)의 일부를 에칭함으로써 저저항 영역(108n)에 도달되는 개구부(141a) 및 개구부(141b)를 형성한다.
다음으로 개구부(141a) 및 개구부(141b)를 덮도록 절연층(118) 위에 도전막을 성막하고, 이 도전막을 원하는 형상으로 가공함으로써, 도전층(120a) 및 도전층(120b)을 형성한다(도 7의 (B)).
상술한 공정을 거쳐 트랜지스터(100A)를 제작할 수 있다. 예를 들어 트랜지스터(100A)를 표시 장치의 화소에 적용하는 경우에는, 이 후, 보호 절연층, 평탄화층, 표시 소자, 및 배선 중 하나 이상을 형성하는 공정을 추가하면 좋다.
[제작 방법의 예 2]
본 발명의 일 형태에서, 금속 산화물층(114f)은 그 재료 및 형성 조건에 따라서는 가공하기 어려운 경우가 있다. 이 경우, 금속 산화물층(114f)의 결정성을 저하시키는 공정을 추가함으로써, 금속 산화물층(114f)의 가공을 용이하게 할 수 있다.
제작 방법의 예 2는, 게이트 전극(112)의 제작까지의 공정은 제작 방법의 예 1과 마찬가지이다(도 5의 (A) 내지 (E)).
그 후, 불순물 원소(140)의 공급 공정(도 8의 (A))과, 불순물 원소(143)의 공급 공정(도 8의 (B))을 수행한다. 불순물 원소(140)의 공급 공정은, 제작 방법의 예 1(도 6의 (A))과 마찬가지이고, 이 공정에 의하여 반도체층(108)에 저저항 영역(108n)이 형성된다. 불순물 원소(143)는 적어도 금속 산화물층(114f)에 공급된다. 이에 의하여, 금속 산화물층(114f)을 결정성이 낮은 금속 산화물층(114g)으로 할 수 있다. 불순물 원소(140)와 불순물 원소(143)는 이들 중 어느 쪽을 먼저 공급하여도 좋다.
불순물 원소(143)로서는, 실리콘, 인, 아르곤, 크립톤, 제논, 비소, 갈륨, 및 저마늄 등을 들 수 있다. 불순물 원소(143)의 원료 가스로서는, 상기 불순물 원소를 포함하는 가스를 사용할 수 있다.
불순물 원소(143)의 공급은, 금속 산화물층(114f)의 조성이나 밀도, 두께 등을 고려하여 가속 전압이나 도즈양 등의 조건을 설정함으로써 제어할 수 있다.
그 후, 게이트 전극(112)을 하드 마스크로서 사용하여 결정성이 낮은 금속 산화물층(114g)의 일부를 에칭함으로써, 금속 산화물층(114)을 형성한다(도 8의 (C)). 이로써, 게이트 전극(112)과 상면 형상이 대략 일치한 금속 산화물층(114)을 용이하게 형성할 수 있다.
[제작 방법의 예 3]
금속 산화물층(114f)이 절연막인 경우, 금속 산화물층(114f)을 섬 형상으로 가공하는 공정을 생략하여도 좋다.
제작 방법의 예 3은, 불순물 원소(140)의 공급 공정까지는 제작 방법의 예 1과 마찬가지이다(도 5의 (A) 내지 (E), 도 6의 (A)).
불순물 원소(140)의 공급 공정(도 9의 (A)) 후에, 금속 산화물층(114f)을 가공하지 않고, 게이트 절연층(110), 금속 산화물층(114f), 및 게이트 전극(112)을 덮는 절연층(118)을 형성한다(도 9의 (B)).
다음으로 절연층(118)의 원하는 위치에 리소그래피에 의하여 마스크를 형성한 후, 절연층(118), 금속 산화물층(114f), 및 게이트 절연층(110)의 일부를 에칭함으로써 저저항 영역(108n)에 도달되는 개구부(141a) 및 개구부(141b)를 형성한다.
다음으로 개구부(141a) 및 개구부(141b)를 덮도록 절연층(118) 위에 도전막을 성막하고, 이 도전막을 원하는 형상으로 가공함으로써, 도전층(120a) 및 도전층(120b)을 형성한다(도 9의 (C)).
상술한 공정을 거쳐 금속 산화물층(114f)을 가지는 트랜지스터를 제작할 수 있다.
본 실시형태의 반도체 장치의 제작 방법에서는, 게이트 절연층과 게이트 전극 사이에, 산소, 수소, 물 등을 투과시키기 어려운 금속 산화물층을 제공하기 때문에, 게이트 절연층으로부터 반도체층에 산소를 효과적으로 공급할 수 있다. 이로써 반도체층의 채널 형성 영역의 산소 결손이 저감되어 트랜지스터의 신뢰성을 높일 수 있다. 또한 금속 산화물층의 가공은, 불순물 원소의 공급에 의하여 반도체층의 저저항 영역을 형성한 후에 수행한다. 금속 산화물층의 가공 시, 금속 산화물층에도 불순물 원소가 포함되기 때문에, 에칭으로 인한 금속 산화물층의 형상 불량을 억제할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다. 또한 본 명세서에서, 하나의 실시형태 중에 복수의 구성예가 나타내어지는 경우에는, 구성예를 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 가지는 표시 장치에 대하여 도 10 내지 도 14를 사용하여 설명한다.
본 발명의 일 형태의 반도체 장치는 전기 특성이 양호하기 때문에 표시 장치에 사용함으로써 표시 장치의 신뢰성을 높일 수 있다. 예를 들어 본 발명의 일 형태의 트랜지스터를 상기 표시 장치의 화소 및 구동 회로 중 한쪽 또는 양쪽이 가지는 트랜지스터에 적용할 수 있다.
본 발명의 일 형태의 반도체 장치는 표시 장치 또는 이 표시 장치를 가지는 모듈에 사용할 수 있다. 상기 표시 장치를 가지는 모듈로서는 상기 표시 장치에 플렉시블 프린트 회로 기판(Flexible printed circuit, 이하 FPC라고 표기함) 또는 TCP(Tape Carrier Package) 등의 커넥터가 장착된 모듈, COG(Chip On Glass) 방식 또는 COF(Chip On Film) 방식 등에 의하여 집적 회로(IC)가 실장된 모듈 등을 들 수 있다.
[표시 장치의 상면 구성]
도 10의 (A)에 표시 장치(700)의 상면도를 나타내었다. 표시 장치(700)는 실재(712)에 의하여 접합된 제 1 기판(701)과 제 2 기판(705)을 가진다. 제 1 기판(701), 제 2 기판(705), 및 실재(712)로 밀봉되는 영역에, 화소부(702), 소스 드라이버(704), 및 게이트 드라이버(706)가 제공된다. 화소부(702)에는 복수의 표시 소자가 제공된다.
제 1 기판(701)에서 제 2 기판(705)과 중첩되지 않는 부분에, FPC(716)가 접속되는 FPC 단자부(708)가 제공된다. FPC(716)에 의하여, FPC 단자부(708) 및 신호선(710)을 통하여 화소부(702), 소스 드라이버(704), 및 게이트 드라이버(706) 각각에 각종 신호 등이 공급된다.
게이트 드라이버(706)는 복수로 제공되어도 좋다. 또한 게이트 드라이버(706) 및 소스 드라이버(704) 각각은 반도체 기판 등에 별도로 형성되고 패키징된 IC칩의 형태이어도 좋다. 상기 IC칩은 제 1 기판(701) 위 또는 FPC(716)에 실장할 수 있다.
화소부(702), 소스 드라이버(704), 및 게이트 드라이버(706)가 가지는 트랜지스터에 본 발명의 일 형태의 트랜지스터를 적용할 수 있다.
화소부(702)에 제공되는 표시 소자로서는 액정 소자, 발광 소자 등을 들 수 있다. 액정 소자로서는 투과형 액정 소자, 반사형 액정 소자, 반투과형 액정 소자 등을 사용할 수 있다. 또한 발광 소자로서는 LED(Light Emitting Diode), OLED(Organic LED), QLED(Quantum-dot LED), 반도체 레이저 등의 자발광형 발광 소자를 들 수 있다. 또한 셔터 방식 또는 광 간섭 방식의 MEMS(Micro Electro Mechanical Systems) 소자나, 마이크로캡슐 방식, 전기 영동 방식, 일렉트로 웨팅 방식, 또는 전자 분류체(電子粉流體, Electronic Liquid Powder)(등록 상표) 방식 등을 적용한 표시 소자 등을 사용할 수도 있다.
도 10의 (B)에 나타낸 표시 장치(700A)는 제 1 기판(701) 대신에 가요성을 가지는 수지층(743)이 적용된, 플렉시블 디스플레이로서 사용할 수 있는 표시 장치의 예이다.
표시 장치(700A)에서 화소부(702)는 직사각형이 아니라 그 코너부가 원호 형상을 가진다. 표시 장치(700A)는 도 10의 (B)의 영역 P1에 나타낸 바와 같이, 화소부(702) 및 수지층(743)의 일부를 잘라 낸 노치부(notch portion)를 가진다. 한 쌍의 게이트 드라이버(706)는 화소부(702)를 개재하여 양측에 제공된다. 게이트 드라이버(706)는 화소부(702)의 코너부에서 원호 형상의 윤곽을 따라 제공된다.
수지층(743)은 FPC 단자부(708)가 제공된 부분이 돌출한 형상을 가진다. 또한 수지층(743)의 FPC 단자부(708)를 포함한 일부는 도 10의 (B)의 영역 P2에서 뒤쪽으로 접을 수 있다. 수지층(743)의 일부를 접음으로써, FPC(716)를 화소부(702)의 이면과 겹쳐 배치한 상태로 표시 장치(700A)를 전자 기기에 실장할 수 있어 전자 기기의 크기 축소를 도모할 수 있다.
표시 장치(700A)에 접속되는 FPC(716)에는 IC(717)가 실장된다. IC(717)는 예를 들어 소스 드라이버로서의 기능을 가진다. 이때 표시 장치(700A)의 소스 드라이버(704)는 보호 회로, 버퍼 회로, 디멀티플렉서 회로 등 중 적어도 하나를 포함하는 구성으로 할 수 있다.
도 10의 (C)에 나타낸 표시 장치(700B)는 대형 화면을 가지는 전자 기기에 적합하게 사용할 수 있는 표시 장치이다. 표시 장치(700B)는 예를 들어 텔레비전 장치, 모니터 장치, 퍼스널 컴퓨터(노트북형 또는 데스크톱형을 포함함), 태블릿 단말기, 디지털사이니지 등에 적합하게 사용할 수 있다.
표시 장치(700B)는 복수의 소스 드라이버 IC(721)와, 한 쌍의 게이트 드라이버(722)를 가진다.
복수의 소스 드라이버 IC(721)는 각각 FPC(723)에 장착된다. 복수의 FPC(723)의 한쪽 단자는 제 1 기판(701)에 접속되고, 다른 쪽 단자는 프린트 기판(724)에 접속된다. FPC(723)를 접음으로써, 프린트 기판(724)을 화소부(702)의 이면에 배치하여 전자 기기에 실장할 수 있어 전자 기기의 크기 축소를 도모할 수 있다.
한편, 게이트 드라이버(722)는 제 1 기판(701) 위에 형성된다. 이와 같이 하여 내로 베젤의 전자 기기를 실현할 수 있다.
이와 같은 구성으로 함으로써, 대형이며 해상도가 높은 표시 장치를 실현할 수 있다. 예를 들어 화면 크기가 대각 30인치 이상, 40인치 이상, 50인치 이상, 또는 60인치 이상의 표시 장치에도 적용할 수 있다. 또한 해상도가 4K2K 또는 8K4K 등으로 매우 높은 표시 장치를 실현할 수 있다.
[표시 장치의 단면 구성]
도 11 및 도 12에 표시 소자로서 액정 소자를 가지는 표시 장치를 나타내었다. 도 13 및 도 14에 표시 소자로서 EL 소자를 가지는 표시 장치를 나타내었다. 도 11, 도 12, 및 도 13은 각각 도 10의 (A)에 나타낸 일점쇄선 Q-R 간의 단면도이다. 도 14는 도 10의 (B)에 나타낸 일점쇄선 S-T 간의 단면도이다.
도 11 내지 도 13에 나타낸 표시 장치(700) 및 도 14에 나타낸 표시 장치(700A)는 리드 배선부(711)와, 화소부(702)와, 소스 드라이버(704)와, FPC 단자부(708)를 가진다. 리드 배선부(711)는 신호선(710)을 가진다. 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 가진다. 도 12에는 용량 소자(790)를 제공하지 않는 경우를 나타내었다. 소스 드라이버(704)는 트랜지스터(752)를 가진다.
트랜지스터(750) 및 트랜지스터(752)는 채널이 형성되는 반도체층에 산화물 반도체를 적용한 트랜지스터이다. 예를 들어 실시형태 1에서 예시한 트랜지스터를 적용할 수 있다. 또한 표시 장치는 반도체층에 실리콘(비정질 실리콘, 다결정 실리콘, 또는 단결정 실리콘)을 사용한 트랜지스터를 가져도 좋다.
본 실시형태에서 사용하는 트랜지스터는 고순도화되고, 산소 결손의 형성이 억제된 산화물 반도체막을 가진다. 상기 트랜지스터는 오프 전류를 낮게 할 수 있다. 따라서 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 화상 신호 등의 기록 간격을 길게 설정할 수 있다. 그러므로 리프레시 동작의 빈도를 적게 할 수 있기 때문에 소비전력을 저감시키는 효과를 가진다.
또한 본 실시형태에서 사용하는 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 예를 들어 이러한 고속 구동이 가능한 트랜지스터를 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와 구동 회로부에 사용되는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 구동 회로로서 실리콘 웨이퍼 등으로 형성된 반도체 장치를 별도로 사용할 필요가 없기 때문에 표시 장치의 부품 점수를 삭감할 수 있다. 또한 화소부에서 고속 구동이 가능한 트랜지스터를 사용함으로써 고화질의 화상을 제공할 수 있다.
도 11 및 도 13에 나타낸 용량 소자(790)는 트랜지스터(750)가 가지는 반도체층과 동일한 막을 가공하여 형성되며 저저항화된 하부 전극과, 소스 전극 또는 드레인 전극과 동일한 도전막을 가공하여 형성된 상부 전극을 가진다. 또한 하부 전극과 상부 전극 사이에는, 트랜지스터(750)를 덮는 2층의 절연막이 제공된다. 즉, 용량 소자(790)는 한 쌍의 전극 사이에 유전체막으로서 기능하는 절연막이 끼워진 적층형의 구조이다.
도 14에 나타낸 용량 소자(790)는 트랜지스터(750)가 가지는 제 1 게이트 전극과 동일한 막으로 가공되어 형성된 하부 전극과, 반도체층과 동일한 금속 산화물막을 가공하여 형성된 상부 전극을 가진다. 상부 전극은 트랜지스터(750)의 저저항 영역과 마찬가지로 저저항화된다. 또한 하부 전극과 상부 전극 사이에는, 트랜지스터(750)의 제 1 게이트 절연층으로서 기능하는 절연막의 일부가 제공된다. 즉, 용량 소자(790)는 한 쌍의 전극 사이에 유전체막으로서 기능하는 절연막이 끼워진 적층형의 구조이다. 또한 상부 전극에는 트랜지스터의 소스 전극 및 드레인 전극과 동일한 막을 가공하여 얻어지는 배선이 접속된다.
트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에는 평탄화 절연막(770)이 제공된다.
화소부(702)가 가지는 트랜지스터(750)와, 소스 드라이버(704)가 가지는 트랜지스터(752)는 서로 상이한 구조이어도 좋다. 예를 들어 이들 중 어느 한쪽에 톱 게이트형 트랜지스터를 적용하고 다른 쪽에 보텀 게이트형 트랜지스터를 적용하여도 좋다. 또한 상기 게이트 드라이버(706)에 대해서도 소스 드라이버(704)와 마찬가지이다.
신호선(710)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극 등과 같은 도전막으로 형성된다. 이때 구리 원소를 포함하는 재료 등 저항이 낮은 재료를 사용하면, 배선 저항에 기인하는 신호 지연 등이 적고 대화면 표시가 가능하게 되므로 바람직하다.
FPC 단자부(708)는 일부가 접속 전극으로서 기능하는 배선(760), 이방성 도전막(780), 및 FPC(716)를 가진다. 배선(760)은 이방성 도전막(780)을 통하여 FPC(716)가 가지는 단자와 전기적으로 접속된다. 여기서는 배선(760)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극 등과 같은 도전막으로 형성된다.
제 1 기판(701) 및 제 2 기판(705)으로서는 예를 들어 유리 기판 또는 플라스틱 기판 등 가요성 기판을 사용할 수 있다. 가요성 기판을 사용함으로써 플렉시블 디스플레이를 실현할 수 있다. 제 1 기판(701)에 가요성 기판을 사용하는 경우, 제 1 기판(701)과 트랜지스터(750) 등 사이에 물이나 수소에 대한 배리어성을 가지는 절연층을 제공하는 것이 바람직하다.
제 2 기판(705) 측에는 차광막(738), 착색막(736), 이들과 접하는 절연막(734)이 제공된다.
도 11, 도 12, 및 도 13에서, 제 1 기판(701)과 제 2 기판(705) 사이에는 이 2개의 기판의 간격을 조정하기 위한 스페이서(778)가 제공된다. 또한 제 1 기판(701)과 제 2 기판(705)은 실재(712)에 의하여 접합된다.
도 11에 나타낸 표시 장치(700)는 종전계 방식의 액정 소자(775)를 가진다. 액정 소자(775)는 도전층(772), 도전층(774), 및 이들 사이의 액정층(776)을 가진다. 도전층(774)은 제 2 기판(705) 측에 제공되고, 공통 전극으로서의 기능을 가진다. 도전층(772)은 트랜지스터(750)가 가지는 소스 전극 또는 드레인 전극과 전기적으로 접속된다. 도전층(772)은 평탄화 절연막(770) 위에 형성되고 화소 전극으로서 기능한다.
도전층(772)에는 가시광에 대한 투과성을 가지는 재료 또는 가시광에 대한 반사성을 가지는 재료를 사용할 수 있다. 가시광에 대한 투과성을 가지는 재료로서는 예를 들어 인듐, 아연, 주석 등을 포함하는 산화물 재료를 사용하면 좋다. 가시광에 대한 반사성을 가지는 재료로서는 예를 들어 알루미늄, 은 등을 포함하는 재료를 사용하면 좋다.
도전층(772)에 가시광에 대한 반사성을 가지는 재료를 사용하면, 표시 장치(700)는 반사형 액정 표시 장치가 된다. 한편, 도전층(772)에 가시광에 대한 투과성을 가지는 재료를 사용하면, 투과형 액정 표시 장치가 된다. 반사형 액정 표시 장치의 경우, 시인 측에 편광판을 제공한다. 한편, 투과형 액정 표시 장치의 경우, 액정 소자를 끼우도록 한 쌍의 편광판을 제공한다.
도 12에 나타낸 표시 장치(700)는 횡전계 방식(예를 들어 FFS(Fringe Field Switching) 모드)의 액정 소자(775)를 사용한 예를 나타낸 것이다. 도전층(772) 위에 절연층(773)을 개재하여 공통 전극으로서 기능하는 도전층(774)이 제공된다. 도전층(772)과 도전층(774) 사이에 생기는 전계에 의하여 액정층(776)의 배향 상태를 제어할 수 있다.
도 12에서 도전층(772), 절연층(773), 도전층(774)의 적층 구조로 유지 용량 소자(storage capacitor)를 구성할 수 있다. 그러므로 용량 소자를 별도로 제공할 필요가 없으므로 개구율을 높일 수 있다.
도 11 및 도 12에 나타내지 않았지만, 액정층(776)과 접하는 배향막을 제공하는 구성으로 하여도 좋다. 또한 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판), 그리고 백라이트, 사이드 라이트 등의 광원을 적절히 제공할 수 있다.
액정층(776)에는 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 고분자 네트워크형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 또한 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다.
액정 소자의 모드로서는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In-Plane-Switching) 모드, FFS 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, ECB(Electrically Controlled Birefringence) 모드, VA-IPS 모드, 게스트 호스트 모드 등을 사용할 수 있다.
또한 액정 소자의 구동 방법으로서 계시 가법 혼색법에 의거하여 컬러 표시를 수행하는 시간 분할 표시 방식(필드 시??셜 구동 방식이라고도 함)을 적용하여도 좋다. 이 경우, 착색막(736)을 제공하지 않는 구성으로 할 수 있다. 시간 분할 표시 방식을 사용하는 경우, 예를 들어 적색(R), 녹색(G), 청색(B) 각각의 색을 나타내는 부화소를 제공할 필요가 없기 때문에 화소의 개구율이나 표시 장치의 정세도를 높일 수 있다.
도 13에 나타낸 표시 장치(700) 및 도 14에 나타낸 표시 장치(700A)는 발광 소자(782)를 가진다. 발광 소자(782)는 도전층(772), EL층(786), 및 도전막(788)을 가진다. EL층(786)은 발광 물질을 가진다.
발광 물질로서는, 형광을 발하는 물질(형광 재료), 인광을 발하는 물질(인광 재료), 열 활성화 지연 형광을 나타내는 물질(열 활성화 지연 형광(Thermally activated delayed fluorescence: TADF) 재료), 무기 화합물(퀀텀닷(quantum dot) 재료 등) 등을 사용할 수 있다.
도 13에 나타낸 표시 장치(700) 및 도 14에 나타낸 표시 장치(700A)에서는, 평탄화 절연막(770) 위에 도전층(772)의 일부를 덮는 절연막(730)이 제공된다. 여기서 발광 소자(782)는 가시광을 투과시키는 도전막(788)을 가지는 톱 이미션형 발광 소자이다. 또한 발광 소자(782)는 도전층(772) 측으로 광을 사출하는 보텀 이미션 구조나, 도전층(772) 측 및 도전막(788) 측의 양쪽으로 광을 사출하는 듀얼 이미션 구조로 하여도 좋다.
도 13에서 착색막(736)은 발광 소자(782)와 중첩되는 위치에 제공되고, 차광막(738)은 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버(704)에 제공된다. 또한 착색막(736) 및 차광막(738)은 절연막(734)으로 덮여 있다. 또한 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전되어 있다. 또한 도 14에 나타낸 바와 같이, 각 색의 부화소에 각각 상이한 EL층(786)을 형성하는 사이드 바이 사이드(side-by-side) 방식(개별 도포 방식이라고도 함)을 사용하는 경우, 착색막(736)은 제공하지 않아도 된다.
도 14에서, 발광 소자(782)가 가지는 EL층(786)은 절연막(730) 및 도전층(772) 위에 섬 형상으로 제공된다. EL층(786)을 부화소마다 발광색이 상이하게 되도록 구분하여 형성함으로써, 착색막(736)을 사용하지 않고 컬러 표시를 실현할 수 있다. 또한 발광 소자(782)를 덮어 보호층(741)이 제공된다. 보호층(741)은 발광 소자(782)로 물 등의 불순물이 확산되는 것을 방지하는 기능을 가진다. 보호층(741)에는 무기 절연막을 사용하는 것이 바람직하다. 또한 무기 절연막과 유기 절연막을 각각 하나 이상 포함하는 적층 구조로 하는 것이 더 바람직하다.
도 14에 나타낸 표시 장치(700A)는 도 13에 나타낸 제 1 기판(701) 대신에, 지지 기판(745), 접착층(742), 수지층(743), 및 절연층(744)이 적층된 구성을 가진다. 트랜지스터(750)나 용량 소자(790) 등은 절연층(744) 위에 제공된다.
지지 기판(745)은 유기 수지나 유리 등을 포함하고, 가요성을 가질 정도로 얇은 기판이다. 수지층(743)은 폴리이미드나 아크릴 등의 유기 수지를 포함하는 층이다. 절연층(744)은 산화 실리콘, 산화질화 실리콘, 질화 실리콘 등의 무기 절연막을 포함한다. 수지층(743)과 지지 기판(745)은 접착층(742)에 의하여 접합된다. 수지층(743)은 지지 기판(745)보다 얇은 것이 바람직하다.
또한 도 14에 나타낸 표시 장치(700A)는 도 13에 나타낸 제 2 기판(705) 대신에 보호층(740)을 가진다. 보호층(740)은 밀봉막(732)과 접합된다. 보호층(740)으로서는 유리 기판이나 수지 필름 등을 사용할 수 있다. 또한 보호층(740)으로서는 편광판이나 산란판 등의 광학 부재, 터치 센서 등의 입력 장치, 또는 이들을 2개 이상 적층시킨 구성을 적용하여도 좋다.
또한 도 14에 접을 수 있는 영역 P2를 나타내었다. 영역 P2는 지지 기판(745), 접착층(742) 외에, 절연층(744) 등의 무기 절연막이 제공되지 않는 부분을 가진다. 또한 영역 P2에서, 배선(760)을 덮어 수지층(746)이 제공된다. 접을 수 있는 영역 P2에 가능한 한 무기 절연막을 제공하지 않고, 또한 금속 또는 합금을 포함하는 도전층과 유기 재료를 포함하는 층만을 적층시킨 구성으로 함으로써, 접었을 때 크랙이 생기는 것을 방지할 수 있다. 또한 영역 P2에 지지 기판(745)을 제공하지 않는 것에 의하여, 표시 장치(700A)의 일부를 매우 작은 곡률반경으로 접을 수 있다.
본 실시형태의 표시 장치는 터치 센서 등의 입력 장치를 가져도 좋다. 즉 본 실시형태의 표시 장치는 터치 패널로서의 기능을 가져도 좋다.
센서의 방식으로서는, 정전 용량 방식, 저항막 방식, 표면 탄성파 방식, 적외선 방식, 광학 방식, 감압 방식 등 다양한 방식을 사용할 수 있다. 또는 이들 중 2개 이상을 조합하여 사용하여도 좋다.
터치 패널로서는 입력 장치를 한 쌍의 기판 내측에 형성하는 소위 인셀형 터치 패널, 입력 장치를 표시 장치 위에 형성하는 소위 온셀형 터치 패널, 또는 표시 장치에 접합하여 사용하는 소위 아웃셀형 터치 패널 등이 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 가지는 표시 장치에 대하여 도 15를 사용하여 설명한다.
본 발명의 일 형태의 반도체 장치는 전기 특성이 양호하기 때문에 표시 장치에 사용함으로써 표시 장치의 신뢰성을 높일 수 있다. 예를 들어 본 발명의 일 형태의 트랜지스터를 상기 표시 장치의 화소 및 구동 회로 중 한쪽 또는 양쪽이 가지는 트랜지스터에 적용할 수 있다.
도 15의 (A)에 나타낸 표시 장치는 화소부(502)와, 구동 회로부(504)와, 보호 회로(506)와, 단자부(507)를 가진다. 또한 보호 회로(506)를 제공하지 않는 구성으로 하여도 좋다.
화소부(502)나 구동 회로부(504)가 가지는 트랜지스터에 본 발명의 일 형태의 트랜지스터를 적용할 수 있다. 또한 보호 회로(506)에도 본 발명의 일 형태의 트랜지스터를 적용하여도 좋다.
화소부(502)는 X행 Y열(X, Y는 각각 독립적으로 2 이상의 자연수임)로 배치된 복수의 표시 소자를 구동시키는 복수의 화소 회로(501)를 가진다.
구동 회로부(504)는 게이트선(GL_1 내지 GL_X)에 주사 신호를 출력하는 게이트 드라이버(504a), 데이터선(DL_1 내지 DL_Y)에 데이터 신호를 공급하는 소스 드라이버(504b) 등의 구동 회로를 가진다. 게이트 드라이버(504a)는 적어도 시프트 레지스터를 가진다. 소스 드라이버(504b)는 예를 들어 복수의 아날로그 스위치 등을 사용하여 구성된다. 또한 시프트 레지스터 등을 사용하여 소스 드라이버(504b)를 구성하여도 좋다.
단자부(507)란 외부의 회로로부터 표시 장치에 전원, 제어 신호, 및 화상 신호 등을 입력하기 위한 단자가 제공된 부분을 말한다.
보호 회로(506)는 그 자체가 접속되는 배선에 일정한 범위 외의 전위가 공급되었을 때, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다. 도 15의 (A)에 나타낸 보호 회로(506)는 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 주사선(GL), 또는 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선(DL) 등의 각종 배선에 접속된다.
게이트 드라이버(504a)와 소스 드라이버(504b)는 각각 화소부(502)와 같은 기판 위에 직접 형성되어도 좋고, 다른 기판 위에 형성되고 COG나 TAB(Tape Automated Bonding)에 의하여 화소부가 형성된 기판에 실장되는 구성으로 하여도 좋다.
도 15의 (A)에 나타낸 복수의 화소 회로(501)는 예를 들어 도 15의 (B), (C)에 나타낸 구성으로 할 수 있다.
도 15의 (B)에 나타낸 화소 회로(501)는 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 가진다. 화소 회로(501)에는 데이터선(DL_n), 주사선(GL_m), 전위 공급선(VL) 등이 접속된다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)는 기록되는 데이터에 따라 배향 상태가 설정된다. 또한 복수의 화소 회로(501) 각각이 가지는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위(커먼 전위)를 공급하여도 좋다. 또한 각 행의 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 상이한 전위를 공급하여도 좋다.
도 15의 (C)에 나타낸 화소 회로(501)는 트랜지스터(552, 554)와, 용량 소자(562)와, 발광 소자(572)를 가진다. 화소 회로(501)에는 데이터선(DL_n), 주사선(GL_m), 전위 공급선(VL_a), 전원 공급선(VL_b) 등이 접속된다.
전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는 고전원 전위(VDD)가 공급되고, 다른 쪽에는 저전원 전위(VSS)가 공급된다. 트랜지스터(554)의 게이트에 공급되는 전위에 따라 발광 소자(572)를 흐르는 전류가 제어됨으로써 발광 소자(572)로부터의 발광 휘도가 제어된다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 가지는 표시 장치에 대하여 도 16을 사용하여 설명한다.
본 실시형태의 표시 장치의 화소는 화소에 표시되는 계조를 보정하기 위한 메모리를 가진다. 본 발명의 일 형태의 트랜지스터는 상기 화소가 가지는 트랜지스터에 적용할 수 있다.
[화소 회로]
도 16의 (A)에 화소 회로(400)의 회로도를 나타내었다. 화소 회로(400)는 트랜지스터(M1), 트랜지스터(M2), 용량 소자(C1), 및 회로(401)를 가진다. 화소 회로(400)에는 배선(S1), 배선(S2), 배선(G1), 및 배선(G2)이 접속된다.
트랜지스터(M1)는 게이트가 배선(G1)에 접속되고, 소스 및 드레인 중 한쪽이 배선(S1)에 접속되고, 다른 쪽이 용량 소자(C1)의 한쪽 전극에 접속된다. 트랜지스터(M2)는 게이트가 배선(G2)에 접속되고, 소스 및 드레인 중 한쪽이 배선(S2)에 접속되고, 다른 쪽이 용량 소자(C1)의 다른 쪽 전극 및 회로(401)에 접속된다.
회로(401)는 적어도 하나의 표시 소자를 포함하는 회로이다. 표시 소자로서 다양한 소자를 사용할 수 있지만 대표적으로는 유기 EL 소자나 LED 소자 등의 발광 소자, 액정 소자, 또는 MEMS 소자 등을 적용할 수 있다.
트랜지스터(M1)와 용량 소자(C1)를 접속시키는 노드를 N1로 하고, 트랜지스터(M2)와 회로(401)를 접속시키는 노드를 N2로 한다.
화소 회로(400)는 트랜지스터(M1)를 오프 상태로 함으로써 노드(N1)의 전위를 유지할 수 있다. 또한 트랜지스터(M2)를 오프 상태로 함으로써 노드(N2)의 전위를 유지할 수 있다. 또한 트랜지스터(M2)를 오프 상태로 한 상태에서 트랜지스터(M1)를 통하여 노드(N1)에 소정의 전위를 기록함으로써, 용량 소자(C1)를 통한 용량 결합에 의하여 노드(N1)의 전위의 변위에 따라 노드(N2)의 전위를 변화시킬 수 있다.
여기서 트랜지스터(M1) 및 트랜지스터(M2) 중 한쪽 또는 양쪽에 실시형태 1에서 예시한 산화물 반도체가 적용된 트랜지스터를 적용할 수 있다. 그러므로 오프 전류가 매우 낮기 때문에, 노드(N1) 및 노드(N2)의 전위를 장기간 유지할 수 있다. 또한 각 노드의 전위를 유지하는 기간이 짧은 경우(구체적으로는 프레임 주파수가 30Hz 이상인 경우 등)에는 실리콘 등의 반도체를 적용한 트랜지스터를 사용하여도 좋다.
[구동 방법]
도 16의 (B)를 사용하여 화소 회로(400)의 동작 방법의 일례를 설명한다. 도 16의 (B)는 화소 회로(400)의 동작에 따른 타이밍 차트이다. 또한 여기서는 설명을 용이하게 하기 위하여 배선 저항 등의 각종 저항, 트랜지스터나 배선 등의 기생 용량, 및 트랜지스터의 문턱 전압 등의 영향은 고려하지 않는다.
도 16의 (B)에 나타낸 동작에서는, 1프레임 기간을 기간 T1과 기간 T2로 나눈다. 기간 T1은 노드(N2)에 전위를 기록하는 기간이고, 기간 T2는 노드(N1)에 전위를 기록하는 기간이다.
기간 T1에서는, 배선(G1) 및 배선(G2)의 양쪽에 트랜지스터를 온 상태로 하는 전위를 공급한다. 또한 배선(S1)에는 고정 전위인 전위(Vref)를 공급하고, 배선(S2)에는 제 1 데이터 전위(Vw)를 공급한다.
노드(N1)에는 트랜지스터(M1)를 통하여 배선(S1)으로부터 전위(Vref)가 공급된다. 또한 노드(N2)에는 트랜지스터(M2)를 통하여 제 1 데이터 전위(Vw)가 공급된다. 따라서 용량 소자(C1)에 전위차(Vw-Vref)가 유지된 상태가 된다.
기간 T2에서는, 배선(G1)에 트랜지스터(M1)를 온 상태로 하는 전위를 공급하고, 배선(G2)에 트랜지스터(M2)를 오프 상태로 하는 전위를 공급한다. 또한 배선(S1)에는 제 2 데이터 전위(Vdata)를 공급한다. 배선(S2)에는 소정의 정전위를 공급하거나 또는 부유 상태로 한다.
노드(N1)에는 트랜지스터(M1)를 통하여 제 2 데이터 전위(Vdata)가 공급된다. 이때 용량 소자(C1)에 의한 용량 결합에 의하여 제 2 데이터 전위(Vdata)에 따라 노드(N2)의 전위가 전위(dV)만큼 변화된다. 즉 회로(401)에는 제 1 데이터 전위(Vw)와 전위(dV)를 합한 전위가 입력된다. 또한 도 16의 (B)에서는 dV를 양의 값으로 나타내었지만, 음의 값이어도 좋다. 즉 전위(Vdata)가 전위(Vref)보다 낮아도 좋다.
여기서 전위(dV)는 용량 소자(C1)의 용량값과 회로(401)의 용량값에 따라 대략 결정된다. 용량 소자(C1)의 용량값이 회로(401)의 용량값보다 충분히 큰 경우, 전위(dV)는 제 2 데이터 전위(Vdata)에 가까운 전위가 된다.
이와 같이, 화소 회로(400)는 2종류의 데이터 신호를 조합하여, 표시 소자를 포함한 회로(401)에 공급하는 전위를 생성할 수 있으므로, 화소 회로(400) 내에서 계조의 보정을 수행할 수 있다.
또한 화소 회로(400)는 배선(S1) 및 배선(S2)에 공급 가능한 최대 전위를 넘는 전위를 생성할 수도 있다. 예를 들어 발광 소자를 사용한 경우에는, 하이 다이내믹 레인지(HDR) 표시 등을 수행할 수 있다. 또한 액정 소자를 사용한 경우에는, 오버드라이브 구동 등을 실현할 수 있다.
[액정 소자를 가지는 화소 회로]
도 16의 (C)에 나타낸 화소 회로(400LC)는 회로(401LC)를 가진다. 회로(401LC)는 액정 소자(LC)와 용량 소자(C2)를 가진다.
액정 소자(LC)의 한쪽 전극은 노드(N2) 및 용량 소자(C2)의 한쪽 전극에 접속되고, 다른 쪽 전극은 전위(Vcom2)가 공급되는 배선에 접속된다. 용량 소자(C2)의 다른 쪽 전극은 전위(Vcom1)가 공급되는 배선에 접속된다.
용량 소자(C2)는 유지 용량 소자로서 기능한다. 또한 용량 소자(C2)는 불필요하면 생략할 수 있다.
화소 회로(400LC)는 액정 소자(LC)에 높은 전압을 공급할 수 있으므로 예를 들어 오버드라이브 구동에 의하여 고속 표시를 실현하는 것, 구동 전압이 높은 액정 재료를 적용하는 것 등이 가능하다. 또한 배선(S1) 또는 배선(S2)에 보정 신호를 공급함으로써 사용 온도나 액정 소자(LC)의 열화 상태 등에 따라 계조를 보정할 수도 있다.
[발광 소자를 가지는 화소 회로]
도 16의 (D)에 나타낸 화소 회로(400EL)는 회로(401EL)를 가진다. 회로(401EL)는 발광 소자(EL), 트랜지스터(M3), 및 용량 소자(C2)를 가진다.
트랜지스터(M3)는 게이트가 노드(N2) 및 용량 소자(C2)의 한쪽 전극에 접속되고, 소스 및 드레인 중 한쪽이 전위(VH)가 공급되는 배선에 접속되고, 다른 쪽이 발광 소자(EL)의 한쪽 전극에 접속된다. 용량 소자(C2)의 다른 쪽 전극은 전위(Vcom)가 공급되는 배선에 접속된다. 발광 소자(EL)의 다른 쪽 전극은 전위(VL)가 공급되는 배선에 접속된다.
트랜지스터(M3)는 발광 소자(EL)에 공급되는 전류를 제어하는 기능을 가진다. 용량 소자(C2)는 유지 용량 소자로서 기능한다. 또한 용량 소자(C2)는 불필요하면 생략할 수 있다.
또한 여기서는 발광 소자(EL)의 애노드 측이 트랜지스터(M3)에 접속되는 구성을 나타내었지만, 캐소드 측이 트랜지스터(M3)에 접속되어도 좋다. 이때, 전위(VH)와 전위(VL)의 값을 적절히 변경할 수 있다.
화소 회로(400EL)는 트랜지스터(M3)의 게이트에 높은 전위를 공급함으로써 발광 소자(EL)에 큰 전류를 흘릴 수 있기 때문에 예를 들어 HDR 표시 등을 실현할 수 있다. 또한 배선(S1) 또는 배선(S2)에 보정 신호를 공급함으로써 트랜지스터(M3)나 발광 소자(EL)의 전기 특성의 편차를 보정할 수도 있다.
또한 도 16의 (C), (D)에서 예시한 회로에 한정되지 않고, 트랜지스터나 용량 소자 등을 별도로 추가한 구성으로 하여도 좋다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태의 표시 모듈에 대하여 도 17을 사용하여 설명한다.
도 17의 (A)에 나타낸 표시 모듈(6000)은 상부 커버(6001)와 하부 커버(6002) 사이에 FPC(6005)가 접속된 표시 장치(6006), 프레임(6009), 프린트 기판(6010), 및 배터리(6011)를 가진다.
본 발명의 일 형태의 트랜지스터를 사용하여 제작된 표시 장치를 표시 장치(6006)에 사용할 수 있다. 표시 장치(6006)에 의하여 신뢰성이 높은 표시 모듈을 실현할 수 있다.
상부 커버(6001) 및 하부 커버(6002)는 표시 장치(6006)의 크기에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
표시 장치(6006)는 터치 패널로서의 기능을 가져도 좋다.
프레임(6009)은 표시 장치(6006)의 보호 기능, 프린트 기판(6010)의 동작에 의하여 발생하는 전자기파를 차단하는 기능, 방열판으로서의 기능 등을 가져도 좋다.
프린트 기판(6010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로, 배터리 제어 회로 등을 가진다. 배터리(6011)를 사용한 전원이어도 좋다.
도 17의 (B)는 광학식 터치 센서를 가지는 표시 모듈(6000)의 단면 개략도이다.
표시 모듈(6000)은 프린트 기판(6010)에 제공된 발광부(6015) 및 수광부(受光部)(6016)를 가진다. 또한 상부 커버(6001)와 하부 커버(6002)로 둘러싸인 영역에 한 쌍의 도광부(導光部)(도광부(6017a), 도광부(6017b))를 가진다.
표시 장치(6006)는 프레임(6009)을 개재하여 프린트 기판(6010)이나 배터리(6011)와 중첩시켜 제공된다. 표시 장치(6006)와 프레임(6009)은 도광부(6017a), 도광부(6017b)에 고정된다.
발광부(6015)로부터 방출된 광(6018)은 도광부(6017a)를 통하여 표시 장치(6006) 상부를 경유하고 도광부(6017b)를 통하여 수광부(6016)에 도달한다. 예를 들어 손가락이나 스타일러스 등의 피검지체에 의하여 광(6018)이 차단됨으로써 터치 조작을 검출할 수 있다.
발광부(6015)는 예를 들어 표시 장치(6006)의 인접한 2변을 따라 복수로 제공된다. 수광부(6016)는 발광부(6015)와 대향하는 위치에 복수로 제공된다. 이로써 터치 조작이 수행된 위치의 정보를 취득할 수 있다.
발광부(6015)에는 예를 들어 LED 소자 등의 광원을 사용할 수 있고, 특히 적외선을 발하는 광원을 사용하는 것이 바람직하다. 수광부(6016)에는 발광부(6015)가 발하는 광을 수광하고 전기 신호로 변환하는 광전 소자를 사용할 수 있다. 바람직하게는 적외선을 수광 가능한 포토다이오드를 사용할 수 있다.
광(6018)을 투과시키는 도광부(6017a), 도광부(6017b)를 사용함으로써, 발광부(6015)와 수광부(6016)를 표시 장치(6006) 아래쪽에 배치할 수 있어, 외광이 수광부(6016)에 도달하여 터치 센서가 오동작하는 것을 억제할 수 있다. 특히 가시광을 흡수하고 적외선을 투과시키는 수지를 사용하면 터치 센서의 오동작을 효과적으로 억제할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태의 전자 기기에 대하여 도 18 내지 도 21을 사용하여 설명한다.
본 실시형태의 전자 기기는 본 발명의 일 형태의 반도체 장치를 가진다. 예를 들어 전자 기기의 표시부에 사용하는 표시 장치의 트랜지스터에 본 발명의 일 형태의 트랜지스터를 적용할 수 있다. 본 발명의 일 형태의 트랜지스터는 전기 특성이 안정적이고 양호하고 신뢰성이 높기 때문에 표시 장치 및 전자 기기의 신뢰성을 높일 수 있다. 따라서 본 발명의 일 형태의 트랜지스터는 다양한 전자 기기에 사용할 수 있다.
본 실시형태의 전자 기기의 표시부에는 예를 들어 풀 하이비전, 4K2K, 8K4K, 16K8K, 또는 그 이상의 해상도를 가지는 영상을 표시할 수 있다.
전자 기기로서는, 예를 들어, 텔레비전 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 컴퓨터용 등의 모니터, 디지털 사이니지, 파칭코기 등의 대형 게임기 등 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등을 들 수 있다.
본 실시형태의 전자 기기는 가옥 또는 빌딩의 내벽 또는 외벽, 또는 자동차의 내장 또는 외장의 곡면을 따라 제공할 수 있다.
본 실시형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상이나 정보 등의 표시를 수행할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 가지는 경우, 안테나를 비접촉 전력 전송(傳送)에 사용하여도 좋다.
본 실시형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것)를 가져도 좋다.
본 실시형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다.
도 18의 (A)에 나타낸 전자 기기(6500)는 스마트폰으로서 사용할 수 있는 휴대 정보 단말기이다.
전자 기기(6500)는 하우징(6501), 표시부(6502), 전원 버튼(6503), 버튼(6504), 스피커(6505), 마이크로폰(6506), 카메라(6507), 및 광원(6508) 등을 가진다. 표시부(6502)는 터치 패널 기능을 가진다.
표시부(6502)에 본 발명의 일 형태의 트랜지스터를 가지는 표시 장치를 적용할 수 있다.
도 18의 (B)는 하우징(6501)의 마이크로폰(6506) 측의 단부를 포함한 단면 개략도이다.
하우징(6501)의 표시면 측에는 투광성을 가지는 보호 부재(6510)가 제공되고, 하우징(6501)과 보호 부재(6510)로 둘러싸인 공간 내에 표시 패널(6511), 광학 부재(6512), 터치 센서 패널(6513), 프린트 기판(6517), 배터리(6518) 등이 배치된다.
보호 부재(6510)에는 표시 패널(6511), 광학 부재(6512), 및 터치 센서 패널(6513)이 접착층(미도시)에 의하여 고정되어 있다.
표시부(6502)보다 외측의 영역에서 표시 패널(6511)의 일부가 접히고, 이 접힌 부분에 FPC(6515)가 접속된다. FPC(6515)에는 IC(6516)가 실장되어 있다. FPC(6515)는 프린트 기판(6517)에 제공된 단자에 접속된다.
표시 패널(6511)에는 본 발명의 일 형태의 플렉시블 디스플레이를 적용할 수 있다. 그러므로 매우 가벼운 전자 기기를 실현할 수 있다. 또한 표시 패널(6511)이 매우 얇기 때문에 전자 기기의 두께를 얇게 하면서 대용량 배터리(6518)를 탑재할 수도 있다. 또한 표시 패널(6511)의 일부를 접어 화소부의 이면 측에 FPC(6515)와의 접속부를 배치함으로써 내로 베젤의 전자 기기를 실현할 수 있다.
도 19의 (A)에 텔레비전 장치의 일례를 나타내었다. 텔레비전 장치(7100)는 하우징(7101)에 표시부(7000)가 제공된다. 여기서는 스탠드(7103)에 의하여 하우징(7101)을 지지한 구성을 나타내었다.
표시부(7000)에 본 발명의 일 형태의 트랜지스터를 가지는 표시 장치를 적용할 수 있다.
도 19의 (A)에 나타낸 텔레비전 장치(7100)는, 하우징(7101)이 가지는 조작 스위치나, 별체의 리모트 컨트롤러(7111)에 의하여 조작할 수 있다. 또는 표시부(7000)에 터치 센서를 가져도 좋고, 손가락 등으로 표시부(7000)를 터치함으로써 텔레비전 장치(7100)를 조작하여도 좋다. 리모트 컨트롤러(7111)는 상기 리모트 컨트롤러(7111)로부터 출력되는 정보를 표시하는 표시부를 가져도 좋다. 리모트 컨트롤러(7111)가 가지는 조작 키 또는 터치 패널에 의하여 채널 및 음량을 조작할 수 있기 때문에, 표시부(7000)에 표시되는 영상을 조작할 수 있다.
또한 텔레비전 장치(7100)는 수신기 및 모뎀 등을 가지는 구성으로 한다. 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있다. 또한 모뎀을 통하여 유선 또는 무선에 의하여 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이, 또는 수신자끼리 등)의 정보 통신을 수행할 수도 있다.
도 19의 (B)에 노트북형 퍼스널 컴퓨터의 일례를 나타내었다. 노트북형 퍼스널 컴퓨터(7200)는 하우징(7211), 키보드(7212), 포인팅 디바이스(7213), 외부 접속 포트(7214) 등을 가진다. 하우징(7211)에 표시부(7000)가 제공된다.
표시부(7000)에 본 발명의 일 형태의 트랜지스터를 가지는 표시 장치를 적용할 수 있다.
도 19의 (C), (D)에 디지털 사이니지의 일례를 나타내었다.
도 19의 (C)에 나타낸 디지털 사이니지(7300)는 하우징(7301), 표시부(7000), 및 스피커(7303) 등을 가진다. 또한 LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 마이크로폰 등을 가질 수 있다.
도 19의 (D)는 원기둥 형상의 기둥(7401)에 제공된 디지털 사이니지(7400)이다. 디지털 사이니지(7400)는 기둥(7401)의 곡면을 따라 제공된 표시부(7000)를 가진다.
도 19의 (C), (D)에서, 표시부(7000)에 본 발명의 일 형태의 트랜지스터를 가지는 표시 장치를 적용할 수 있다.
표시부(7000)가 넓을수록 한번에 제공할 수 있는 정보량을 늘릴 수 있다. 또한 표시부(7000)가 넓을수록 사람의 눈에 띄기 쉽고, 예를 들어, 광고의 홍보 효과를 높일 수 있다.
표시부(7000)에 터치 패널을 적용함으로써, 표시부(7000)에 화상 또는 동영상을 표시할 뿐만 아니라, 사용자가 직관적으로 조작할 수 있어 바람직하다. 또한 노선 정보 또는 교통 정보 등의 정보를 제공하기 위한 용도로 사용하는 경우에는, 직관적인 조작에 의하여 사용성을 높일 수 있다.
또한 도 19의 (C), (D)에 나타낸 바와 같이, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)는 사용자가 가지는 스마트폰 등의 정보 단말기(7311) 또는 정보 단말기(7411)와 무선 통신에 의하여 연계 가능한 것이 바람직하다. 예를 들어, 표시부(7000)에 표시되는 광고의 정보를, 정보 단말기(7311) 또는 정보 단말기(7411)의 화면에 표시시킬 수 있다. 또한 정보 단말기(7311) 또는 정보 단말기(7411)를 조작함으로써, 표시부(7000)의 표시를 전환할 수 있다.
또한 디지털 사이니지(7300) 또는 디지털 사이니지(7400)에 정보 단말기(7311) 또는 정보 단말기(7411)의 화면을 조작 수단(컨트롤러)으로 한 게임을 실행시킬 수도 있다. 이에 의하여, 불특정 다수의 사용자가 동시에 게임에 참가하여 즐길 수 있다.
도 20의 (A)는 파인더(8100)가 장착된 상태의 카메라(8000)의 외관을 나타낸 도면이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004) 등을 가진다. 또한 카메라(8000)에는 탈착 가능한 렌즈(8006)가 장착된다. 또한 카메라(8000)는 렌즈(8006)와 하우징이 일체화되어도 좋다.
카메라(8000)는 셔터 버튼(8004)을 누르거나 터치 패널로서 기능하는 표시부(8002)를 터치함으로써 촬상할 수 있다.
하우징(8001)은 전극을 가지는 마운트를 가지고, 파인더(8100) 외에 스트로보 장치 등을 접속할 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 버튼(8103) 등을 가진다.
하우징(8101)은 카메라(8000)의 마운트와 결합하는 마운트에 의하여 카메라(8000)에 장착되어 있다. 파인더(8100)는 카메라(8000)로부터 수신한 영상 등을 표시부(8102)에 표시시킬 수 있다.
버튼(8103)은 전원 버튼 등으로서의 기능을 가진다.
카메라(8000)의 표시부(8002), 및 파인더(8100)의 표시부(8102)에 본 발명의 일 형태의 트랜지스터를 가지는 표시 장치를 적용할 수 있다. 또한 파인더가 내장된 카메라(8000)이어도 좋다.
도 20의 (B)는 헤드 마운트 디스플레이(8200)의 외관을 나타낸 도면이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 케이블(8205) 등을 가진다. 또한 장착부(8201)에는 배터리(8206)가 내장된다.
케이블(8205)은 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 가지고, 수신한 영상 정보를 표시부(8204)에 표시시킬 수 있다. 또한 본체(8203)는 카메라를 가지고, 사용자의 안구나 눈꺼풀의 움직임의 정보를 입력 수단으로서 사용할 수 있다.
또한 장착부(8201)는 사용자와 접하는 위치에 사용자의 안구의 움직임에 따라 흐르는 전류를 검지할 수 있는 복수의 전극이 제공되고, 시선을 인식하는 기능을 가져도 좋다. 또한 전극을 흐르는 전류에 의하여 사용자의 맥박을 모니터링하는 기능을 가져도 좋다. 또한 장착부(8201)는 온도 센서, 압력 센서, 가속도 센서 등의 각종 센서를 가져도 좋고, 사용자의 생체 정보를 표시부(8204)에 표시하는 기능이나, 사용자의 머리의 움직임에 맞추어 표시부(8204)에 표시되는 영상을 변화시키는 기능을 가져도 좋다.
표시부(8204)에 본 발명의 일 형태의 트랜지스터를 가지는 표시 장치를 적용할 수 있다.
도 20의 (C) 내지 (E)는 헤드 마운트 디스플레이(8300)의 외관을 나타낸 도면이다. 헤드 마운트 디스플레이(8300)는 하우징(8301)과, 표시부(8302)와, 밴드상의 고정구(8304)와, 한 쌍의 렌즈(8305)를 가진다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 시인할 수 있다. 또한 표시부(8302)를 만곡시켜 배치하면, 사용자가 높은 임장감을 느낄 수 있어 바람직하다. 또한 표시부(8302)의 다른 영역에 표시된 다른 화상을 렌즈(8305)를 통하여 시인함으로써 시차를 사용한 3차원 표시 등을 할 수도 있다. 또한 하나의 표시부(8302)를 제공하는 구성에 한정되지 않고, 2개의 표시부(8302)를 제공하고 사용자의 한쪽 눈마다 하나의 표시부를 배치하여도 좋다.
표시부(8302)에 본 발명의 일 형태의 트랜지스터를 가지는 표시 장치를 적용할 수 있다. 본 발명의 일 형태의 트랜지스터를 사용하여 정세도가 매우 높은 표시 장치를 제작할 수도 있다. 예를 들어 도 20의 (E)와 같이 렌즈(8305)를 사용하여 표시를 확대하여 시인하는 경우에도, 사용자에게 화소가 시인되기 어렵다. 즉 표시부(8302)를 사용하여, 사용자에게 현실감이 높은 영상을 시인시킬 수 있다.
도 21의 (A) 내지 (F)에 나타낸 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9008) 등을 가진다.
도 21의 (A) 내지 (F)에 나타낸 전자 기기는 다양한 기능을 가진다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 기록 매체에 기록되는 프로그램 또는 데이터를 판독하여 처리하는 기능 등을 가질 수 있다. 또한 전자 기기의 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다. 전자 기기는 복수의 표시부를 가져도 좋다. 또한 전자 기기는 카메라 등이 제공되고, 정지 화상이나 동영상을 촬영하고 기록 매체(외부 기록 매체 또는 카메라에 내장된 기록 매체)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 21의 (A) 내지 (F)에 나타낸 전자 기기의 자세한 사항에 대하여 이하에서 설명한다.
도 21의 (A)는 휴대 정보 단말기(9101)를 나타낸 사시도이다. 휴대 정보 단말기(9101)는 예를 들어 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말기(9101)에는 스피커(9003), 접속 단자(9006), 센서(9007) 등을 제공하여도 좋다. 또한 휴대 정보 단말기(9101)는 문자나 화상 정보를 그 복수의 면에 표시할 수 있다. 도 21의 (A)에는 3개의 아이콘(9050)을 표시한 예를 나타내었다. 또한 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수도 있다. 정보(9051)의 예로서는 전자 메일, SNS, 전화 등의 착신의 알림, 전자 메일이나 SNS 등의 제목, 송신자명, 일시, 시각, 배터리의 잔량, 안테나 수신의 강도 등이 있다. 또는 정보(9051)가 표시되는 위치에는 아이콘(9050) 등을 표시하여도 좋다.
도 21의 (B)는 휴대 정보 단말기(9102)를 나타낸 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3면 이상에 정보를 표시하는 기능을 가진다. 여기서는 정보(9052), 정보(9053), 정보(9054)가 각각 상이한 면에 표시되어 있는 예를 나타내었다. 예를 들어, 사용자는 옷의 가슴 포켓에 휴대 정보 단말기(9102)를 수납한 상태에서, 휴대 정보 단말기(9102) 위쪽에서 볼 수 있는 위치에 표시된 정보(9053)를 확인할 수도 있다. 사용자는 휴대 정보 단말기(9102)를 포켓에서 꺼내지 않고 표시를 확인하고, 예를 들어 전화를 받을지 여부를 판단할 수 있다.
도 21의 (C)는 손목시계형 휴대 정보 단말기(9200)를 나타낸 사시도이다. 휴대 정보 단말기(9200)는 예를 들어 스마트 워치로서 사용할 수 있다. 또한 표시부(9001)는 그 표시면이 만곡되어 제공되고, 만곡된 표시면을 따라 표시를 할 수 있다. 또한 휴대 정보 단말기(9200)가, 예를 들어 무선 통신이 가능한 헤드세트와 상호 통신함으로써 핸즈프리로 통화를 할 수도 있다. 또한 휴대 정보 단말기(9200)는 접속 단자(9006)에 의하여 다른 정보 단말기와 상호로 데이터를 주고받거나 충전할 수도 있다. 또한 충전 동작은 무선 급전에 의하여 수행하여도 좋다.
도 21의 (D) 내지 (F)는 접을 수 있는 휴대 정보 단말기(9201)를 나타낸 사시도이다. 또한 도 21의 (D)는 휴대 정보 단말기(9201)를 펼친 상태의 사시도이고, 도 21의 (F)는 접은 상태의 사시도이고, 도 21의 (E)는 도 21의 (D) 및 (F) 중 한쪽으로부터 다른 쪽으로 변화되는 도중의 상태의 사시도이다. 휴대 정보 단말기(9201)는 접은 상태에서는 가반성이 우수하고, 펼친 상태에서는 이음매가 없고 넓은 표시 영역에 의하여 표시의 일람성(一覽性)이 우수하다. 휴대 정보 단말기(9201)가 가지는 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)으로 지지된다. 예를 들어, 표시부(9001)는 곡률반경 0.1mm 이상 150mm 이하로 구부릴 수 있다.
본 실시형태는 다른 실시형태 및 실시예와 적절히 조합할 수 있다.
(실시예 1)
본 실시예에서는, 본 발명의 일 형태의 트랜지스터를 제작하고 평가한 결과에 대하여 설명한다. 특히, 본 실시예에서는 금속 산화물층(114)이 반도체층(108)과 동일한 금속 산화물(IGZO)을 가지는 경우에 대하여 설명한다.
[금속 산화물층(114f)의 에칭 레이트]
우선, 금속 산화물층(114f)의 에칭 레이트를 평가하였다. 여기서는, 6개의 시료를 제작하고, 각 시료에서의 금속 산화물층(114f)의 에칭 레이트를 평가하였다.
각 시료에서는, 금속 산화물층(114f)으로서 두께 약 20nm의 IGZO막을 형성하였다. IGZO막은 스퍼터링법에 의하여, 원자수비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용하여, 산소 유량비 100%, 기판 온도 200℃에서 형성하였다. IGZO막을 형성한 후, 산소와 질소의 혼합 분위기하에 있어서, 350℃에서 1시간 동안 가열 처리를 수행하였다.
그리고 3개의 시료에 대해서는, 질량 분리 기구를 가지지 않는 플라스마 이온 도핑 장치를 사용하여, 금속 산화물층(114f)에 붕소(B)를 공급하였다. 붕소를 공급하기 위한 가스에는 B2H6 가스를 사용하고, 가속 전압은 40kV, 도즈양은 2×1015ions/cm2로 하였다. 나머지 3개의 시료에 대해서는, 금속 산화물층(114f)에 붕소를 공급하지 않았다.
다음으로, 금속 산화물층(114f)을 웨트 에칭하였다. 에천트로서는, 옥살산(5% 이하, 액체 온도 60℃, 스핀 처리)과, 혼산(인산 80% 미만, 질산 5% 미만, 아세트산 10% 미만, 물 5% 이상, 액체 온도 30℃, 스프레이 처리)과, 인산(85%)의 30배 희석 수용액(액체 온도 실온, 스핀 처리)의 3종류를 사용하였다. 붕소를 공급한 시료와 붕소를 공급하지 않은 시료 각각의 금속 산화물층(114f)을 각 에천트로 웨트 에칭하였다.
도 22에, 각 시료의 에칭 레이트(단위: nm/min.)의 결과를 나타내었다. 또한 에칭 레이트는 광 간섭식 막 두께 측정에 의하여 구하였다.
어느 에천트를 사용한 경우에도, 금속 산화물층(114f)에 붕소를 공급한 시료(B 도핑함)는 붕소를 공급하지 않은 시료(B 도핑하지 않음)보다 에칭 레이트가 높은 것을 알 수 있었다. 특히, 옥살산을 사용하는 경우, 금속 산화물층(114f)에 붕소를 공급함으로써, 붕소를 공급하지 않은 경우에 비하여 금속 산화물층(114f)의 에칭 레이트가 약 2.5배 높아졌다.
이상으로부터, 금속 산화물층(114f)에 붕소를 공급함으로써, 에칭 레이트를 높일 수 있는 것을 알 수 있었다. 금속 산화물층(114f)에 붕소를 공급함으로써, 금속 산화물층(114f)의 결정성이 저하되어, 에칭 레이트가 높아진 것으로 생각된다.
[금속 산화물층(114)의 단면 관찰]
다음으로, 금속 산화물층(114f)을 웨트 에칭함으로써 금속 산화물층(114)을 형성하고, 단면 관찰을 수행하였다. 여기서는 2개의 시료를 제작하고, 단면 관찰을 수행하였다.
시료로서, 도 1의 (A) 내지 (C)에 나타낸 트랜지스터(100)의 구조에 대응한 적층 구조를 형성하였다. 구체적으로는, 기판(102) 위에 절연층(103), 반도체층(108), 게이트 절연층(110), 금속 산화물층(114), 게이트 전극(112), 및 절연층(118)을 형성하였다.
금속 산화물층(114f)의 형성 조건은 상기와 마찬가지이다. 게이트 절연층(110) 위에 금속 산화물층(114f)을 형성한 후, 게이트 전극(112)으로서 몰리브데넘막을 형성하였다. 2개의 시료 중, 한쪽에서는 게이트 전극(112)을 마스크로서 사용하여, 금속 산화물층(114f)에 붕소를 공급하였다. 다른 쪽에서는 금속 산화물층(114f)에 붕소를 공급하지 않았다.
그리고, 게이트 전극(112)을 마스크로서 사용하여 금속 산화물층(114f)을 가공함으로써, 금속 산화물층(114)을 형성하였다. 여기서는, 웨트 에칭을 사용하여 금속 산화물층(114f)을 가공하였다.
금속 산화물층(114f)의 웨트 에칭에는, 옥살산(5% 이하, 액체 온도 60℃, 스핀 처리)을 사용하였다. 처리 시간은 금속 산화물층(114f)에 붕소를 공급하지 않은 시료에 대해서는 30sec로, 공급한 시료에 대해서는 10sec로 하였다. 또한 처리 시간은 상기 금속 산화물층(114f)의 에칭 레이트의 결과(도 22)에 기초하여 결정하였다. 구체적으로는, 금속 산화물층(114f)에 붕소를 공급하면 금속 산화물층(114f)의 에칭 레이트가 높아지기 때문에, 붕소를 공급하지 않은 시료에 비하여 붕소를 공급한 시료의 처리 시간을 짧게 하였다.
도 23의 (A)에 금속 산화물층(114f)에 붕소를 공급하지 않은 시료의 단면 관찰 사진을 나타내고, 도 23의 (B)에 붕소를 공급한 시료의 단면 관찰 사진을 나타내었다.
도 23의 (A)에서 점선으로 둘러싸여 나타낸 바와 같이, 금속 산화물층(114f)에 붕소를 공급하지 않은 시료에서는 금속 산화물층(114)에서 게이트 전극(112)과 중첩되는 부분의 일부(아래쪽 부분)가 에칭되었다.
한편, 도 23의 (B)에서 점선으로 둘러싸여 나타낸 바와 같이, 붕소를 공급한 시료에서는 게이트 전극(112)과 중첩되는 금속 산화물층(114)의 하부의 에칭이 억제되어 있고, 절연층(118)의 피복성이 향상된 것을 확인할 수 있었다.
이상으로부터, 게이트 전극(112)을 마스크로서 사용하여 금속 산화물층(114f)에 붕소를 공급함으로써, 붕소가 공급된 부분(게이트 전극(112)과 중첩되지 않는 부분)과, 공급되지 않은 부분(게이트 전극(112)과 중첩되는 부분)에서, 에칭 레이트에 차이가 생기게 할 수 있는 것을 알 수 있었다. 따라서, 금속 산화물층(114)에서 게이트 전극(112)과 중첩되는 부분이 에칭되기 어려워져, 금속 산화물층(114)의 형상 불량을 억제할 수 있다. 이에 의하여, 절연층(118)의 피복성이 향상되어, 피복 불량을 억제할 수 있다.
[트랜지스터의 전기 특성 및 신뢰성의 평가]
다음으로, 트랜지스터를 제작하고, 전기 특성 및 신뢰성을 평가하였다. 여기서는 6종류의 시료를 제작하였다.
각 시료로서, 도 3의 (A) 내지 (C)에 나타낸 트랜지스터(100A)의 구조에 대응한 적층 구조를 형성하였다. 구체적으로는, 기판(102) 위에 도전층(106), 절연층(103), 반도체층(108), 게이트 절연층(110), 금속 산화물층(114), 게이트 전극(112), 절연층(118), 도전층(120a), 및 도전층(120b)을 형성하였다. 또한 절연층(118), 도전층(120a), 및 도전층(120b) 위에 평탄화막(미도시)을 형성하였다.
본 발명의 일 형태가 적용된 시료 A 내지 시료 C에서는 실시형태 1에 나타낸 바와 같이, 불순물 원소(140)를 공급한 후에 금속 산화물층(114f)을 에칭하여 금속 산화물층(114)을 형성하였다. 비교 시료 A 내지 비교 시료 C에서는, 금속 산화물층(114f)을 에칭하여 금속 산화물층(114)을 형성한 후에, 불순물 원소(140)를 공급하였다.
시료 A 및 비교 시료 A에서는, 채널 길이가 2μm이고, 채널 폭이 50μm인 트랜지스터를 제작하고, 시료 B 및 비교 시료 B에서는, 채널 길이가 3μm이고, 채널 폭이 50μm인 트랜지스터를 제작하고, 시료 C 및 비교 시료 C에서는, 채널 길이가 6μm이고, 채널 폭이 50μm인 트랜지스터를 제작하였다.
이하에서는 트랜지스터의 구체적인 제작 방법에 대하여 도 5 내지 도 7을 사용하여 설명한다.
우선, 유리 기판(기판(102)에 상당함) 위에 두께 약 100nm의 텅스텐막을 스퍼터링법에 의하여 형성하고 가공함으로써 도전층(106)을 형성하였다(도 5의 (A)).
다음으로, 기판(102) 및 도전층(106) 위에, 절연층(103)으로서 두께 약 240nm의 질화 실리콘막과, 두께 약 60nm의 질화 실리콘막과, 두께 약 5nm의 산화질화 실리콘막을 플라스마 CVD법에 의하여 이 순서대로 형성하였다(도 5의 (A)).
다음으로, 절연층(103) 위에 두께 약 50nm의 IGZO막을 형성하고 가공함으로써 반도체층(108)을 형성하였다(도 5의 (B)). IGZO막은 스퍼터링법에 의하여, 원자수비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용하여, 산소 유량비 10%, 실온의 기판 온도에서 형성되었다. IGZO막을 형성한 후, 질소 분위기하에 있어서, 350℃에서 1시간 동안 가열 처리를 수행하고, 이어서 산소와 질소의 혼합 분위기하에 있어서, 350℃에서 1시간 동안 가열 처리를 수행하였다.
다음으로, 절연층(103) 및 반도체층(108) 위에, 게이트 절연층(110)으로서 두께 약 150nm의 산화질화 실리콘막을 플라스마 CVD법에 의하여 형성하였다(도 5의 (C)).
다음으로 게이트 절연층(110) 위에 금속 산화물층(114f)으로서, 산소를 포함하는 분위기하에서 스퍼터링법에 의하여 두께 약 20nm의 IGZO막을 형성하였다(도 5의 (C)). 산소를 포함하는 분위기하에서 금속 산화물층(114f)을 형성함으로써 게이트 절연층(110) 내에 산소를 공급할 수 있다. IGZO막은 원자수비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용하여, 산소 유량비 100%, 기판 온도 200℃에서 형성하였다. IGZO막을 형성한 후, 산소와 질소의 혼합 분위기하에 있어서, 350℃에서 1시간 동안 가열 처리를 수행하였다.
다음으로 금속 산화물층(114f) 위에, 도전막(112f)으로서 두께 약 100nm의 몰리브데넘막을 스퍼터링법에 의하여 형성하고(도 5의 (D)) 가공함으로써 게이트 전극(112)을 형성하였다(도 5의 (E)).
다음으로, 본 발명의 일 형태가 적용된 시료 A 내지 시료 C에 대해서는, 플라스마 이온 도핑 장치를 사용하여 붕소(B)를 공급하였다(도 6의 (A)). 이 공정에서는, 게이트 전극(112)을 마스크로서 사용하여, 반도체층(108), 게이트 절연층(110), 및 금속 산화물층(114f)에 붕소를 공급하였다. 붕소를 공급하기 위한 가스에는 B2H6 가스를 사용하고, 가속 전압은 40kV, 도즈양은 2×1015ions/cm2로 하였다. 그 후, 금속 산화물층(114f)을 웨트 에칭하여 가공함으로써, 금속 산화물층(114)을 형성하였다(도 6의 (B)). 금속 산화물층(114f)의 웨트 에칭에는, 옥살산(5% 이하, 액체 온도 60℃, 스핀 처리)을 사용하고, 처리 시간은 10sec로 하였다.
한편, 비교 시료 A 내지 비교 시료 C에 대해서는, 우선 금속 산화물층(114f)을 웨트 에칭에 의하여 가공하여 금속 산화물층(114)을 형성하였다. 금속 산화물층(114f)의 웨트 에칭에는, 옥살산(5% 이하, 액체 온도 60℃, 스핀 처리)을 사용하고, 처리 시간은 30sec로 하였다. 그 후, 플라스마 이온 도핑 장치를 사용하여 붕소(B)를 공급하였다. 이 공정에서는, 게이트 전극(112)을 마스크로서 사용하여, 반도체층(108) 및 게이트 절연층(110)에 붕소를 공급하였다.
이후의 공정은 시료 및 비교 시료 모두 마찬가지이다. 게이트 절연층(110), 금속 산화물층(114), 및 게이트 전극(112) 위에 절연층(118)으로서 두께 약 300nm의 산화질화 실리콘막을 플라스마 CVD법에 의하여 형성하였다(도 7의 (A)).
다음으로, 게이트 절연층(110) 및 절연층(118)의 일부에 개구를 형성하였다. 그리고, 두께 약 100nm의 몰리브데넘막을 스퍼터링법에 의하여 형성하고 가공함으로써 도전층(120a) 및 도전층(120b)을 형성하였다(도 7의 (B)).
그 후, 평탄화막(미도시)으로서 두께 약 1.5μm의 아크릴막을 형성하고, 질소 분위기하에 있어서, 250℃에서 1시간 동안 가열 처리를 수행하였다.
상술한 바와 같이, 각 시료를 제작하였다.
다음으로, 각 시료의 트랜지스터의 Id-Vg 특성을 측정하였다. 도 24에 각 시료의 트랜지스터의 Id-Vg 특성 결과를 나타내었다.
트랜지스터의 Id-Vg 특성의 측정 조건으로서는, 게이트 전극(112)에 인가하는 전압(게이트 전압(Vg)) 및 도전층(106)에 인가하는 전압(백 게이트 전압(Vbg))을, -15V에서 +20V까지 0.25V의 스텝으로 인가하였다. 또한 소스 전극에 인가하는 전압(소스 전압(Vs))을 0V(comm)로 하고, 드레인 전극에 인가하는 전압(드레인 전압(Vd))을 0.1V 및 20V로 하였다.
도 24에 나타낸 바와 같이, 시료 A와 비교 시료 A에서 Id-Vg 특성에 큰 차이는 확인되지 않았다. 마찬가지로, 시료 B와 비교 시료 B, 시료 C와 비교 시료 C에서도 Id-Vg 특성에 큰 차이는 확인되지 않았다.
이상으로부터, 금속 산화물층(114f)을 가공하는 공정과 붕소를 공급하는 공정의 순서는, 트랜지스터의 Id-Vg 특성에 큰 영향을 미치지 않는 것으로 확인되었다. 즉, 게이트 전극(112)과 중첩되는 금속 산화물층(114)의 일부(아래쪽 부분)가 에칭되는 것을 억제하기 위하여, 붕소를 공급한 후에 금속 산화물층(114f)을 가공하여도, 전기 특성이 양호한 트랜지스터를 제작할 수 있는 것을 알 수 있었다.
다음으로, 시료 B 및 비교 시료 B에서 트랜지스터의 스트레스 시험을 수행하였다.
스트레스 시험으로서는, 게이트 바이어스 열 스트레스 시험(GBT 시험)을 사용하였다. GBT 시험은 가속 시험의 일종이고, 장기간의 사용으로 인하여 일어나는 트랜지스터의 특성 변화를 짧은 시간에 평가할 수 있다. 여기서는, GBT 시험으로서, 트랜지스터가 형성된 기판을 60℃로 유지하고, 트랜지스터의 소스와 드레인에 0V, 게이트에 20V 또는 -20V의 전압을 인가하고, 이 상태를 3600초 동안 유지하였다. 이때, 게이트에 양의 전압을 인가하는 시험을 PBTS(Positive Bias Temperature Stress), 음의 전압을 인가하는 시험을 NBTS(Negative Bias Temperature Stress)라고 표기한다. 또한 트랜지스터가 형성된 기판을 60℃로 유지하고, 10000lx의 백색 LED광을 조사한 상태로, 트랜지스터의 소스와 드레인에 0V, 게이트에 20V 또는 -20V의 전압을 인가하고, 이 상태를 3600초 동안 유지하였다. 이때, 게이트에 양의 전압을 인가하는 시험을 PBTIS(Positive Bias Temperature Illumination Stress), 음의 전압을 인가하는 시험을 NBTIS(Negative Bias Temperature Illumination Stress)라고 표기한다.
도 25에 시료 B 및 비교 시료 B의 PBTS 및 NBTIS의 결과를 나타내었다.
도 25에 나타낸 바와 같이, PBTS 및 NBTIS 모두, 시료 B와 비교 시료 B에서 문턱값의 변동량(ΔVth)에 큰 차이는 확인되지 않았다.
이상으로부터, 금속 산화물층(114f)을 가공하는 공정과 붕소를 공급하는 공정의 순서는, 트랜지스터의 GBT 시험 결과에 큰 영향을 미치지 않는 것으로 확인되었다. 즉, 게이트 전극(112)과 중첩되는 금속 산화물층(114)의 일부(아래쪽 부분)가 에칭되는 것을 억제하기 위하여, 붕소를 공급한 후에 금속 산화물층(114f)을 가공하여도, 신뢰성이 높은 트랜지스터를 제작할 수 있는 것을 알 수 있었다.
(실시예 2)
본 실시예에서는, 본 발명의 일 형태의 트랜지스터를 제작하고 평가한 결과에 대하여 설명한다. 특히, 본 실시예에서는 금속 산화물층(114)에 산화 알루미늄(AlOx)막을 사용하는 경우에 대하여 설명한다.
본 실시예에서는, 트랜지스터를 제작하고, 전기 특성 및 신뢰성을 평가하였다. 여기서는 4종류의 시료를 제작하였다. 본 실시예에서는 채널 길이가 2μm이고, 채널 폭이 50μm인 트랜지스터를 제작하였다.
본 발명의 일 형태의 시료 D 및 시료 E에서는, 게이트 전극(112)을 마스크로서 사용하여 금속 산화물층(114f)을 가공하는 공정을 수행하지 않고, 금속 산화물층(114f)을 가지는 트랜지스터를 형성하였다. 한편, 비교 시료 F 및 비교 시료 G에서는, 금속 산화물층(114f)을 에칭하여, 금속 산화물층(114)을 가지는 트랜지스터를 형성하였다.
이하에서는 트랜지스터의 구체적인 제작 방법에 대하여 도 5 및 도 9를 사용하여 설명한다.
우선, 유리 기판(기판(102)에 상당함) 위에 두께 약 100nm의 텅스텐막을 스퍼터링법에 의하여 형성하고 가공함으로써 도전층(106)을 형성하였다(도 5의 (A)).
다음으로, 기판(102) 및 도전층(106) 위에, 절연층(103)으로서 두께 약 240nm의 질화 실리콘막과, 두께 약 60nm의 질화 실리콘막과, 두께 약 5nm의 산화질화 실리콘막을 플라스마 CVD법에 의하여 이 순서대로 형성하였다(도 5의 (A)).
다음으로, 절연층(103) 위에 IGZO막을 형성하고 가공함으로써 반도체층(108)을 형성하였다(도 5의 (B)).
시료 D 및 시료 E에서, IGZO막은 스퍼터링법에 의하여, 원자수비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용하여, 산소 유량비 10%, 실온의 기판 온도에서, 두께가 약 30nm가 되도록 형성되었다. IGZO막을 형성한 후, 질소 분위기하에 있어서, 350℃에서 1시간 동안 가열 처리를 수행하고, 이어서 산소와 질소의 혼합 분위기하에 있어서, 350℃에서 1시간 동안 가열 처리를 수행하였다.
비교 시료 F 및 비교 시료 G에서, IGZO막은 스퍼터링법에 의하여, 원자수비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용하여, 산소 유량비 30%, 기판 온도 200℃에서, 두께가 약 40nm가 되도록 형성되었다. IGZO막을 형성한 후, 질소 분위기하에 있어서, 400℃에서 1시간 동안 가열 처리를 수행하고, 이어서 산소와 질소의 혼합 분위기하에 있어서, 400℃에서 1시간 동안 가열 처리를 수행하였다.
다음으로, 절연층(103) 및 반도체층(108) 위에, 게이트 절연층(110)으로서 두께 약 150nm의 산화질화 실리콘막을 플라스마 CVD법에 의하여 형성하였다(도 5의 (C)). 여기서, 비교 시료 F 및 비교 시료 G에서는, 질소 분위기하에 있어서, 400℃에서 1시간 동안 가열 처리를 수행하였다.
다음으로 게이트 절연층(110) 위에 금속 산화물층(114f)으로서, 산소를 포함하는 분위기하에서 스퍼터링법에 의하여 산화 알루미늄막을 형성하였다(도 5의 (C)). 시료 D 및 시료 E에서는 두께가 약 10nm가 되고, 비교 시료 F 및 비교 시료 G에서는 두께가 약 5nm가 되도록, 산화 알루미늄막을 형성하였다. 산화 알루미늄막을 형성한 후, 산소와 질소의 혼합 분위기하에 있어서, 350℃에서 1시간 동안 가열 처리를 수행하였다.
다음으로 금속 산화물층(114f) 위에, 도전막(112f)으로서 몰리브데넘막을 스퍼터링법에 의하여 형성하고(도 5의 (D)) 가공함으로써 게이트 전극(112)을 형성하였다(도 5의 (E)). 시료 D 및 시료 E에서는 두께가 약 300nm가 되고, 비교 시료 F 및 비교 시료 G에서는 두께가 약 200nm가 되도록, 몰리브데넘막을 형성하였다.
다음으로, 본 발명의 일 형태가 적용된 시료 D 및 시료 E에 대해서는, 질량 분리 기구를 가지는 이온 주입 장치를 사용하여 붕소(B) 또는 인(P)을 공급하였다(도 9의 (A)). 이 공정에서는, 게이트 전극(112)을 마스크로서 사용하여, 반도체층(108), 게이트 절연층(110), 및 금속 산화물층(114f)에 붕소 또는 인을 공급하였다. 시료 D에서는 붕소를 공급하고, 시료 E에서는 인을 공급하였다.
한편, 비교 시료 F 및 비교 시료 G에 대해서는, 금속 산화물층(114f)을 웨트 에칭에 의하여 가공하여 금속 산화물층(114)을 형성하였다. 그 후, 이온 주입 장치를 사용하여 붕소 또는 인을 공급하였다. 이 공정에서는, 게이트 전극(112)을 마스크로서 사용하여, 반도체층(108) 및 게이트 절연층(110)에 붕소 또는 인을 공급하였다. 비교 시료 F에서는 붕소를 공급하고, 비교 시료 G에서는 인을 공급하였다.
붕소를 공급할 때의 빔 에너지는 30keV로, 인을 공급할 때의 빔 에너지는 80keV로 하였다. 붕소 또는 인의 도즈양은, 비교 시료 F 이외에서는 3×1015/cm2로 하고, 비교 시료 F에서는 1×1016/cm2로 하였다.
이후의 공정은 시료 및 비교 시료 모두 마찬가지이다. 게이트 절연층(110), 금속 산화물층(114f)(또는 금속 산화물층(114)), 및 게이트 전극(112) 위에 절연층(118)으로서 두께 약 300nm의 산화질화 실리콘막을 플라스마 CVD법에 의하여 형성하였다(도 9의 (B)).
다음으로, 금속 산화물층(114f), 게이트 절연층(110), 및 절연층(118)의 일부에 개구를 형성하였다. 그리고, 두께 약 100nm의 몰리브데넘막을 스퍼터링법에 의하여 형성하고 가공함으로써 도전층(120a) 및 도전층(120b)을 형성하였다(도 9의 (C)).
그 후, 평탄화막(미도시)으로서 두께 약 1.5μm의 아크릴막을 형성하고, 질소 분위기하에 있어서, 250℃에서 1시간 동안 가열 처리를 수행하였다.
상술한 바와 같이, 각 시료를 제작하였다.
다음으로, 각 시료의 트랜지스터의 Id-Vg 특성을 측정하였다. 도 26에 각 시료의 트랜지스터의 Id-Vg 특성 결과를 나타내었다.
트랜지스터의 Id-Vg 특성의 측정 조건으로서는, 게이트 전극(112)에 인가하는 전압(게이트 전압(Vg)) 및 도전층(106)에 인가하는 전압(백 게이트 전압(Vbg))을, -15V에서 +20V까지 0.25V의 스텝으로 인가하였다. 또한 소스 전극에 인가하는 전압(소스 전압(Vs))을 0V(comm)로 하고, 드레인 전극에 인가하는 전압(드레인 전압(Vd))을 시료 D 및 시료 E에서는 0.1V 및 10V로 하고, 비교 시료 F 및 비교 시료 G에서는 0.1V 및 5.1V로 하였다.
도 26의 (A) 내지 (D)에 나타낸 바와 같이, 본 실시예에서 제작한 4개의 시료 모두, 양호한 Id-Vg 특성이 얻어졌다.
이상으로부터, 금속 산화물층(114f)이 가공되지 않고, 금속 산화물층(114f)을 통하여 붕소 또는 인이 공급되고, 트랜지스터가 상기 금속 산화물층(114f)을 가지고 있어도, 트랜지스터의 Id-Vg 특성에 큰 영향을 마치지 않는 것으로 확인되었다.
다음으로, 시료 D 및 시료 E에서 트랜지스터의 스트레스 시험을 수행하였다.
스트레스 시험의 조건은 실시예 1과 마찬가지이다.
도 27에, 시료 D 및 시료 E의 PBTS, NBTS, PBTIS, 및 NBTIS의 결과를 나타내었다.
도 27에 나타낸 바와 같이, PBTS, NBTS, PBTIS, 및 NBTIS 모두, 시료 D 및 시료 E에서 문턱값의 변동량(ΔVth)이 ±1V 이하로 양호한 결과가 얻어졌다.
이상으로부터, 금속 산화물층(114f)이 가공되지 않고, 금속 산화물층(114f)을 통하여 붕소 또는 인이 공급되고, 트랜지스터가 상기 금속 산화물층(114f)을 가지고 있어도, 트랜지스터의 스트레스 시험 결과에 큰 영향을 마치지 않는 것으로 확인되었다.
또한 본 발명의 일 형태가 적용된 시료의 단면 관찰 사진을 도 28에 나타내었다. 도 28에 나타낸 바와 같이, 게이트 절연층(110) 위에 금속 산화물층(114f)이 형성되어 있다. 본 발명의 일 형태가 적용된 시료에서는, 게이트 전극(112)을 마스크로서 사용하여 금속 산화물층(114f)을 가공하는 공정을 수행하지 않았다. 이에 의하여, 금속 산화물층(114f)이, 게이트 전극(112)과 접하는 영역과, 절연층(118)과 접하는 영역을 가지는 것을 확인할 수 있었다.
(실시예 3)
본 실시예에서는, 본 발명의 일 형태의 트랜지스터의 금속 산화물층(114)에 사용할 수 있는 산화 알루미늄막을 형성하고 평가한 결과에 대하여 설명한다.
[산화 알루미늄막의 에칭]
본 실시예에서는, 산화 알루미늄막을 형성하고, 웨트 에칭을 수행한 결과에 대하여 설명한다.
우선, 유리 기판(Glass) 위에, 산소를 포함하는 분위기하에서의 스퍼터링법에 의하여, 두께 약 50nm의 산화 알루미늄(AlOx)막을 형성하였다.
도 29의 (A)에, XRD 장치를 사용하여 구조 해석을 수행한 결과를 나타내었다. 도 29의 (A)에 화살표로 나타낸 바와 같이, Al2O3의 결정에서 유래하는 피크가 관측되었다. 또한 X선 반사율법(XRR: X-ray Reflectometry)을 사용하여 막 밀도를 측정한 결과, 산화 알루미늄막의 막 밀도는 3.98g/cm3이었다.
다음으로, 산화 알루미늄막을 웨트 에칭하였다. 웨트 에칭은 희석된 플루오린화 수소(DHF)를 사용하여 수행하였다.
도 30의 상단에, 웨트 에칭 처리가 수행되지 않은 시료(에칭 처리하지 않음)와 처리가 수행된 시료(에칭 처리함)의 단면 관찰 사진을 나타내었다.
도 30의 상단에 나타낸 바와 같이, 산화 알루미늄막에서는 웨트 에칭이 진행되지 않았다. 이는, 산화 알루미늄막의 결정성이 높기 때문이라고 생각된다. 또한 도 30의 각 사진에서, 산화 알루미늄막 위에는 코트(Coat)층이 형성되어 있다.
다음으로, 유리 기판 위에, 산소를 포함하는 분위기하에서의 스퍼터링법에 의하여, 두께 약 50nm의 산화 알루미늄막을 형성한 후, 플라스마 이온 도핑 장치를 사용하여 산화 알루미늄막에 아르곤(Ar)을 공급하였다. 가속 전압은 30kV, 도즈양은 1×1016ions/cm2로 하였다.
도 29의 (B)에, XRD 장치를 사용하여 구조 해석을 수행한 결과를 나타내었다. 도 29의 (B)에 화살표로 나타낸 바와 같이, 도 29의 (A)에서 관찰된 Al2O3의 결정에서 유래하는 피크는 관측되지 않았다. 또한 XRR를 사용하여 막 밀도를 측정한 결과, 아르곤이 공급된 산화 알루미늄막의 막 밀도는 2.45g/cm3이었다. 이로부터, 아르곤을 공급함으로써, Al2O3의 결정을 파괴하고, 산화 알루미늄막의 막 밀도를 낮출 수 있다는 것을 알 수 있었다.
다음으로, 아르곤이 공급된 산화 알루미늄막을 웨트 에칭하였다. 웨트 에칭은, 희석된 플루오린화 수소를 사용하여 수행하였다.
도 30의 하단에, 아르곤이 공급되며, 웨트 에칭 처리가 수행되지 않은 시료(에칭 처리하지 않음)와 처리가 수행된 시료(에칭 처리함)의 단면 관찰 사진을 나타내었다.
도 30의 하단에 나타낸 바와 같이, 아르곤이 공급된 산화 알루미늄막에서는, 웨트 에칭이 진행되어, 유리 위의 산화 알루미늄막이 제거되었다. 이로부터, 아르곤을 공급하여 산화 알루미늄막의 결정성을 저하시킴으로써, 산화 알루미늄막의 웨트 에칭이 가능해진다는 것을 알 수 있었다.
[적층 구조에서의 산화 알루미늄막의 에칭]
다음으로, 유리 기판 위에 게이트 절연층(110), 금속 산화물층(114f)(산화 알루미늄막), 게이트 전극(112)에 상당하는 적층 구조를 형성하고, 산화 알루미늄막을 웨트 에칭한 결과에 대하여 설명한다. 여기서는 2개의 시료를 제작하였다.
우선, 유리(Glass) 기판 위에 산화질화 실리콘(SiON)막(게이트 절연층(110)에 상당함)을 형성하고, SiON막 위에 산소를 포함하는 분위기하에서의 스퍼터링법에 의하여 두께 약 50nm의 산화 알루미늄(AlOx)막(금속 산화물층(114f)에 상당함)을 형성하였다.
다음으로, AlOx막 위에 몰리브데넘(Mo)막(게이트 전극(112)에 상당함)을 형성하였다.
2개의 시료 중 한쪽에서는 Mo막을 마스크로서 사용하여 AlOx막에 아르곤(Ar)을 공급하였다. 다른 쪽에서는 AlOx막에 아르곤을 공급하지 않았다.
다음으로, Mo막을 마스크로서 사용하여 AlOx막을 웨트 에칭하였다. 웨트 에칭은 희석된 플루오린화 수소(DHF)를 사용하여 수행하였다. 처리 시간은 아르곤을 공급한 시료에 대해서는 30sec로 하고, 아르곤을 공급하지 않은 시료에 대해서는 60sec로 하였다.
도 31의 상단은 아르곤이 공급되지 않은 시료의 단면 관찰 사진이고, 하단은 아르곤이 공급되지 않은 시료의 단면 관찰 사진이다. 도 31의 왼쪽은 웨트 에칭 처리가 수행되지 않은 시료(에칭 처리하지 않음)이고, 오른쪽은 처리가 수행된 시료(에칭 처리함)이다.
도 31의 상단에 나타낸 바와 같이, 아르곤이 공급되지 않은 AlOx막에서는 AlOx막의 Mo막과 중첩되는 부분과, 중첩되지 않는 부분의 양쪽이 잔존하는 것이 확인되었다. 즉, 웨트 에칭이 진행되지 않은 것을 알 수 있었다. 한편, 도 31의 하단에 나타낸 바와 같이, 아르곤이 공급된 AlOx막에서는 AlOx막에서 Mo막과 중첩되지 않는 부분은 제거되고, AlOx막에서 Mo막과 중첩되는 부분만 잔존하는 것이 확인되었다. 즉, AlOx막의 아르곤이 공급된 부분(Mo막과 중첩되지 않는 부분)에서 웨트 에칭이 진행되어 AlOx막이 제거된 것을 알 수 있었다. 또한 AlOx막의 아르곤이 공급되지 않은 부분(Mo막과 중첩되는 부분)은 웨트 에칭이 진행되지 않은 것을 알 수 있었다.
이상으로부터, Mo막을 마스크로서 사용하여, AlOx막에 아르곤을 공급함으로써, 아르곤이 공급된 부분(Mo막과 중첩되지 않는 부분)과, 공급되지 않은 부분(Mo막과 중첩되는 부분)에서, 에칭 레이트에 차이가 생기게 할 수 있는 것을 알 수 있었다. 그리고, AlOx막에서 아르곤이 공급된 부분(Mo막과 중첩되지 않는 부분)에서는 웨트 에칭이 진행되어 AlOx막을 제거할 수 있는 것을 알 수 있었다.
100: 트랜지스터, 100A: 트랜지스터, 102: 기판, 103: 절연층, 103d: 영역, 106: 도전층, 106c: 도전층, 108: 반도체층, 108c: 반도체층, 108n: 저저항 영역, 110: 게이트 절연층, 110d: 영역, 112: 게이트 전극, 112f: 도전막, 114: 금속 산화물층, 114f: 금속 산화물층, 114g: 금속 산화물층, 118: 절연층, 120a: 도전층, 120b: 도전층, 130A: 용량 소자, 130B: 용량 소자, 140: 불순물 원소, 141a: 개구부, 141b: 개구부, 142: 개구부, 143: 불순물 원소, 400: 화소 회로, 400EL: 화소 회로, 400LC: 화소 회로, 401: 회로, 401EL: 회로, 401LC: 회로, 501: 화소 회로, 502: 화소부, 504: 구동 회로부, 504a: 게이트 드라이버, 504b: 소스 드라이버, 506: 보호 회로, 507: 단자부, 550: 트랜지스터, 552: 트랜지스터, 554: 트랜지스터, 560: 용량 소자, 562: 용량 소자, 570: 액정 소자, 572: 발광 소자, 700: 표시 장치, 700A: 표시 장치, 700B: 표시 장치, 701: 제 1 기판, 702: 화소부, 704: 소스 드라이버, 705: 제 2 기판, 706: 게이트 드라이버, 708: FPC 단자부, 710: 신호선, 711: 배선부, 712: 실재, 716: FPC, 717: IC, 721: 소스 드라이버 IC, 722: 게이트 드라이버, 723: FPC, 724: 프린트 기판, 730: 절연막, 732: 밀봉막, 734: 절연막, 736: 착색막, 738: 차광막, 740: 보호층, 741: 보호층, 742: 접착층, 743: 수지층, 744: 절연층, 745: 지지 기판, 746: 수지층, 750: 트랜지스터, 752: 트랜지스터, 760: 배선, 770: 평탄화 절연막, 772: 도전층, 773: 절연층, 774: 도전층, 775: 액정 소자, 776: 액정층, 778: 스페이서, 780: 이방성 도전막, 782: 발광 소자, 786: EL층, 788: 도전막, 790: 용량 소자, 6000: 표시 모듈, 6001: 상부 커버, 6002: 하부 커버, 6005: FPC, 6006: 표시 장치, 6009: 프레임, 6010: 프린트 기판, 6011: 배터리, 6015: 발광부, 6016: 수광부, 6017a: 도광부, 6017b: 도광부, 6018: 광, 6500: 전자 기기, 6501: 하우징, 6502: 표시부, 6503: 전원 버튼, 6504: 버튼, 6505: 스피커, 6506: 마이크로폰, 6507: 카메라, 6508: 광원, 6510: 보호 부재, 6511: 표시 패널, 6512: 광학 부재, 6513: 터치 센서 패널, 6515: FPC, 6516: IC, 6517: 프린트 기판, 6518: 배터리, 7000: 표시부, 7100: 텔레비전 장치, 7101: 하우징, 7103: 스탠드, 7111: 리모트 컨트롤러, 7200: 노트북형 퍼스널 컴퓨터, 7211: 하우징, 7212: 키보드, 7213: 포인팅 디바이스, 7214: 외부 접속 포트, 7300: 디지털 사이니지, 7301: 하우징, 7303: 스피커, 7311: 정보 단말기, 7400: 디지털 사이니지, 7401: 기둥, 7411: 정보 단말기, 8000: 카메라, 8001: 하우징, 8002: 표시부, 8003: 조작 버튼, 8004: 셔터 버튼, 8006: 렌즈, 8100: 파인더, 8101: 하우징, 8102: 표시부, 8103: 버튼, 8200: 헤드 마운트 디스플레이, 8201: 장착부, 8202: 렌즈, 8203: 본체, 8204: 표시부, 8205: 케이블, 8206: 배터리, 8300: 헤드 마운트 디스플레이, 8301: 하우징, 8302: 표시부, 8304: 고정구, 8305: 렌즈, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9050: 아이콘, 9051: 정보, 9052: 정보, 9053: 정보, 9054: 정보, 9055: 힌지, 9101: 휴대 정보 단말기, 9102: 휴대 정보 단말기, 9200: 휴대 정보 단말기, 9201: 휴대 정보 단말기

Claims (10)

  1. 반도체 장치의 제작 방법으로서,
    반도체층을 형성하고,
    상기 반도체층 위에 게이트 절연층을 형성하고,
    상기 게이트 절연층 위에 금속 산화물층을 형성하고,
    상기 금속 산화물층 위에 상기 반도체층의 일부와 중첩되는 게이트 전극을 형성하고,
    상기 반도체층에서 상기 게이트 전극이 중첩되지 않는 영역에, 상기 금속 산화물층 및 상기 게이트 절연층을 통하여 제 1 원소를 공급하고,
    상기 제 1 원소는 인, 붕소, 마그네슘, 알루미늄, 또는 실리콘인, 반도체 장치의 제작 방법.
  2. 반도체 장치의 제작 방법으로서,
    반도체층을 형성하고,
    상기 반도체층 위에 게이트 절연층을 형성하고,
    상기 게이트 절연층 위에 금속 산화물층을 형성하고,
    상기 금속 산화물층 위에 상기 반도체층의 일부와 중첩되는 게이트 전극을 형성하고,
    상기 반도체층에서 상기 게이트 전극이 중첩되지 않는 영역에, 상기 금속 산화물층 및 상기 게이트 절연층을 통하여 제 1 원소를 공급하고,
    상기 반도체층에 상기 제 1 원소를 공급한 후에, 상기 금속 산화물층을 섬 형상으로 가공하고,
    상기 제 1 원소는 인, 붕소, 마그네슘, 알루미늄, 또는 실리콘인, 반도체 장치의 제작 방법.
  3. 반도체 장치의 제작 방법으로서,
    반도체층을 형성하고,
    상기 반도체층 위에 게이트 절연층을 형성하고,
    상기 게이트 절연층 위에 금속 산화물층을 형성하고,
    상기 금속 산화물층 위에 상기 반도체층의 일부와 중첩되는 게이트 전극을 형성하고,
    상기 반도체층에서 상기 게이트 전극이 중첩되지 않는 영역에, 상기 금속 산화물층 및 상기 게이트 절연층을 통하여 제 1 원소를 공급하고,
    상기 금속 산화물층에서 상기 게이트 전극이 중첩되지 않는 영역에, 상기 게이트 절연층을 통하여 제 2 원소를 공급하고,
    상기 금속 산화물층에 상기 제 2 원소를 공급한 후에, 상기 금속 산화물층을 섬 형상으로 가공하고,
    상기 제 1 원소는 인, 붕소, 마그네슘, 알루미늄, 또는 실리콘이고,
    상기 제 2 원소는 실리콘, 인, 아르곤, 크립톤, 제논, 비소, 갈륨, 또는 저마늄인, 반도체 장치의 제작 방법.
  4. 제 3 항에 있어서,
    상기 반도체층에 상기 제 1 원소를 공급한 후에, 상기 금속 산화물층에 상기 제 2 원소를 공급하는, 반도체 장치의 제작 방법.
  5. 제 3 항에 있어서,
    상기 금속 산화물층에 상기 제 2 원소를 공급한 후에, 상기 반도체층에 상기 제 1 원소를 공급하는, 반도체 장치의 제작 방법.
  6. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 금속 산화물층을 웨트 에칭에 의하여 섬 형상으로 가공하는, 반도체 장치의 제작 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 금속 산화물층은 산화 알루미늄막을 가지는, 반도체 장치의 제작 방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 금속 산화물층 및 상기 반도체층은 동일한 금속 산화물을 가지는, 반도체 장치의 제작 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 금속 산화물층을 형성한 후, 상기 게이트 전극을 형성하기 전에, 제 1 가열 처리를 수행하고,
    상기 반도체층에 상기 제 1 원소를 공급한 후에 제 2 가열 처리를 수행하고,
    상기 제 2 가열 처리는 상기 제 1 가열 처리보다 낮은 온도에서 수행하는, 반도체 장치의 제작 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 반도체층은 금속 산화물을 가지는, 반도체 장치의 제작 방법.
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