KR102100290B1 - 박막 트랜지스터 및 그 제조 방법과 상기 박막 트랜지스터를 포함하는 표시 장치 - Google Patents

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Abstract

게이트 전극, 상기 게이트 전극과 중첩하는 반도체, 상기 반도체와 전기적으로 연결되어 있는 소스 전극, 상기 반도체와 전기적으로 연결되어 있으며 상기 소스 전극과 마주하는 드레인 전극, 그리고 상기 게이트 전극과 상기 반도체 사이에 위치하고 알루미늄 산화물 층을 포함하는 적층 게이트 절연막을 포함하는 박막 트랜지스터 및 그 제조 방법과 상기 박막 트랜지스터를 포함하는 표시 장치에 관한 것이다.

Description

박막 트랜지스터 및 그 제조 방법과 상기 박막 트랜지스터를 포함하는 표시 장치{THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME AND DISPLAY DEVICE INCLUDING THE SAME}
박막 트랜지스터 및 그 제조 방법과 상기 박막 트랜지스터를 포함하는 표시 장치에 관한 것이다.
저항, 캐패시터, 다이오드 및 박막 트랜지스터 등과 같은 전자 소자는 다양한 분야에서 응용되고 있으며, 이 중에서 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display) 등의 표시 장치에서 스위칭 및 구동 소자로 이용되고 있다.
박막 트랜지스터에서 반도체 및 게이트 절연막은 소자 특성을 결정하는 중요한 요소이다. 이 중 게이트 절연막으로 산화규소와 같은 무기물을 주로 사용하였다. 그러나 산화규소는 규소 반도체 외의 다른 재료의 반도체에는 적합하지 않을 뿐만 아니라 누설 전류가 높아서 고성능 소자를 제조하는데 한계가 있다. 고성능 소자를 제조하기 위하여 게이트 절연막을 원자층 증착(atomic layer deposition, ALD)과 같은 공정으로 치밀하게 형성할 수 있으나, 이 경우 공정 시간이 길어져 실제로 적용하는데 한계가 있다.
일 구현예에 따르면, 성능을 개선하면서 공정을 단순화할 수 있는 박막 트랜지스터를 제공한다.
다른 구현예에 따르면, 상기 박막 트랜지스터를 제조하는 방법을 제공한다.
또 다른 구현예에 따르면, 상기 박막 트랜지스터를 포함하는 표시 장치를 제공한다.
일 구현예에 따르면, 게이트 전극, 상기 게이트 전극과 중첩하는 반도체, 상기 반도체와 전기적으로 연결되어 있는 소스 전극, 상기 반도체와 전기적으로 연결되어 있으며 상기 소스 전극과 마주하는 드레인 전극, 그리고 상기 게이트 전극과 상기 반도체 사이에 위치하고 알루미늄 산화물 층을 포함하는 적층 게이트 절연막을 포함하는 박막 트랜지스터를 제공한다.
상기 적층 게이트 절연막은 상기 알루미늄 산화물 층의 하부 또는 상부에 위치하는 금속 산화물 층을 더 포함할 수 있다.
상기 금속 산화물 층은 하프늄(Hf), 마그네슘(Mg), 칼슘(Ca), 지르코늄(Zr), 규소(Si), 이트륨(Y), 스트론튬(Sr), 탄탈륨(Ta), 바륨(Ba) 및 티타늄(Ti)에서 선택된 적어도 하나를 포함하는 금속 산화물을 포함할 수 있다.
상기 금속 산화물은 HfOx, YOx, ZrOx, TiOx, MgO, CaO, SrO, BaO, Ta2O5, ZrSiO4, HfSiO (0<x≤2) 또는 이들의 조합을 포함할 수 있다.
상기 금속 산화물 층은 약 10nm 내지 300nm의 두께를 가질 수 있고, 상기 알루미늄 산화물 층은 약 10nm 내지 200nm의 두께를 가질 수 있다.
상기 알루미늄 산화물 층은 상기 반도체와 접촉하고 있을 수 있다.
상기 반도체는 산화물 반도체를 포함할 수 있다.
상기 산화물 반도체는 아연(Zn), 인듐(In) 및 주석(Sn)에서 선택된 적어도 하나를 포함하는 산화물을 포함할 수 있다.
다른 구현예에 따르면, 게이트 전극을 형성하는 단계, 상기 게이트 전극과 중첩하는 반도체를 형성하는 단계, 상기 반도체와 전기적으로 연결되어 있는 소스 전극 및 드레인 전극을 형성하는 단계, 그리고 상기 게이트 전극과 상기 반도체 사이에 알루미늄 산화물 층을 포함하는 적층 게이트 절연막을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법을 제공한다.
상기 적층 게이트 절연막을 형성하는 단계는 용액 공정으로 수행할 수 있다.
상기 적층 게이트 절연막을 형성하는 단계는 금속 산화물 층을 형성하는 단계, 그리고 알루미늄 산화물 층을 형성하는 단계를 포함한다.
상기 금속 산화물 층은 하프늄(Hf), 마그네슘(Mg), 칼슘(Ca), 지르코늄(Zr), 규소(Si), 이트륨(Y), 스트론튬(Sr), 탄탈륨(Ta), 바륨(Ba) 및 티타늄(Ti)에서 선택된 적어도 하나를 포함하는 금속 산화물을 포함할 수 있다.
상기 알루미늄 산화물 층을 형성하는 단계는 알루미늄 히드록시드, 알루미늄 알콕사이드, 알루미늄 시트레이트, 알루미늄 아세테이트, 알루미늄 카보네이트, 알루미늄 (메타)아크릴레이트, 알루미늄 나이트레이트, 알루미늄 아세틸아세토네이트, 알루미늄 할라이드, 알루미늄 티오카바메이트, 알루미늄 설포네이트, 알루미늄 운데실레이트, 알루미늄 보레이트 및 이들의 수화물에서 선택된 적어도 하나를 포함하는 알루미늄 전구체 용액을 사용할 수 있고,
상기 금속 산화물 층을 형성하는 단계는 금속 히드록시드, 금속 알콕사이드, 금속 시트레이트, 금속 아세테이트, 금속 카보네이트, 금속 (메타)아크릴레이트, 금속 나이트레이트, 금속 아세틸아세토네이트, 금속 할라이드, 금속 티오카바메이트, 금속 설포네이트, 금속 운데실레이트, 금속 보레이트 및 이들의 수화물에서 선택된 적어도 하나를 포함하는 금속 전구체 용액을 사용할 수 있으며, 상기 금속은 하프늄(Hf), 마그네슘(Mg), 칼슘(Ca), 지르코늄(Zr), 규소(Si), 이트륨(Y), 스트론튬(Sr), 탄탈륨(Ta), 바륨(Ba) 및 티타늄(Ti)에서 선택된 적어도 하나를 포함할 수 있다.
상기 적층 게이트 절연막을 형성하는 단계는 약 100℃ 내지 400℃의 온도에서 어닐링하는 단계를 포함할 수 있다.
상기 반도체를 형성하는 단계는 용액 공정으로 수행할 수 있다.
상기 반도체를 형성하는 단계는 아연(Zn), 인듐(In) 및 주석(Sn)에서 선택된 적어도 하나를 포함하는 전구체 용액을 적용하는 단계, 그리고 상기 전구체 용액을 열처리하여 산화물 반도체로 형성하는 단계를 포함할 수 있다.
또 다른 구현예에 따르면, 상기 박막 트랜지스터를 포함하는 표시 장치를 제공한다.
박막 트랜지스터의 성능을 개선하면서 제조 공정을 단순화할 수 있다.
도 1은 일 구현예에 따른 박막 트랜지스터를 도시한 단면도이고,
도 2는 일 구현예에 따른 유기 발광 장치를 도시한 단면도이고,
도 3a는 실시예에 따른 박막 트랜지스터의 전달 특성을 보여주는 전류-전압 그래프이고,
도 3b는 실시예에 따른 박막 트랜지스터의 출력 특성을 보여주는 전류-전압 그래프이고,
도 4a는 비교예 1에 따른 박막 트랜지스터의 전달 특성을 보여주는 전류-전압 그래프이고,
도 4b는 비교예 1에 따른 박막 트랜지스터의 출력 특성을 보여주는 전류-전압 그래프이고,
도 5a는 비교예 2에 따른 박막 트랜지스터의 전달 특성을 보여주는 전류-전압 그래프이고,
도 5b는 비교예 2에 따른 박막 트랜지스터의 출력 특성을 보여주는 전류-전압 그래프이다.
이하, 첨부한 도면을 참조하여 본 발명의 구현예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 도 1을 참고하여 일 구현예에 따른 박막 트랜지스터에 대하여 설명한다.
도 1은 일 구현예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 1을 참고하면, 일 구현예에 따른 박막 트랜지스터는 기판(110) 위에 형성되어 있는 게이트 전극(124), 게이트 전극(124) 위에 형성되어 있는 게이트 절연막(140), 게이트 절연막(140) 위에 형성되어 있는 소스 전극(173) 및 드레인 전극(175), 소스 전극(173) 및 드레인 전극(175)과 각각 전기적으로 연결되어 있는 반도체(154)를 포함한다.
기판(110)은 유리, 고분자 또는 실리콘 웨이퍼 등으로 만들어질 수 있다.
게이트 전극(124)은 기판의 일 방향을 따라 뻗은 게이트선(도시하지 않음)과 연결되어 있다.
반도체(154)는 게이트 전극(124)과 중첩하는 위치에 형성되어 있다. 반도체(154)는 산화물 반도체(oxide semiconductor)일 수 있다. 산화물 반도체는 예컨대 아연(Zn), 인듐(In) 및 주석(Sn)에서 선택된 적어도 하나를 포함할 수 있으며, 예컨대 아연 산화물(ZnO), 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 아연 주석 산화물(ZTO) 또는 이들의 조합일 수 있다.
소스 전극(173)은 기판의 일 방향을 따라 뻗은 데이터선(도시하지 않음)과 연결되어 있으며, 전압 인가시 반도체(154)와 전기적으로 연결될 수 있다. 데이터 전극(175)은 반도체(154)를 중심으로 소스 전극(173)과 마주하고 있으며 전압 인가시 반도체(154)와 전기적으로 연결될 수 있다.
게이트 절연막(140)은 게이트 전극(124)과 반도체(154) 사이에 위치하며 기판 전면을 덮을 수 있다. 게이트 절연막(140)은 알루미늄 산화물 층을 포함한 2층 이상이 적층되어 있는 적층 게이트 절연막일 수 있다.
도 1을 참고하면, 게이트 절연막(140)은 금속 산화물 층(140a)과 알루미늄 산화물 층(140b)을 포함한다.
금속 산화물 층(140a)은 알루미늄을 제외한 금속을 포함하는 금속 산화물로 만들어질 수 있으며, 상기 금속 산화물은 약 4 내지 100의 비교적 높은 유전율을 가질 수 있다. 상기 금속 산화물은 예컨대 하프늄(Hf), 마그네슘(Mg), 칼슘(Ca), 지르코늄(Zr), 규소(Si), 이트륨(Y), 스트론튬(Sr), 탄탈륨(Ta), 바륨(Ba) 및 티타늄(Ti)에서 선택된 적어도 하나를 포함하는 금속 산화물일 수 있으며, 예컨대 HfOx, YOx, ZrOx, TiOx, MgO, CaO, SrO, BaO, Ta2O5, ZrSiO4, HfSiO (0<x≤2) 또는 이들의 조합을 포함할 수 있다.
금속 산화물 층(140a)은 높은 유전율을 가진 금속 산화물을 포함함으로써 저전압 구동이 가능하고 게이트 절연막으로서 성능을 높일 수 있다. 금속 산화물 층(140a)은 약 10nm 내지 300nm의 두께를 가질 수 있다. 상기 범위 내에서 약 10nm 내지 90nm의 두께를 가질 수 있고, 상기 범위 내에서 약 30nm 내지 70nm의 두께를 가질 수 있다.
알루미늄 산화물 층(140b)은 반도체(154)와 접촉하는 위치에 형성될 수 있다. 도 1에서는 금속 산화물 층(140a)이 알루미늄 산화물 층(140b)의 하부에 위치하고 알루미늄 산화물 층(140b)의 상부에서 반도체(154)와 접촉하는 구조를 예시하였지만 이에 한정되지 않고 금속 산화물 층(140a)이 알루미늄 산화물 층(140b)의 상부에 위치하고 알루미늄 산화물 층(140b)의 하부에서 반도체(154)와 접촉하는 구조일 수도 있다.
알루미늄 산화물 층(140b)은 높은 유전율을 가지므로 높은 전하 이동도, 낮은 문턱 전압 및 높은 안정성을 가질 수 있다. 알루미늄 산화물 층(140b)은 약 10nm 내지 200nm의 두께를 가질 수 있다. 상기 범위의 두께를 가짐으로써 낮은 표면 거칠기를 가질 수 있고 그에 따라 반도체와의 접촉면 특성이 우수하고 누설 전류를 낮출 수 있다. 상기 범위 내에서 약 10nm 내지 60nm의 두께를 가질 수 있고, 상기 범위 내에서 약 20nm 내지 50nm의 두께를 가질 수 있다.
도 1에서는 박막 트랜지스터의 일 예로서 바텀 게이트(bottom gate) 구조의 박막 트랜지스터에 대해서만 설명하였지만, 이에 한정되지 않고 탑 게이트(top gate) 구조를 포함한 모든 구조의 박막 트랜지스터에 동일하게 적용될 수 있다.
이하 상술한 박막 트랜지스터의 제조 방법에 대하여 도 1을 참고하여 설명한다.
일 구현예에 따른 박막 트랜지스터의 제조 방법은 기판(110) 위에 게이트 전극(124)을 형성하는 단계, 게이트 전극(124)과 중첩하는 반도체(154)를 형성하는 단계, 반도체(154)와 전기적으로 연결되어 있는 소스 전극(173) 및 드레인 전극(175)을 형성하는 단계, 그리고 게이트 전극(124)과 반도체(154) 사이에 게이트 절연막(140)을 형성하는 단계를 포함한다.
게이트 전극(124)을 형성하는 단계와 소스 전극(173) 및 드레인 전극(175)을 형성하는 단계는 각각 도전체를 적층하고 사진 식각하여 형성할 수 있다.
게이트 절연막(140)과 반도체(154)는 각각 전구체 용액(precursor solution)을 사용한 용액 공정으로 형성할 수 있다.
게이트 절연막(140)을 형성하는 단계는 금속 산화물 층(140a)을 형성하는 단계 및 알루미늄 산화물 층(140b)을 형성하는 단계를 포함할 수 있다.
금속 산화물 층(140a)을 형성하는 단계는 예컨대 금속 전구체와 용매를 포함하는 금속 전구체 용액을 도포하고 어닐링함으로써 형성될 수 있다. 상기 금속 전구체는 예컨대 금속 히드록시드, 금속 알콕사이드, 금속 시트레이트, 금속 아세테이트, 금속 카보네이트, 금속 (메타)아크릴레이트, 금속 나이트레이트, 금속 아세틸아세토네이트, 금속 할라이드, 금속 티오카바메이트, 금속 설포네이트, 금속 운데실레이트, 금속 보레이트 및 이들의 수화물에서 선택된 적어도 하나일 수 있고, 여기서 금속은 예컨대 하프늄(Hf), 마그네슘(Mg), 칼슘(Ca), 지르코늄(Zr), 규소(Si), 이트륨(Y), 스트론튬(Sr), 탄탈륨(Ta), 바륨(Ba) 및 티타늄(Ti)에서 선택된 적어도 하나를 포함할 수 있다.
알루미늄 산화물 층(140b)을 형성하는 단계는 예컨대 알루미늄 전구체와 용매를 포함하는 알루미늄 전구체 용액을 도포하고 어닐링함으로써 형성될 수 있다. 상기 알루미늄 전구체는 예컨대 알루미늄 히드록시드, 알루미늄 알콕사이드, 알루미늄 시트레이트, 알루미늄 아세테이트, 알루미늄 카보네이트, 알루미늄 (메타)아크릴레이트, 알루미늄 나이트레이트, 알루미늄 아세틸아세토네이트, 알루미늄 할라이드, 알루미늄 티오카바메이트, 알루미늄 설포네이트, 알루미늄 운데실레이트, 알루미늄 보레이트 및 이들의 수화물에서 선택된 적어도 하나일 수 있다.
상기 용매는 성분들을 용해할 수 있으면 특히 한정되지 않으나, 예컨대 탈이온수, 메탄올, 에탄올, 프로판올, 이소프로판올, 2-메톡시에탄올, 2-에톡시에탄올, 2-프로폭시에탄올 2-부톡시에탄올, 메틸셀로솔브, 에틸셀로솔브, 에틸렌글리콜, 디에틸렌글리콜메틸에테르, 디에틸렌글리콜에틸에테르, 디프로필렌글리콜메틸에테르, 톨루엔, 크실렌, 헥산, 헵탄, 옥탄, 에틸아세테이트, 부틸아세테이트, 디에틸렌글리콜디메틸에테르, 디에틸렌글리콜디메틸에틸에테르, 메틸메톡시프로피온산, 에틸에톡시프로피온산, 에틸락트산, 프로필렌글리콜메틸에테르아세테이트, 프로필렌글리콜메틸에테르, 프로필렌글리콜프로필에테르, 메틸셀로솔브아세테이트, 에틸셀로솔브아세테이트, 디에틸렌글리콜메틸아세테이트, 디에틸렌글리콜에틸아세테이트, 아세톤, 메틸이소부틸케톤, 시클로헥사논, 디메틸포름아미드(DMF), N,N-디메틸아세트아미드(DMAc), N-메틸-2-피롤리돈, γ-부틸로락톤, 디에틸에테르, 에틸렌글리콜디메틸에테르, 디글라임, 테트라히드로퓨란, 아세틸아세톤 및 아세토니트릴에서 선택될 수 있으며, 이들 중에서 선택된 하나 이상을 포함할 수 있다.
상기 도포는 예컨대 스핀 코팅, 슬릿 코팅, 잉크젯 인쇄, 분사(spray) 또는 침지(dipping) 등의 방법으로 할 수 있으나, 이에 한정되는 것은 아니다.
상기 어닐링은 예컨대 약 100℃ 내지 400℃의 온도에서 수행할 수 있다. 상기 어닐링에 의해 금속 전구체 용액으로부터 금속 산화물 층으로 성장될 수 있고 알루미늄 전구체 용액으로부터 알루미늄 산화물 층으로 성장될 수 있다. 상기 어닐링은 예컨대 비교적 낮은 온도에서 선경화(prebake)하여 졸(sol) 상태의 용액을 겔(gel) 상태로 만든 후 고온에서 수행할 수 있다.
이 때 소정의 두께를 가지는 금속 산화물 층(140a)과 알루미늄 산화물 층(140b)을 형성하기 위하여, 상기 도포 및 어닐링을 1회 또는 2회 이상 반복하여 수행할 수 있다.
반도체(154)를 형성하는 단계는 전구체를 사용한 용액 공정으로 수행할 수 있으며, 예컨대 아연(Zn), 인듐(In) 및 주석(Sn)에서 선택된 적어도 하나를 포함하는 전구체와 용매를 포함하는 전구체 용액을 도포하고 어닐링함으로 형성될 수 있다.
아연 함유 전구체는 예컨대 아연 히드록사이드; 아연 알콕사이드; 아연 시트레이트; 아연 트리플루오로아세테이트와 같은 아연 아세테이트; 아연 카보닐레이트; 아연 카보네이트; 아연 (메타)아크릴레이트; 아연 나이트레이트; 아연 헥사플루오로아세틸아세토네이트와 같은 아연 아세틸아세토네이트; 아연 플루오라이드, 아연 클로라이드, 아연 퍼클로레이트 등과 같은 아연 할라이드; 아연 디메틸디티오카바메이트와 같은 아연 티오카바메이트; 아연 트리플루오로메탄설포네이트와 같은 아연 설포네이트; 아연 운데실레이트; 아연 포스페이트; 아연 테트라플루오로보레이트와 같은 아연 보레이트; 및 이들의 수화물에서 선택된 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
인듐 함유 전구체는 예컨대 인듐 히드록사이드; 인듐 알콕시드; 인듐 시트레이트; 인듐 아세테이트; 인듐 카보네이트; 인듐 (메타)아크릴레이트; 인듐 나이트레이트; 인듐 아세틸아세토네이트; 인듐 클로라이드, 인듐 플루오라이드 등과 같은 인듐 할라이드; 인듐 티오카바메이트; 인듐 설포네이트; 인듐 운데실레이트; 인듐 보레이트; 및 이들의 수화물에서 선택된 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
주석 함유 전구체는 예컨대 주석 히드록사이드; 주석 알콕시드; 주석 시트레이트; 주석 아세테이트; 주석 카보네이트; 주석 (메타)아크릴레이트; 주석 나이트레이트; 주석 아세틸아세토네이트; 주석 클로라이드, 주석 플루오라이드 등과 같은 주석 할라이드; 주석 티오카바메이트; 주석 설포네이트; 주석 운데실레이트; 주석 보레이트; 및 이들의 수화물에서 선택된 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 도포는 예컨대 스핀 코팅, 슬릿 코팅, 잉크젯 인쇄, 분사 또는 침지 등의 방법으로 할 수 있으나, 이에 한정되는 것은 아니다.
상기 어닐링은 예컨대 약 100℃ 내지 600℃에서 수행할 수 있다. 상기 어닐링에 의해 전구체 용액으로부터 산화물 반도체로 성장될 수 있다.
이하 상술한 박막 트랜지스터를 포함하는 표시 장치에 대하여 설명한다.
표시 장치는 박막 트랜지스터를 포함하는 능동 소자인 경우 제한되지 않으며, 예컨대 액정 표시 장치, 유기 발광 표시 장치, 전기 영동 장치 등에 적용될 수 있다.
여기서는 표시 장치의 일 예로 유기 발광 표시 장치에 대하여 설명한다.
도 2는 일 구현예에 따른 유기 발광 장치를 도시한 단면도이다.
일 구현예에 따른 유기 발광 장치는 각 화소마다 스위칭 박막 트랜지스터(switch thin film transistor)를 포함하는 스위칭 트랜지스터 영역(Qs), 구동 박막 트랜지스터(driving thin film transistor)를 포함하는 구동 트랜지스터 영역(Qd) 및 유기 발광 다이오드(light emitting diode)를 포함하는 발광 영역(LD)을 포함한다.
스위칭 박막 트랜지스터는 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 게이트선(도시하지 않음)에 연결되어 있고, 입력 단자는 데이터선(도시하지 않음)에 연결되어 있으며, 출력 단자는 구동 박막 트랜지스터에 연결되어 있다. 스위칭 박막 트랜지스터는 게이트선에 인가되는 주사 신호에 응답하여 데이터선에 인가되는 데이터 신호를 구동 박막 트랜지스터에 전달한다.
구동 박막 트랜지스터 또한 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스위칭 박막 트랜지스터에 연결되어 있고, 입력 단자는 구동 전압선(도시하지 않음)에 연결되어 있으며, 출력 단자는 유기 발광 다이오드에 연결되어 있다. 구동 박막 트랜지스터는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류를 흘린다.
유기 발광 다이오드는 구동 박막 트랜지스터의 출력 단자에 연결되어 있는 애노드(anode)와 공통 전압에 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 다이오드는 구동 박막 트랜지스터의 출력 전류에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.
도 1을 참고하면, 유리 기판, 고분자 막 또는 실리콘 웨이퍼 등으로 만들어진 기판(110) 위에 스위칭 제어 전극(124a) 및 구동 제어 전극(124b)이 형성되어 있다.
스위칭 제어 전극(124a)은 게이트선(도시하지 않음)에 연결되어 있으며 게이트선으로부터 게이트 신호를 전달받는다.
구동 제어 전극(124b)은 섬형이다.
스위칭 제어 전극(124a)과 구동 제어 전극(124b) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 전술한 바와 같이 금속 산화물 층(140a)과 알루미늄 산화물 층(140b)을 포함하며, 구체적인 설명은 전술한 바와 같다.
게이트 절연막(140) 위에는 스위칭 반도체(154a) 및 구동 반도체(154b)가 형성되어 있다. 스위칭 반도체(154a)는 스위칭 제어 전극(124a)과 중첩하며, 구동 반도체(154b)는 구동 제어 전극(124b)과 중첩한다. 스위칭 반도체(154a)와 구동 반도체(154b)는 각각 섬형이며, 전술한 바와 같이 산화물 반도체일 수 있다.
스위칭 반도체(154a) 위에는 스위칭 반도체(154a)와 전기적으로 연결되어 있는 스위칭 입력 전극(173a) 및 스위칭 출력 전극(175a)이 형성되어 있다.
스위칭 입력 전극(173a)은 데이터선(도시하지 않음)과 연결되어 있으며, 데이터선으로부터 데이터 신호를 전달받는다. 스위칭 출력 전극(175a)은 후술하는 구동 제어 전극(124b)과 연결되어 있다.
구동 반도체(154b) 위에는 구동 반도체(154b)와 전기적으로 연결되어 있는 구동 입력 전극(173b) 및 구동 출력 전극(175b)이 형성되어 있다. 구동 입력 전극(173b)은 구동 전압선(도시하지 않음)과 연결되어 있다. 구동 출력 전극(175b)은 후술하는 제1 화소 전극(191)과 연결되어 있다.
스위칭 입력 전극(173a), 스위칭 출력 전극(175a), 구동 입력 전극(173b) 및 구동 출력 전극(175b) 위에는 보호막(180)이 형성되어 있다.
보호막(180)은 구동 출력 전극(175b)을 드러내는 접촉 구멍(185)을 가진다.
보호막(180) 위에는 화소 전극(191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 구동 출력 전극(175b)와 연결되어 있다.
화소 전극(191)은 예컨대 도전성 산화물로 만들어질 수 있으며, 예컨대 인듐 틴 옥사이드(ITO), 인듐 아연 옥사이드(IZO), 알루미늄 도프된 아연 옥사이드(AZO), 인듐 갈륨 아연 옥사이드(IGZO) 또는 이들의 조합으로 만들어질 수 있다.
화소 전극(191) 위에는 화소 정의막(361)이 형성되어 있다. 화소 정의막(361)은 화소 전극(191)을 드러내는 개구부(365)를 가지며, 개구부(365)를 둘러싸는 화소 정의막(361)은 발광 영역(LD)을 정의한다. 화소 정의막(361)은 예컨대 감광성 유기 물질로 만들어질 수 있다.
화소 정의막(361)에 의해 둘러싸인 발광 영역(LD)에는 유기 발광 부재(370)가 형성되어 있다.
유기 발광 부재(370)는 발광층 및 보조층을 포함한다.
발광층은 적색, 녹색 및 청색 등의 광을 고유하게 내는 유기 물질로 만들어질 수 있으며, 이들의 색을 조합하여 백색을 표시할 수도 있다.
보조층은 발광층의 하부 및 상부 중 적어도 하나에 위치할 수 있으며, 정공 주입층, 정공 전달층, 전자 주입층 및/또는 전자 전달층일 수 있다.
화소 정의막(361) 및 유기 발광 부재(370) 위에는 공통 전극(270)이 형성되어 있다. 공통 전극(270)은 투명 금속 또는 반사율이 높은 금속으로 만들어질 수 있다.
상술한 유기 발광 장치에서 화소 전극(191) 및 공통 전극(270) 중 하나는 애노드일 수 있고 다른 하나는 캐소드일 수 있으며, 애노드와 캐소드는 쌍을 이루어 유기 발광 부재(370)에 전류를 흘려보낸다.
이하 실시예를 통해서 본 발명을 보다 상세하게 설명한다. 다만 하기의 실시예는 단지 설명의 목적을 위한 것이며 본 발명의 범위를 제한하는 것은 아니다.
전구체 용액의 준비
제조예 1
염화하프늄을 아세토니트릴과 에틸렌글리콜의 혼합 용매(35:65(v/v))에 0.2 M 농도로 넣고 질소 분위기에서 격렬히 교반하여 하프늄 전구체 용액을 제조하였다.
제조예 2
염화알루미늄을 아세토니트릴과 에틸렌글리콜의 혼합용매(35:65(v/v))에 0.2M 농도로 넣고 질소 분위기에서 격렬히 교반하여 알루미늄 전구체 용액을 제조하였다.
제조예 3
염화아연 및 염화주석을 아세토니트릴과 에틸렌글리콜의 혼합 용매(35:65(v/v))에 0.6M 농도로 넣고 질소 분위기에서 격렬히 교반하여 아연 주석 전구체 용액을 제조하였다.
박막 트랜지스터의 제조
실시예
유리 기판 위에 몰리브덴(Mo)을 적층하고 사진 식각하여 소정 모양의 게이트 전극을 형성하였다. 이어서 제조예 1에 따른 하프늄 전구체 용액을 스핀 코팅으로 도포한 후 250℃의 온도에서 어닐링하여 약 70nm 두께의 하프늄 산화물 층을 형성하였다. 이어서 하프늄 산화물 층 위에 제조예 2에 따른 알루미늄 전구체 용액을 스핀 코팅으로 도포한 후 250 ℃에서 어닐링하여 약 25 nm 두께의 알루미늄 산화물 층을 형성하였다. 이어서 인듐아연산화물(IZO)을 적층하고 사진 식각하여 소스 전극 및 드레인 전극을 형성한다. 알루미늄 산화물 층 위에 제조예 3에 따른 아연 주석 전구체 용액을 스핀 코팅으로 도포한 후 250 ℃에서 어닐링하여 아연 주석 산화물(ZTO) 반도체를 형성하였다. 이어서 400 ℃에서 어닐링하여 박막 트랜지스터를 제조하였다.
비교예 1
하프늄 산화물 층을 형성하지 않은 것을 제외하고는 실시예와 동일한 방법으로 박막 트랜지스터를 제조하였다.
비교예 2
알루미늄 산화물 층을 형성하지 않은 것을 제외하고는 실시예와 동일한 방법으로 박막 트랜지스터를 제조하였다.
평가
실시예와 비교예 1, 2에 따른 박막 트랜지스터의 전류-전압 특성을 평가하였다.
도 3a는 실시예에 따른 박막 트랜지스터의 전달 특성을 보여주는 전류-전압 그래프이고, 도 3b는 실시예에 따른 박막 트랜지스터의 출력 특성을 보여주는 전류-전압 그래프이고, 도 4a는 비교예 1에 따른 박막 트랜지스터의 전달 특성을 보여주는 전류-전압 그래프이고, 도 4b는 비교예 1에 따른 박막 트랜지스터의 출력 특성을 보여주는 전류-전압 그래프이고, 도 5a는 비교예 2에 따른 박막 트랜지스터의 전달 특성을 보여주는 전류-전압 그래프이고, 도 5b는 비교예 2에 따른 박막 트랜지스터의 출력 특성을 보여주는 전류-전압 그래프이다.
도 3a 및 도 3b를 참고하면, 실시예에 따른 박막 트랜지스터는 우수한 전하 이동도 및 낮은 문턱전압 이하에서의 기울기(subthreshold swing)를 가질 뿐만 아니라 게이트 바이어스 안정성도 높고 히스테리시스 특성도 나타나지 않은 것을 알 수 있다.
이에 반해, 도 4a 및 도 4b를 참고하면, 비교예 1에 따른 박막 트랜지스터는 전하 이동도 및 낮은 문턱전압 이하에서의 기울기를 가지는 반면 게이트 바이어스 안정성이 낮고 2V 이상의 히스테리시스 특성도 나타나는 것을 알 수 있다.
도 5a 및 도 5b를 참고하면, 비교예 2에 따른 박막 트랜지스터는 게이트 바이어스 안정성이 높고 히스테리시스 특성도 나타나지 않으나 전하 이동도가 낮고 높은 문턱전압 이하에서의 기울기를 나타내는 것을 알 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
110: 기판 124: 게이트 전극
140: 게이트 절연막 140a: 금속 산화물 층
140b: 알루미늄 산화물 층 154: 반도체
173: 소스 전극 175: 드레인 전극

Claims (17)

  1. 게이트 전극,
    상기 게이트 전극과 중첩하는 반도체,
    상기 반도체와 전기적으로 연결되어 있는 소스 전극,
    상기 반도체와 전기적으로 연결되어 있으며 상기 소스 전극과 마주하는 드레인 전극, 그리고
    상기 게이트 전극과 상기 반도체 사이에 위치하는 알루미늄 산화물 층;
    상기 알루미늄 산화물 층과 상기 게이트 전극 사이에 위치하는 금속 산화물층을 포함하고,
    상기 금속 산화물 층은 YOx, TiOx, MgO, CaO, SrO, BaO, Ta2O5 또는 이들의 조합을 포함하고, 상기 알루미늄 산화물 층은 상기 반도체와 접촉하고,
    상기 알루미늄 산화물 층은 20nm 내지 50nm의 두께를 갖고,
    상기 금속 산화물층은 10nm 내지 90nm의 두께를 갖는 박막 트랜지스터.










  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에서,
    상기 반도체는 산화물 반도체인 박막 트랜지스터.
  8. 제7항에서,
    상기 산화물 반도체는 아연(Zn), 인듐(In) 및 주석(Sn)에서 선택된 적어도 하나를 포함하는 산화물을 포함하는 박막 트랜지스터.
  9. 게이트 전극을 형성하는 단계,
    상기 게이트 전극 상에 금속 산화물층을 형성하는 단계;
    상기 금속 산화물층 상에 알루미늄 산화물층을 형성하는 단계:
    상기 알루미늄 산화물층 상에 상기 게이트 전극과 중첩하며 상기 알루미늄 산화물층과 접촉하는 반도체를 형성하는 단계,
    상기 반도체와 전기적으로 연결되어 있는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 금속 산화물 층은 YOx, TiOx, MgO, CaO, SrO, BaO, Ta2O5 또는 이들의 조합을 포함하고,
    상기 알루미늄 산화물 층은 20nm 내지 50nm의 두께를 갖고,
    상기 금속 산화물층은 10nm 내지 90nm의 두께를 갖는,
    박막 트랜지스터의 제조 방법.
  10. 제9항에서,
    상기 금속 산화물층을 형성하는 단계 및 알루미늄 산화물층을 형성하는 단계는 용액 공정으로 수행하는 박막 트랜지스터의 제조 방법.



  11. 삭제
  12. 삭제
  13. 제9항에서,
    상기 알루미늄 산화물 층을 형성하는 단계는 알루미늄 히드록시드, 알루미늄 알콕사이드, 알루미늄 시트레이트, 알루미늄 아세테이트, 알루미늄 카보네이트, 알루미늄 (메타)아크릴레이트, 알루미늄 나이트레이트, 알루미늄 아세틸아세토네이트, 알루미늄 할라이드, 알루미늄 티오카바메이트, 알루미늄 설포네이트, 알루미늄 운데실레이트, 알루미늄 보레이트 및 이들의 수화물에서 선택된 적어도 하나를 포함하는 알루미늄 전구체 용액을 사용하고,
    상기 금속 산화물 층을 형성하는 단계는 금속 히드록시드, 금속 알콕사이드, 금속 시트레이트, 금속 아세테이트, 금속 카보네이트, 금속 (메타)아크릴레이트, 금속 나이트레이트, 금속 아세틸아세토네이트, 금속 할라이드, 금속 티오카바메이트, 금속 설포네이트, 금속 운데실레이트, 금속 보레이트 및 이들의 수화물에서 선택된 적어도 하나를 포함하는 금속 전구체 용액을 사용하며,
    상기 금속은 마그네슘(Mg), 칼슘(Ca), 이트륨(Y), 스트론튬(Sr), 탄탈륨(Ta), 바륨(Ba) 및 티타늄(Ti)에서 선택된 적어도 하나를 포함하는
    박막 트랜지스터의 제조 방법.
  14. 제10항에서,
    상기 금속 산화물층을 형성하는 단계 및 알루미늄 산화물층을 형성하는 단계에서 수행되는 용액 공정은 100℃ 내지 400℃의 온도에서 어닐링하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  15. 제9항에서,
    상기 반도체를 형성하는 단계는 용액 공정으로 수행하는 박막 트랜지스터의 제조 방법.
  16. 제15항에서,
    상기 반도체를 형성하는 단계는
    아연(Zn), 인듐(In) 및 주석(Sn)에서 선택된 적어도 하나를 포함하는 전구체 용액을 적용하는 단계, 그리고
    상기 전구체 용액을 열처리하여 산화물 반도체로 형성하는 단계
    를 포함하는 박막 트랜지스터의 제조 방법.
  17. 제1항, 제7항, 제8항 중 어느 한 항에 따른 박막 트랜지스터를 포함하는 표시 장치.
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