KR102098492B1 - 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 다이오드 - Google Patents
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Abstract
본 발명은 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 다이오드에 관한 것으로 보다 상세하게는 기판; 상기 기판 상에 위치한 게이트 전극; 상기 게이트 전극을 포함하는 상기 기판 전면에 걸쳐 위치한 게이트 절연막; 상기 게이트 절연막 상의 전면에 위치하는 반도체층; 및 상기 반도체층 상에 서로 이격되어 위치하는 소스/드레인 전극을 포함하고, 상기 반도체층은 금속 원소 및 할로겐 원소를 포함하고, 불순물이 도핑된 3성분계 이상의 다성분계 할라이드를 포함하는 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 다이오드를 제공한다.
Description
본 발명은 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 다이오드에 관한 것으로써, 보다 상세하게는 금속 할라이드 계열을 기반으로 다양한 재료를 도핑한 다성분계(3성분 이상) 반도체를 이용하여 진공공정 및 용액공정이 가능하며, 상온에서 제조할 수 있는 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 다이오드에 관한 것이다.
저온공정, 진공공정 및 용액공정이 가능한 박막 트랜지스터(TFT)는 차세대 플렉서블 디스플레이의 구동소자나 다양한 웨어러블 디바이스의 구동회로 등 고분자 기판 위에 구현되는 다양한 플렉서블 전자소자에 적용될 수 있는 가능성으로 인해 최근 활발한 연구가 이루어지고 있다.
특히 초저가 RFID 태그 등의 응용분야를 실현하기 위해서는 소자의 제조 단가가 10원이하로 매우 값 싸야만 바코드를 대체한 실제응용이 가능하다. 제조 가격이 비싼 포토리소그라피나 각종 진공증착공정을 사용한 기존 실리콘 소자의 제조공정을 통해서 이와 같은 값싼 태그의 제조가 원천적으로 불가능 하며 따라서 용액상태에서 인쇄공정을 통해서 소자를 제조가 가능한 TFT에 대한 관심이 많아지고 있다. 또한 최근 각종 웨어러블 디바이스들이 시장에 선을 보이면서 플렉서블 전자회로 및 소자에 대한 관심이 폭발적으로 증가하고 있고 이러한 플렉서블 기판위에 신문을 인쇄하듯이 인쇄공정을 통해서 전자소자 및 디스플레이를 제조하면 제조단가를 획기적으로 낮출 수 있다. 다양한 전자기능성 잉크를 용액 상태로 공정이 가능하기 때문에 다양한 인쇄공정을 통해서 소자를 값싸게 제조할 수 있으며 향후 연속공정 (roll to roll)에 적용하여 저가에 빠른 공정속도로 대량생산이 가능하여 트랜지스터의 제조비용을 획기적으로 낮출 수 있을 것으로 기대되어 상업적으로 큰 장점을 지니고 있다고 할 수 있다. 최근 용액공정 TFT에 사용되는 반도체 재료 중 금속 산화물 기반 반도체가 활발히 연구되고 있으나, 대부분의 금속 산화물 트랜지스터는 전자의 높은 이동도를 보여주는 반면 정공의 이동도는 상온에서 보여주지 않고 있다. 이은 금속산화물 반도체의 가전도대가 산소의 p 오비탈로 주로 이루어 져서 상대적으로 높은 trap 밀도를 지니고, p 오비탈의 크기가 작아서 오비탈 겹침에 의한 정공전도가 용이 하지 않기 때문이다. 따라서 이러한 금속산화물 TFT의 단점을 극복할 새로운 소재에 대한 개발이 절실히 요구된다.
기존에 CuO등 몇몇 재료가 P-형 TFT 성능을 간헐적으로 보고하고 있으나, 성능이 매우 낮으며, 소자의 공기 안정성 또한 좋지 않아서 상용화된 제품에 적용하기에는 한계를 지니고 있다.
상기 문제점을 해결하기 위해 본 발명의 목적은 진공공정 및 용액공정이 가능하며, 상온에서 제조할 수 있는 금속 할라이드 기반 다성분계(3성분계 이상) 반도체 층과 이를 반도체 층으로 포함한 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 n형 산화물 반도체와 박막 투명 p-n 다이오드를 제공하는데 있다.
한편, 본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 목적을 달성하기 위해 본 발명은 박막 트랜지스터로, 기판; 상기 기판 상에 위치한 게이트 전극; 상기 게이트 전극을 포함하는 상기 기판 전면에 걸쳐 위치한 게이트 절연막; 상기 게이트 절연막 상의 전면에 위치하는 반도체층; 및 상기 반도체층 상에 서로 이격되어 위치하는 소스/드레인 전극을 포함하고, 상기 반도체층은 금속 원소 및 할로겐 원소를 포함하고, 불순물이 도핑된 3성분계 이상의 다성분계 할라이드를 포함하는 박막 트랜지스터를 제공한다.
또한, 본 발명은 상기 금속 원소는 구리(Cu) 또는 은(Ag)을 포함하는 박막 트랜지스터를 제공한다.
또한, 본 발명은 상기 할로겐 원소는 요오드(I), 브롬(Br) 및 염소(Cl) 중 적어도 하나를 포함하는 박막 트랜지스터를 제공한다.
또한, 본 발명은 상기 불순물은 납(Pb), 비스무트(Bi), 주석(Sn), 은(Ag), 아연(Zn), 카드뮴(Cd), 갈륨(Ga) 및 인듐(In) 중 적어도 하나를 포함하는 박막 트랜지스터를 제공한다.
또한, 본 발명은 상기 불순물은 상기 반도체층에 대하여 0.1mol% 내지 50mol%로 도핑된 박막 트랜지스터를 제공한다.
또한, 본 발명은 박막 트랜지스터 제조 방법을 제공하는 것으로, 기판을 제공하는 단계; 상기 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 상기 기판 전면에 걸쳐 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 반도체층을 형성하는 단계; 및 상기 반도체층 상에 서로 이격되도록 소스전극 및 드레인 전극을 형성하는 단계; 포함하고, 상기 반도체층을 형성하는 단계에서 상기 반도체층은 금속 원소 및 할로겐 원소를 포함하고, 불순물이 도핑된 3성분계 이상의 다성분계 할라이드를 포함하는 박막 트랜지스터 제조 방법을 제공한다.
또한, 본 발명은 상기 반도체층을 형성하는 단계에서 상기 반도체층은 스핀코팅, 바코팅, 스프레이(Spray), 잉크젯(Inkjet), 플렉소그라피(Flexography), 스크린(Screen), Dip-Coating, 화학 증착(CVD), 원자층 증착(ADL), 스퍼터링, 열 증착(Thermal Evaporation) 및 그라비어(Gravure) 방법 중 어느 하나의 방법으로 형성되는 박막 트랜지스터 제조 방법을 제공한다.
또한, 본 발명은 상기 반도체층을 형성하는 단계에서 상기다성분계할라이드는 Cu(or Ag)-M-X로 구성되고, 상기 M은 납(Pb), 비스무트(Bi) 및 주석(Sn), 은(Ag), 아연(Zn), 카드뮴(Cd), 갈륨(Ga) 및 인듐(In)중 적어도 하나를 포함하고, 상기 X는 요오드(I), 브롬(Br) 및 염소(Cl) 중 적어도 하나를 포함하는 박막 트랜지스터 제조 방법을 제공한다.
또한, 본 발명은 본 발명의 박막 트랜지스터 및 산화물 반도체층을 포함하는 다이오드를 제공한다.
또한, 본 발명은 산화물 반도체층은 박막 트랜지스터의 게이트 절연막과 반도체층 사이에 배치되고, 박막 트랜지스터의 반도체층은 P형 반도체층이고, 산화물 반도체층은 N형 반도체층인 다이오드를 제공한다.
또한, 본 발명은 상기 산화물 반도체층은 IGZO(Indium Gallium Zinc Oxide), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 어느 하나로 구성되고, 상기 박막 트랜지스터는 상기 다성분계 할라이드로 구성되는 다이오드를 제공한다.
본 발명에 따른 박막 트랜지스터는 진공공정 및 용액공정이 가능하며, 상온에서 제조할 수 있어 소자의 성능을 향상시킬 수 있어 소자의 성능을 향상시킬 수 있는 효과가 있다.
한편, 본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터의 제조 공정도를 나타낸 흐름도이다.
도 2는 본 발명의 일실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타낸 단면도이다.
도 3은 본 발명의 일실시예에 따른 박막 트랜지스터를 포함하는 다이오드의 개략적으로 나타낸 단면도이다.
도 4는 본 발명의 제 1 실시예에 따른 박막 트랜지스터에서 납(Pb)의 도핑 농도에 따른 전이 특성 곡선(Transfer Curve), 전류 곡선(output curve) 및 특성을 나타낸 그래프이다.
도 5는 본 발명의 제 1 실시예에 따른 박막 트랜지스터에서 납(Pb)의 도핑 농도에 따른 연속 스위칭 특성을 나타낸 그래프이다.
도 6은 본 발명의 제 2 실시예 및 제 3 실시예에 따른 박막 트랜지스터에서 불순물의 변화 및 도핑 농도에 따른 전이 특성 곡선(Transfer Curve), 전류 곡선(output curve) 및 특성을 나타낸 그래프이다.
도 2는 본 발명의 일실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타낸 단면도이다.
도 3은 본 발명의 일실시예에 따른 박막 트랜지스터를 포함하는 다이오드의 개략적으로 나타낸 단면도이다.
도 4는 본 발명의 제 1 실시예에 따른 박막 트랜지스터에서 납(Pb)의 도핑 농도에 따른 전이 특성 곡선(Transfer Curve), 전류 곡선(output curve) 및 특성을 나타낸 그래프이다.
도 5는 본 발명의 제 1 실시예에 따른 박막 트랜지스터에서 납(Pb)의 도핑 농도에 따른 연속 스위칭 특성을 나타낸 그래프이다.
도 6은 본 발명의 제 2 실시예 및 제 3 실시예에 따른 박막 트랜지스터에서 불순물의 변화 및 도핑 농도에 따른 전이 특성 곡선(Transfer Curve), 전류 곡선(output curve) 및 특성을 나타낸 그래프이다.
이하 본 발명에 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
우선, 도면들 중, 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의하여야 한다. 본 발명을 설명함에 있어, 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하지 않게 하기 위하여 생략한다.
본 명세서에서 사용되는 정도의 용어 “약”, “실질적으로” 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본 발명의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
본 발명에 사용되는 트랜지스터는 BGTC(Bottom Gate Top Contact)구조에 설명하고 있지만, 이에 한정되는 것은 아니며 BGBC (Bottom gate bottom contact) 구조 등에서도 적용될 수 있다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터의 제조 공정도를 나타낸 흐름도이고, 도 2는 본 발명의 일실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타낸 단면도이다.
바텀 형태의 박막 트랜지스터는 기판을 제공하고, 상기 기판 상에 게이트 전극을 형성하고, 게이트 전극 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 반도체층을 형성하며, 유기반도체층 상에 서로 이격되게 소스/드레인 전극을 형성하는 단계로 구성된다.
도 1 및 도 2를 참조하면, 제공되는 상기 기판(110)은 n-형이나 p-형으로 도핑된 실리콘 웨이퍼, 유리기판, 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리이미드(polyimide), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate), 폴리에틸렌 나프탈렌(polyethylene naphthalate)로 이루어진 그룹으로부터 선택되는 플라스틱 필름과 인듐틴옥사이드(indium tinoxide)가 코팅된 유리기판 및 플라스틱 필름을 포함하나, 이에 한정되지 않는다.
상기 게이트 전극(120)은 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo-alloy), 실버나노와이어(silver nanowire), 갈륨인듐유태틱(gallium indium eutectic), PEDOT;PSS 중에서 선택되는 어느 하나로 형성할 수 있다. 상기 게이트 전극은 위 물질들을 잉크로 사용하여 잉크젯 프린팅 또는 스프레이 등의 인쇄공정을 이용하여 게이트 전극을 제조할 수 있다. 이러한 인쇄공정을 통해서 게이트 전극(120)을 형성하며 진공공정을 배제할 수 있어서 제조비용의 절감효과를 기대할 수 있다.
상기 게이트 전극(120)을 포함하는 기판(110) 상의 전면에 걸쳐서 게이트 절연막(130)을 형성할 수 있다.
상기 게이트 절연막(130)은 유기절연막 또는 무기절연막의 단일막 또는 다층막으로 포함되거나 유-무기 하이브리드 막으로 포함된다. 상기 유기절연막으로는 폴리메타아크릴레이트 (PMMA, polymethylmethacrylate), 폴리스타이렌(PS, polystyrene), 페놀계 고분자, 아크릴계 고분자, 폴리이미드와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자이리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene) 중에서 선택되는 어느 하나 또는 다수개를 사용한다. 상기 무기절연막으로는 실리콘 산화막, 실리콘 질화막, Al2O3,Ta2O5,BST,PZT중에서 선택되는 어느 하나 또는 다수개를 사용한다.
상기 게이트 절연막(130) 상의 전면에 상기 반도체층(140)을 형성할 수 있다.
상기 반도체층(140)은 금속 원소 및 할로겐 원소를 포함하고, 불순물이 도핑된 다성분계 할라이드를 포함할 수 있다.
여기서, 다성분계 할라이드는 3성분계 이상으로 구성될 수 있다.
상기 다성분계 할라이드는 금속 할라이드 계열은 CuX or AgX (X=Cl, Br, I)에 불순물(M)이 도핑된 Cu(or Ag)-M-X로 구성될 수 있다.
여기서, 여기서, 불순물(M)은 납(Pb), 비스무트(Bi) 및 주석(Sn), 은(Ag), 아연(Zn), 카드뮴(Cd), 갈륨(Ga) 및 인듐(In) 중 적어도 하나를 포함할 수 있다.
불순물(M)은 반도체층(140)에 대하여 0.1mol% 내지 50mol%로 도핑될 수 있다. 바람직하게는 2mol% 내지 10mol%로 도핑될 수 있다.
상기 반도체층(140)은 아세트로 나이트릴과 같은 용매에 혼합되어 용액공정이 가능하며, 상온에서 제조할 수 있다.
상기 반도체층(140)은 스핀코팅, 바코팅, 스프레이(Spray), 잉크젯(Inkjet), 플렉소그라피(Flexography), 스크린(Screen), Dip-Coating, 화학 증착(CVD), 원자층 증착(ADL), 스퍼터링, 열 증착(Thermal Evaporation) 및 그라비어(Gravure) 방법 중 어느 하나의 방법을 통해 게이트 절연막(130) 위에 형성될 수 있다. 반도체층(130) 형성 후 반도체 결정성 및 안정성 등의 소자 성능을 향상시키기 위해 열처리나 광학적 노출(exposure) 등을 시행할 수 있다.
특히, 본 발명의 트랜지스터에서 반도체층(140)은 스핀코팅, 바코팅을 이용하여 ultra-thin 구조의 반도체층(140)을 형성할 수 있다.
또한, 반도체층(140)의 두께는 3nm ~ 10nm의 두께로 형성할 수 있으며, 이에 따라서 투명도도 우수하여 85~90%의 투명도를 유지할 수 있다.
또한, 이렇게 매우 얇은 구조로 형성됨에 따라 플렉시블한 어플리케이션에서 구현가능하다.
또한, 상기 반도체층(140) 상에 서로 이격되게 소스/드레인 전극(151, 152)을 형성할 수 있다.
상기 소스/드레인 전극(151, 152)은 Au, Al, Ag, Mg, Ca, Yb, Cs-ITO 또는 이들의 합금 중에서 선택되는 단일층으로 형성될 수 있으며, 기판과의 접착성을 향상시키기 위하여 Ti, Cr 또는 Ni과 같은 접착 금속층을 더욱 포함하여 다중층으로 형성될 수 있다. 또한 그라핀(graphene), 카본나노튜브(CNT), PEDOT:PSS 전도성 고분자 실버 나노와이어(silver nanowire) 등을 이용하여 기존의 금속보다 탄성에 더욱 유연한 소자를 제조할 수 있으며 위 물질들을 잉크로 사용하여 잉크젯 프린팅 또는 스프레이 등의 인쇄공정을 이용하여 소스/드레인 전극을 제조할 수 있다. 이러한 인쇄공정을 통해서 소스/드레인 전극을 형성하며 진공공정을 배제할 수 있어서 제조비용의 절감효과를 기대할 수 있다.
위와 같은 구조로 도 2와 같은 트랜지스터(100)를 제조할 수 있다.
도 3은 본 발명의 일실시예에 따른 박막 트랜지스터를 포함하는 다이오드의 개략적으로 나타낸 단면도이다.
도 3을 참조하면, 다이오드(1000)는 본 발명의 일실시예에 따른 박막 트랜지스터의 상기 게이트 절연막(130)과 상기 반도체층(140) 사이에 산화물 반도체층(200)이 배치될 수 있다.
여기서, 상기 반도체층(140)은 P형 반도체층으로 형성되고, 상기 산화물 반도체층(200)은 N형 반도체층으로 형성될 수 있다.
본 발명에서 트랜지스터(100)는 P형 반도체 트랜지스터로 형성된다. 트랜지스터(100)가 N형 반도체 트랜지스터로 형성되는 경우 소스 전극이 다이오드의 애노드 전극에 접속되나, P형 반도체 트랜지스터로 형성되는 경우 소스 전극이 전원전압라인(VDDL)에 접속될 수 있다. 따라서, 트랜지스터(100)가 N형 반도체 트랜지스터로 형성되는 경우보다 P형 반도체 트랜지스터로 형성되는 경우에 전류 제어가 용이할 수 있다.
상기 산화물 반도체층(200)은 IGZO(Indium Gallium Zinc Oxide), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 어느 하나로 구성될 수 있다.
또한, 상기 산화물 반도체층(200)은 IGO, GTO, ZTO, IAZO, AZO, ITO, ATO, 또는 GZO로 형성될 수도 있다.
위와 같은 구조로 도 3과 같은 다이오드(1000)를 제조할 수 있다.
특성 측정
이하에서는 도 4 내지 도 6을 참조하여, 본 발명의 일실시예에 따른 박막 트랜지스터의 전이 특성 곡선(Transfer Curve), 전류 곡선(output curve) 및 특성을 설명한다.
도 4는 본 발명의 제 1 실시예에 따른 박막 트랜지스터에서 납(Pb)의 도핑 농도에 따른 전이 특성 곡선(Transfer Curve), 전류 곡선(output curve) 및 특성을 나타낸 그래프이고, 도 5는 본 발명의 제 1 실시예에 따른 박막 트랜지스터에서 납(Pb)의 도핑 농도에 따른 연속 스위칭 특성을 나타낸 그래프이고, 도 6은 본 발명의 제 2 실시예 및 제 3 실시예에 따른 박막 트랜지스터에서 불순물의 변화 및 도핑 농도에 따른 전이 특성 곡선(Transfer Curve), 전류 곡선(output curve) 및 특성을 나타낸 그래프이다.
다음의 [표 1]은 실시예 1 내지 실시예 3의 성분을 비교한 것이다.
| 구조 | 불순물 도핑 농도 | |
| 실시예 1 | Cu-Pb-I | 2mol%, 5mol%, 10mol% |
| 실시예 2 | Cu-Sn-I | 2mol%, 5mol%, 10mol% |
| 실시예 3 | Cu-Bi-I | 2mol%, 5mol%, 10mol% |
도 4의 (a)와 (d)는 실시예 1에 의해 제조된 박막 트랜지스터의 전이 곡선(transfer curve)을 나타내는 그래프이다. 게이트 전압(VG)의 인가에 따라 Cu-Pb-I를 포함하는 반도체층을 통하여 흐르는 전류(I)를 나타낸다. 이 경우 소스 전극 및 드레인 전극 간의 전압은 -40V로 하였다(Vds=-40V).
여기서, 도 4(a)는 전면에 반도체층을 도포한 소자이고, 도 4(d)의 경우 반도체층을 광식각 방법으로 패터닝한 소자의 전이곡선이다.
도 4(a) 및 도 4(d)에서 나타난 바와 같이 CuI는 전형적인 p형 트랜지스터의 출력 곡선을 보여준다. 다만, 도핑을 하지 않은 CuI의 경우 높은 OFF STATE 전류를 보여주어서 정공의 농도가 높으며 반도체보다는 전도성의 특성이 강함을 알 수 있다.
하지만, Pb를 도핑한 경우 off-state 전류가 뚜렷이 낮아짐을 확인할 수 있고, 특히, 도핑 농도를 2mol%에서 10mol%로 높일 경우 off state 전류가 더 낮아짐을 알 수 있다. 도핑 농도 5mol%에서 on/off 전류비가 10,000 정도를 보여주어서 트랜지스터로써 게이트 전압에 의해서 높은 전류 점멸을 보여줌을 확인할 수 있다.
이때 측정된 최고의 이동도는 도면 4(f)에서 볼 수 있듯이 pb를 2mol% 도핑 했을 때 0.8 cm2/Vs의 값을 보여주고 전류점멸비는 5mol% 도핑농도에서 10,000을 보여준다.
이를 통해, Pb를 도핑할 경우 도핑농도에 따라서 CuI의 정공농도를 효과적으로 낮추어 트랜지스터로써 게이트 전압에 따른 전류점멸을 안정적으로 구현할 수 있다.
또한, 도 4의 (b)와 (e)는 실시예 1에 의해 제조된 박막 트랜지스터 중 pb의 도핑농도가 5mol%의 전류 곡선(output curve)을 나타낸 그래프이다.
실시예 1에 의해 제조된 박막 트랜지스터는 게이트 전극 및 소스 전극 간의 전압(Vgs voltage sweep)을 0V, -10V, -20V, -30V, -40V으로 연속으로 sweep했을 때, Pb를 5mol%도핑할 경우 게이트 전압에 따라서 전류값이 점진적으로 증가하며, 게이트전압이 0일때는 트랜지스터가 성공적으로 꺼지는 특징을 확인할 수 있다.
또한, 도 5를 참조하면, 실시예 1에 의해 제조된 박막 트랜지스터는 pb를 2mol%, 5mol%, 10mol% 도핑 했을때 게이트 전압 ±40 V 와 드레인 전압 -40 V으로 500초 동안 연속적으로 트랜지스터를 동작하였을 때도 안정적으로 전류전멸을 보여줌을 확인할 수 있다.
한편, 도 6을 참조하면, 실시예 2 및 실시예 3에 의해 제조된 박막 트랜지스터는 Bi을 도핑했을때도 Pb 도핑과 유사하게 성공적으로 트랜지스터가 높은 전류점멸을 보임을 특징을 확인할 수 있다. 도 6(b)의 경우 2mol%, 5mol%, 10 mol%로 Bi를 CuI에 도핑했을 때 OFF STATE 전류값이 현저히 낮아지고 ON/OFF 점멸이 나타남을 확인할 수 있다.
또한, 도 6(c)의 출력곡선에서도 Bi 도핑효과는 확인할 수 있으며, 도 6(d)에서는 100초간 연속적으로 CuBiI 트랜지스터를 동작 했을 때도 안정적으로 전류점멸을 보이며 소자가 동작하는 것을 확인할 수 있다.
CuBiI 트랜지스터의 이동도는 도 6(e)에서 보듯이 2mol%을 도핑했을 때 1 m2/Vs의 값을 보여주고 전류점멸비는 5mol% 도핑농도에서 20,000을 높은 값을 보여준다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 명백할 것이다.
Claims (11)
- 기판;
상기 기판 상에 위치한 게이트 전극;
상기 게이트 전극을 포함하는 상기 기판 전면에 걸쳐 위치한 게이트 절연막;
상기 게이트 절연막 상의 전면에 위치하는 반도체층; 및
상기 반도체층 상에 서로 이격되어 위치하는 소스/드레인 전극을 포함하고,
상기 반도체층은 금속 원소 및 할로겐 원소를 포함하고, 불순물이 도핑된 3성분계 이상의 다성분계 할라이드를 포함하고,
상기 금속 원소는 구리(Cu) 또는 은(Ag)을 포함하고,
상기 할로겐 원소는 요오드(I), 브롬(Br) 및 염소(Cl) 중 적어도 하나를 포함하고,
상기 불순물은 납(Pb), 비스무트(Bi), 은(Ag), 아연(Zn), 카드뮴(Cd), 갈륨(Ga) 및 인듐(In) 중 적어도 하나를 포함하는 박막 트랜지스터.
- 삭제
- 삭제
- 삭제
- 제1항에 있어서,
상기 불순물은 상기 반도체층에 대하여 0.1mol% 내지 50mol%로 도핑된 박막 트랜지스터.
- 기판을 제공하는 단계;
상기 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극을 포함하는 상기 기판 전면에 걸쳐 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 반도체층을 형성하는 단계; 및
상기 반도체층 상에 서로 이격되도록 소스전극 및 드레인 전극을 형성하는 단계; 포함하고,
상기 반도체층을 형성하는 단계에서
상기 반도체층은 금속 원소 및 할로겐 원소를 포함하고, 불순물이 도핑된 3성분계 이상의 다성분계 할라이드를 포함하고,
상기 다성분계 할라이드는 Cu(or Ag)-M-X로 구성되고,
상기 M은 납(Pb), 비스무트(Bi), 은(Ag), 아연(Zn), 카드뮴(Cd), 갈륨(Ga) 및 인듐(In)중 적어도 하나를 포함하고,
상기 X는 요오드(I), 브롬(Br) 및 염소(Cl) 중 적어도 하나를 포함하는 박막 트랜지스터 제조 방법.
- 제6항에 있어서,
상기 반도체층을 형성하는 단계에서
상기 반도체층은 스핀코팅, 바코팅, 스프레이(Spray), 잉크젯(Inkjet), 플렉소그라피(Flexography), 스크린(Screen), Dip-Coating, 화학 증착(CVD), 원자층 증착(ADL), 스퍼터링, 열 증착(Thermal Evaporation) 및 그라비어(Gravure) 방법 중 어느 하나의 방법으로 형성되는 박막 트랜지스터 제조 방법.
- 삭제
- 제1항 및 제5항 중 어느 한 항에 따른 박막 트랜지스터 및 산화물 반도체층을 포함하는 다이오드.
- 제9항에 있어서,
상기 산화물 반도체층은 상기 박막 트랜지스터의 게이트 절연막과 상기 반도체층 사이에 배치되고,
상기 박막 트랜지스터의 반도체층은 P형 반도체층이고,
상기 산화물 반도체층은 N형 반도체층인 다이오드.
- 제10항에 있어서,
상기 산화물 반도체층은 IGZO(Indium Gallium Zinc Oxide), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 어느 하나로구성되고,
상기 박막 트랜지스터는 상기 다성분계 할라이드로 구성되는 다이오드.
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| KR1020180107657A KR102098492B1 (ko) | 2018-09-10 | 2018-09-10 | 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 다이오드 |
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| KR1020180107657A KR102098492B1 (ko) | 2018-09-10 | 2018-09-10 | 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 다이오드 |
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Family Applications (1)
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| KR1020180107657A KR102098492B1 (ko) | 2018-09-10 | 2018-09-10 | 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 다이오드 |
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| KR101645971B1 (ko) | 2010-01-07 | 2016-08-09 | (주) 파루 | 단분자가 도핑된 단일 벽 탄소 나노튜브 및 이를 이용한 박막 트랜지스터 |
| KR101829309B1 (ko) * | 2010-01-22 | 2018-02-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR102100290B1 (ko) * | 2012-08-14 | 2020-05-27 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 그 제조 방법과 상기 박막 트랜지스터를 포함하는 표시 장치 |
| KR20150080947A (ko) * | 2013-12-27 | 2015-07-13 | 삼성정밀화학 주식회사 | 산화물 반도체 제조용 용액 조성물 및 이를 이용하여 제조된 박막 트랜지스터 |
-
2018
- 2018-09-10 KR KR1020180107657A patent/KR102098492B1/ko active IP Right Grant
Non-Patent Citations (2)
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|---|
| Ao Liu, et al., Room-Temperature Solution-Synthesized p-Type Copper(I) Iodide Semiconductors for Transparent Thin-Film Transistors and Complementary Electronics, Advanced Materials(2018.07.04.) 1부.* |
| T. Jun, et al., Material Design of p-Type Transparent Amorphous Semiconductor, Cu-Sn-I, Advanced Materials(2018.01.30.) 1부.* |
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| KR20200029674A (ko) | 2020-03-19 |
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