JP2010016126A - 薄膜電界効果型トランジスタ、その製造方法、およびそれを用いた表示装置 - Google Patents

薄膜電界効果型トランジスタ、その製造方法、およびそれを用いた表示装置 Download PDF

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Abstract

【課題】本発明の目的は、電界効果移動度が高く、高ON/OFF比を有し、かつ環境温度依存性が改良されたTFTおよびその製造方法を提供することにある。およびそれを用いた表示装置を提供することである。
【解決手段】基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有するTFTであって、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層の抵抗より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極が互いに平面状重なりを有しない位置に配置されていることを特徴とする。TFTの製造方法および表示装置も開示される。
【選択図】なし

Description

本発明は、薄膜電界効果型トランジスタ、その製造方法、およびそれを用いた表示装置に関する。特に活性層にアモルファス酸化物半導体を用いた薄膜電界効果型トランジスタ、その製造方法、およびそれを用いた表示装置に関する。
近年、液晶やエレクトロルミネッセンス(ElectroLuminescence:EL)技術等の進歩により、平面薄型画像表示装置(Flat Panel Display:FPD)が実用化されている。特に、電流を通じることによって励起され発光する薄膜材料を用いた有機電界発光素子(以後、「有機EL素子」と記載する場合がある)は、低電圧で高輝度の発光が得られるために、携帯電話ディスプレイ、パーソナルデジタルアシスタント(PDA)、コンピュータディスプレイ、自動車の情報ディスプレイ、TVモニター、あるいは一般照明を含む広い分野で、デバイスの薄型化、軽量化、小型化、および省電力のなどが期待されている。
これらFPDは、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる電界効果型薄膜トランジスタ(以後の説明で、Thin Film Transistor、もしくはTFTと記載する場合がある)のアクティブマトリクス回路により駆動されている。
一方、これらFPDのより一層の薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の替わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。
しかし、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。
アモルファス酸化物、例えば、In−Ga−Zn−O系アモルファス酸化物は低温での成膜が可能であり、プラスチックフィルム上に室温成膜可能な材料として注目されている(例えば、非特許文献1参照)。しかしながら、アモルファス酸化物半導体を用いたTFTの活性層に用いると、OFF電流が高く、ON/OFF比が低いという問題を有していた。例えば、アモルファス酸化物半導体としてキャリア濃度が2.1×1017/cmのIZO(In−Zn−O)を活性層に用いたTFTの構成が開示されている(例えば、非特許文献2参照)。しかしながら、依然としてOFF電流が高く、TFTゲート電圧を印可しない状態でも電流が流れてしまう”ノーマリーオン”の状態となってしまい、ON/OFF動作のための余分回路と電力消費を必要とする問題がある。
この問題を改良する手段として、アモルファス酸化物半導体のキャリア濃度を低減すること、例えば、1018/cm未満にするとTFTは動作し、1016/cm未満で良好なON/OFF比を持つTFTが得られること、さらに良好な低いオフ電流特性を持たせるには、キャリア濃度を1016/cm未満にすることが好ましいことが開示されている(例えば、特許文献1参照)。
一方、上記アモルファス酸化物半導体のキャリア濃度が1018/cm未満のTFTの製造方法としてゲート電極のパターンをマスクとしてソース電極及びドレイン電極のパターンを形成する製造方法、あるいはソース電極及びドレイン電極のパターンをマスクとしてゲート電極のパターンを形成する製造方法が開示され、それにより得られたゲート電極とソース電極及びドレイン電極が自己整合しているTFTが開示されている(例えば、特許文献2参照)。さらに、ソース部位とドレイン部位が、ゲート絶縁層を介して配されるゲート電極と自己整合して配され、ソース部位及びドレイン部位の水素濃度がチャネル部位の水素濃度より大きいTFTが開示されている(例えば、特許文献3参照)。
しかしながら、実用的に供されるTFTは、OFF電流が低く、ON/OFF比が高いことは勿論のこと、連続駆動してもその性能が変化しないこと、作動する環境の温度や湿度などの条件が変動しても安定した性能を示すことが要求され、未だ多くのクリアすべき課題が残る。
特開2006−186319号公報 特開2006−165527号公報 特開2007−250983号公報 NATURE、Vol.432(25 November、2004)、P.488−492 APPLIED PHYSICS LETTERS、89,062103(2006)
本発明の目的は、TFTおよびそれを用いた表示装置を提供することにあり、特に、電界効果移動度が高く、高ON/OFF比を有する電流−電圧特性が良好なTFTおよびそれを用いた表示装置を提供することにある。さらに、可撓性のある樹脂基板上に作製が可能な高性能のTFTを提供することにある。また、そのTFTを用いた表示装置を提供することにある。さらに、前記TFTの生産性に優れた製造方法を提供することにある。
本発明の上記課題は下記の手段によって解決された。
<1> 基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極とが互いに平面状重なりを有していないことを特徴とする薄膜電界効果型トランジスタ。
<2> 前記抵抗部の膜厚が前記活性層膜厚と同等もしくは厚いことを特徴とすることを特徴とする<1>に記載の薄膜電界効果型トランジスタ。
<3> 前記活性層が酸化物半導体を含有することを特徴とする<1>又は<2>に記載の薄膜電界効果型トランジスタ。
<4> 前記活性層及び前記抵抗部が酸化物半導体を含有し、かつ前記抵抗部の酸素濃度が前記活性層の酸素濃度より高いことを特徴とする<1>〜<3>のいずれかに記載の薄膜電界効果型トランジスタ。
<5> 前記活性層の電気伝導度が10−1Scm−1以上10Scm−1未満であることを特徴とする<1>〜<4>のいずれかに記載の薄膜電界効果型トランジスタ。
<6> 前記活性層の電気伝導度と前記抵抗部の電気伝導度比率が10以上10以下であることを特徴とする<5>に記載の薄膜電界効果型トランジスタ。
<7> 前記抵抗部の前記ゲート電極に近い端部と前記ゲート電極の前記抵抗部に近い端部との平面上の距離が0nm以上100nm以下であることを特徴とする<1>〜<6>のいずれかに記載の薄膜電界効果型トランジスタ。
<8> 前記抵抗部の前記ゲート電極に近い端部と前記ゲート電極の前記抵抗部に近い端部との平面上の距離が実質的に0nmであることを特徴とする<7>に記載の薄膜電界効果型トランジスタ。
<9> 前記活性層のアモルファス酸化物半導体がInを含有することを特徴とする<1>〜<8>のいずれかに記載の薄膜電界効果型トランジスタ。
<10> 前記活性層のアモルファス酸化物半導体がInとGa又はInとZnを含有することを特徴とする<9>に記載の薄膜電界効果型トランジスタ。
<11> 前記活性層のアモルファス酸化物半導体がIn、Ga及びZnを含有することを特徴とする<9>又は<10>に記載の薄膜電界効果型トランジスタ。
<12> 前記抵抗層がアモルファス酸化物であることを特徴とする<1>〜<11>のいずれかに記載の薄膜電界効果型トランジスタ。
<13> 前記抵抗層のアモルファス酸化物がInを含有することを特徴とする<12>に記載の薄膜電界効果型トランジスタ。
<14> 前記抵抗層のアモルファス酸化物がInとGa又はInとZnを含有することを特徴とする<13>に記載の薄膜電界効果型トランジスタ。
<15> 前記抵抗層のアモルファス酸化物がIn、Ga及びZnを含有することを特徴とする<13>又は<14>に記載の薄膜電界効果型トランジスタ。
<16> 前記基板がフレキシブル基板であることを特徴とする<1>〜<15>のいずれかに記載の薄膜電界効果型トランジスタ。
<17> 透明基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有し、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極が互いに平面状重なりを有しない位置に配置されている薄膜電界効果型トランジスタの製造方法であって、少なくとも、パターニングされた前記ゲート電極を形成する工程と該パターニングされた前記ゲート電極をマスクとして利用してパターニングされた前記抵抗部を形成する工程とを有することを特徴とする薄膜電界効果型トランジスタの製造方法。
<18> 透明基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有し、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極が互いに平面状重なりを有しない位置に配置されている薄膜電界効果型トランジスタの製造方法であって、少なくとも、パターニングされた前記ゲート電極を形成する工程と該パターニングされた前記ゲート電極をマスクとして利用してパターニングされた前記抵抗部、ソース電極およびドレイン電極を形成する工程とを有することを特徴とする薄膜電界効果型トランジスタの製造方法
<19> 透明基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有し、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極が互いに平面状重なりを有しない位置に配置されている薄膜電界効果型トランジスタの製造方法であって、少なくとも、パターニングされた前記抵抗部を形成する工程と該パターニングされた前記抵抗部またはソース電極及びドレイン電極をマスクとして利用してパターニングされた前記ゲート電極部を形成する工程とを有することを特徴とする薄膜電界効果型トランジスタの製造方法。
<20> 1対の電極と、少なくとも該電極間に介在する発光層とを有する発光素子と、該発光素子を駆動するための電界効果型トランジスタを備えた表示装置であって、該電界効果型トランジスタが<1>〜<16>のいずれかに記載の電界効果型トランジスタであることを特徴とする表示装置。
<21> 1対の電極と、少なくとも該電極間に介在する発光層とを有する発光素子と、該発光素子を駆動するための電界効果型トランジスタを備えた表示装置であって、該電界効果型トランジスタが<17>、<18>、又は<19>に記載の電界効果型トランジスタの製造方法によって製造された電界効果型トランジスタであることを特徴とする表示装置。
アモルファス酸化物半導体を用いたTFTは、室温成膜が可能であり、可撓性プラスチックフイルムを基板として作製が可能であるので、フイルム(フレキシブル)TFTの活性層の材料として注目された。特に特開2006−186319号公報で開示されているように、ポリエステルフィルム基板上にキャリア濃度を1018/cm未満のアモルファス酸化物半導体を活性層に用いて、電界効果移動度10cm/Vs、ON/OFF比10超の性能を持つTFTが報告されている。
しかしながら、これを例えば表示装置の駆動回路に用いる場合、移動度、ON/OFF比の観点から駆動回路を動作するには性能がまだ不十分であった。活性層に用いられるアモルファス酸化物半導体は、キャリア濃度が下がると電子移動度が下がる傾向があるので、良好なOFF特性と、高移動度を両立するTFTを形成することが困難であった。
本発明者らは、鋭意、開発探索を進めた結果、基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有するTFTであって、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極が互いに平面状重なりを有しない位置に配置することにより、全く予想外に課題が解決し得ることを見出し、本発明に到達した。即ち、キャリア濃度が高濃度のアモルファス酸化物半導体であっても、充分に低いOFF電流に制御できることが見出されたのである。
さらに、前記TFTの製造方法として、自己整合によるパターニングを利用し、ゲート電極と高抵抗膜を優れた精度で整合できる生産性に優れた製造方法を利用することでTFTは、ゲート電極と抵抗部が平面上重ならず、かつ抵抗部のゲート電極に近い端部とゲート電極の抵抗部に近い端部とが一致した構成、即ち、該平面上の距離が実質的に0nmである構成をとることができる。本構成によれば、抵抗部が活性層として作用することを防ぎ、均一性の高いTFTを形成することができる。また、同様にゲート電極とソース電極、ドレイン電極が平面上重ならない構成をとることができ、ゲートとソース電極、ドレイン電極間で生じる寄生容量の影響を小さくすることができる。
本発明によると、電界効果移動度が高く、高ON/OFF比を有する電流−電圧特性が良好なTFTが提供される。特に、可撓性基板を用いたフイルム(フレキシブル)TFTとして有用なTFTが提供される。また、前記TFTを用いた表示装置が提供される。さらにゲート電極と抵抗膜を優れた精度で整合する生産性に優れた該TFTの製造法方法が提供される。
1.薄膜電界効果型トランジスタ(TFT)
本発明のTFTは、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を順次有し、ゲート電極に電圧を印加して、活性層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有するアクテイブ素子である。TFT構造として、スタガ構造及び逆スタガ構造いずれをも形成することができる。
好ましくは、前記活性層の電気伝導度が10−4Scm−1以上10Scm−1未満である。より好ましくは10−1Scm−1以上10Scm−1未満である。前記活性層の電気伝導度が10−4Scm−1を下まわると電界効果移動度としては高移動度が得られず、10Scm−1以上ではOFF電流が増加し、良好なON/OFF比が得られないので、好ましくない。
前記抵抗層の電気伝導度は、好ましくは10−2Scm−1以下、より好ましくは10−9Scm−1以上10−3Scm−1未満であり、前記活性層の電気伝導度より小さい。より好ましくは、抵抗層の電気伝導度に対する活性層の電気伝導度の比率(活性層の電気伝導度/抵抗層の電気伝導度)が、10以上10以下である。前記電気伝導度の比率が、10未満では、オフ電流低減効果が減少するため好ましくなく、108を超えると、オフ電流が増加し好ましくない。
また、動作安定性の観点から、抵抗層の膜厚が活性層の膜厚より厚いことが好ましい。より好ましくは、抵抗層の膜厚/活性層の膜厚の比が1を超え100以下、さらに好ましくは1を超え10以下である。
好ましくは、活性層及び抵抗層は低温成膜が可能という観点から酸化物半導体を含有することが好ましい。特に、酸化物半導体はアモルファス状態であることがさらに好ましい。
好ましくは、活性層の酸化物半導体の酸素濃度が抵抗層の酸化物半導体の酸素濃度より低い。
好ましくは、前記酸化物半導体がIn、GaおよびZnからなる群より選ばれる少なくとも1種若しくはこれらの複合酸化物を含む。より好ましくは、前記酸化物半導体が前記InおよびZnを含有し、前記抵抗層のZnとInの組成比(Inに対するZnの比率Zn/Inで表す)が前記活性層のZn/In比より大きい。好ましくは、抵抗層のZn/In比が活性層のZn/In比より3%以上大きく、さらに好ましくは、10%以上大きい。
好ましくは、前記基板が可撓性樹脂基板である。
本発明に於いては。好ましくは、抵抗部のゲート電極に近い端部とゲート電極の抵抗部に近い端部との平面上の距離が0nm以上100nm以下であり、より好ましくは、0nm以上10nm以下、さらに好ましくは実質的に0mmである。即ち、抵抗部のゲート電極に近い端部とゲート電極の抵抗部に近い端部とが平面上一致しているのが最も好ましい。
上記構成は、後述するように、スタガ構造(以後の説明で、トップゲート構造と記載する場合がある)、逆スタガ構造(以後の説明で、ボトムゲート構造と記載する場合がある)とも製造可能である。逆スタガ構造の場合は、パターニングされたゲート電極をマスクとして用いて抵抗部、ソース、ドレイン電極をパターニングすることにより、抵抗部のゲート電極に近い端部とゲート電極の抵抗部に近い端部との平面上の距離が実質的に0mmである構成を精度よく製造することができる。スタガ構造の場合、パターニングされた抵抗部またはソース電極及びドレイン電極をマスクとして用いてゲート電極をパターニングすることにより、抵抗部のゲート電極に近い端部とゲート電極の抵抗部に近い端部との平面上の距離が実質的に0mmである構成を精度よく製造することができる。
図1に示すようなボトムゲート構造の自己整合による製造の一例を下記に示す。図9に製造工程を概略断面図で示した。
基板上に、ゲート電極を成膜パターニングした後(図9a)、ゲート絶縁膜を成膜(図9b)、さらには活性層を成膜し、ポジレジストを塗布形成し(図9c)、この段階でゲート電極をマスクとして基板側から前記ポジレジストを露光し現像する(図9d)。該露光は直進性の強いレーザー光をスキャンすることで行うこともできる。レジストは抵抗層を形成される部分を含む露光部分では除去される(図9e)。レジストパターンのうち抵抗部に対応する部分の端部は先に形成されている前記ゲート電極の端部と一致する。ついで活性層をエッチング、レジストを剥離する(図9f、g)。これにより活性層端部とゲート電極端部が一致する。レジスト剥離後、リフトオフ工程にて、抵抗部、ソース電極、ドレイン電極を作製する。再度、ポジレジストを塗布形成し(図9h)、同様にゲート電極をマスクとして露光、現像する(図9i)。レジストは抵抗層形成領域が除去される。この後、抵抗層、ソース、ドレイン電極を成膜した後(図9j)、レジストを剥離する(図9k)。この結果、ゲート電極と抵抗部、およびソース、ドレイン電極が平面状に重なりを生じない自己整合型のトランジスタが形成される。
図6に示すようなトップゲート構造は、下記の製造方法によって自己整合により製造することができる。図10に製造工程を概略断面図で示した。
基板上に活性層を成膜パパターニングする(図10a)。ついでリフトオフ工程にて抵抗部 、ソース電極、ドレイン電極をパターニングする。具体的にはレジスト塗布し(図10b)、露光、現像した後(図10c)、抵抗部、ソース電極、ドレイン電極を成膜し(図10d)、レジストを剥離することでパターニングされた抵抗部、ソース電極、ドレイン電極が形成される(図10e)。抵抗部とソース電極、ドレイン電極は、全く同一にパターニングされる。次いでゲート絶縁膜を成膜する(図10f)。ゲート電極の形成は、抵抗部(即ちソース電極、ドレイン電極)をマスクにして、リフトオフ工程で形成する。具体的にはレジストを塗布し(図10g)、抵抗部またはソース電極及びドレイン電極をマスクとして基板側から露光し、現像する。レジストはゲートを形成する部分が除去される。この後ゲート電極を成膜(図10h)、残りのレジストを剥離することでゲート電極と抵抗部、ソース電極、ドレイン電極が平面状に重なりを生じない自己整合型のトランジスタを形成できる(図10i)。
好ましくは、本発明に用いられる基板が可撓性樹脂基板である。
本発明のTFTについて以下にさらに詳細に説明する。
1)活性層
本発明に用いられる活性層には、アモルファス酸化物半導体が用いられる。アモルファス酸化物半導体は、低温で成膜可能である為に、プラスティックのような可撓性のある樹脂基板に作製が可能である。低温で作製可能な良好なアモルファス酸化物半導体としては、少なくともInを含む酸化物、InとGaを含む酸化物、InとZnを含む酸化物、In、Ga及びZnを含有する酸化物であり、組成構造としては、InGaO(ZnO)(mは6未満の自然数)のものが好ましいことが知られている。これらは、キャリアが電子のn型半導体である。もちろん、ZnO・Rh、CuGaO、SrCuのようなp型酸化物半導体を活性層に用いても良い。特開2006−165529に開示されている酸化物半導体を用いることもできる。
具体的に本発明に係るアモルファス酸化物半導体は、In−Ga−Zn−Oを含み構成され、結晶状態における組成がInGaO(ZnO)(mは6未満の自然数)で表されるアモルファス酸化物半導体が好ましい。特に、InGaZnOがより好ましい。この組成のアモルファス酸化物半導体の特徴としては、電気伝導度が増加するにつれ、電子移動度が増加する傾向を示す。また、電気伝導度を制御するには、成膜中の酸素分圧より制御が可能である。もちろん、活性層には酸化物半導体だけではなく、Si、Geなどの無機半導体、GaAs等の化合物半導体、ペンタセン、ポリチオフェン等の有機半導体材料、カーボンナノチューブ等にも適応可能である。
<活性層及び抵抗層の電気伝導度>
本発明においては、活性層と該活性層とソース電極又はドレイン電極の少なくとも一方との間に該活性層より電気抵抗率の高い抵抗部を有する。
好ましくは、抵抗層の電気伝導度に対する活性層の電気伝導度の比率(活性層の電気伝導度/抵抗層の電気伝導度)は、10以上1010以下であり、より好ましくは、10以上10以下である。好ましくは、前記活性層の電気伝導度が10−4Scm−1以上10Scm−1未満である。より好ましくは10−1Scm−1以上10Scm−1未満である。
抵抗層の電気伝導度は、好ましくは10−2Scm−1以下、より好ましくは10−9Scm−1以上10−3Scm−1以下である。
上記の構成の活性層及び抵抗層を用いることにより、移動度が10cm/(V・秒)以上の高い移動度のTFTで、オン・オフ比が10以上のトランジスタ特性を実現できる。
<電気伝導度の調整手段>
電気伝導度の調整手段としては、活性層及び抵抗層が酸化物半導体である場合は下記の手段を挙げることが出来る。
(1)酸素欠陥による調整
酸化物半導体において、酸素欠陥ができると、キャリア電子が発生し、電気伝導度が大きくなることが知られている。よって、酸素欠陥量を調整することにより、酸化物半導体の電気伝導度を制御することが可能である。酸素欠陥量を制御する具体的な方法としては、成膜中の酸素分圧、成膜後の後処理時の酸素濃度と処理時間等がある。ここでいう後処理とは、具体的に100℃以上の熱処理、酸素プラズマ、UVオゾン処理がある。これらの方法の中でも、生産性の観点から成膜中の酸素分圧を制御する方法が好ましい。成膜中の酸素分圧を調整することにより、酸化物半導体の電気伝導度の制御ができることは、特開2006−165529に開示されており、本手法を利用することができる。
(2)組成比による調整
酸化物半導体の金属組成比を変えることにより、電気伝導度が変化することが知られている。例えば、InGaZn1−XMgにおいて、Mgの比率が増えていくと、電気伝導度が小さくなることが、特開2006−165529に開示されている。また、(In1−X(ZnO)の酸化物系において、Zn/In比が10%以上では、Zn比率が増加するにつれ、電気伝導度が小さくなることが報告されている(「透明導電膜の新展開II」シーエムシー出版1、P.34−35)。これら組成比を変える具体的な方法としては、例えば、スパッタによる成膜方法においては、組成比が異なるターゲットを用いる。または、多元のターゲットにより、共スパッタし、そのスパッタレートを個別に調整することにより、膜の組成比を変えることが可能である。
(3)不純物による調整
酸化物半導体に、Li,Na,Mn,Ni,Pd,Cu,Cd,C,N,P等の元素を不純物として添加することにより、電子キャリア濃度を減少させること、つまり電気伝導度を小さくすることが可能であることが、特開2006−165529に開示されている。不純物を添加する方法としては、酸化物半導体と不純物元素とを共蒸着により行う、成膜された酸化物半導体膜に不純物元素のイオンをイオンドープ法により行う等がある。
(4)酸化物半導体材料による調整
上記(1)〜(3)においては、同一酸化物半導体系での電気伝導度の調整方法を述べたが、もちろん酸化物半導体材料を変えることにより、電気伝導度を変えることができる。例えば、一般的にSnO系酸化物半導体は、In系酸化物半導体に比べて電気伝導度が小さいことが知られている。このように酸化物半導体材料を変えることにより、電気伝導度の調整が可能である。特に電気伝導度の小さい酸化物材料としては、Al、Ga、ZrO、Y、Ta、MgO、HfO等の酸化物絶縁体材料が知られており、これらを用いることも可能である。
電気伝導度を調整する手段としては、上記(1)〜(4)の方法を単独に用いても良いし、組み合わせても良い。
<活性層及び抵抗層の形成方法>
活性層及び抵抗層の成膜方法は、酸化物半導体の多結晶焼結体をターゲットとして、気相成膜法を用いるのが良い。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法(PLD法)が適している。さらに、量産性の観点から、スパッタリング法が好ましい。
例えば、RFマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。酸素流量が多いほど電気伝導度を小さくすることができる。
成膜した膜は、周知のX線回折法によりアモルファス膜であることが確認できる。
また、膜厚は触針式表面形状測定により求めることができる。組成比は、RBS(ラザフォード後方散乱)分析法により求めることができる。
2)抵抗部
本発明に於ける抵抗部は、活性層とドレイン電極またはソース電極の少なくとも一方との間に配され、ゲート電極と平面上重ならない位置に配置される。本発明に用いられる抵抗部は、電気伝導度としては10−2Scm以下が好ましく、より好ましくは10−9Scm以下である。
好ましくは、抵抗部がアモルファス酸化物よりなる。抵抗部に用いられるアモルファス酸化物は、少なくともInを含有する。より好ましくは、InとGaを含有又はInとZnを含有するアモルファス酸化物である。さらに好ましくは、In、Ga及びZnを含有するアモルファス酸化物である。
<活性層と抵抗層の膜厚>
抵抗層の膜厚が活性層の膜厚より厚いことが好ましい。より好ましくは、抵抗層の膜厚/活性層の膜厚比が1を超え100以下さらに好ましくは1を超え10以下である。活性層の膜厚は1nm以上100nm以下が好ましく、より好ましくは2.5nm以上30nm以下である。抵抗層の膜厚は5nm以上500nm以下が好ましくより好ましくは10nm以上100nm以下である。本発明に於ける活性層の膜厚は、作成した素子断面のHRTEM(High Resolution TEM)写真撮影により測定することができる。
抵抗部に用いられるアモルファス酸化物は、前述の活性層の材料について説明した材料より選択して用いることができる。電気抵抗率は、前述の活性層におけるキャリア濃度の制御手段について説明したと同様の手段により調整することができる。
3)ゲート電極
本発明におけるゲート電極としては、例えば、Al、Mo、Cr、Ta、Ti、Au、Ag等の金属、Al−Nd、APC等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。
ゲート電極の厚みは、10nm以上1000nm以下とすることが好ましい。
電極の成膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、ITOを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。またゲート電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。
4)ゲート絶縁膜
ゲート絶縁膜としては、SiO、SiN、SiON、Al、Y2、Ta、HfO等の絶縁体、又はそれらの化合物を少なくとも二つ以上含む混晶化合物が用いられる。また、ポリイミドのような高分子絶縁体もゲート絶縁膜として用いることができる。
ゲート絶縁膜の膜厚としては10nm〜10μmが好ましい。ゲート絶縁膜はリーク電流を減らす、電圧耐性を上げる為に、ある程度膜厚を厚くする必要がある。しかし、ゲート絶縁膜の膜厚を厚くすると、TFTの駆動電圧の上昇を招く結果となる。その為、ゲート絶縁膜の膜厚は無機絶縁体だと50nm〜1000nm、高分子絶縁体だと0.5μm〜5μmで用いられることが、より好ましい。特に、HfOのような高誘電率絶縁体をゲート絶縁膜に用いると、膜厚を厚くしても、低電圧でのTFT駆動が可能であるので、特に好ましい。
5)ソース電極及びドレイン電極
本発明におけるソース電極及びドレイン電極材料として、例えば、Al、Mo、Cr、Ta、Ti、Au、Ag等の金属、Al−Nd、APC等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。特に好ましくは、IZOである。
ソース電極及びドレイン電極の厚みは、10nm以上1000nm以下とすることが好ましい。
電極の製膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、ITOを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。またソース電極及びドレイン電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。
6)基板
本発明に用いられる基板は特に限定されることはなく、例えばYSZ(ジルコニア安定化イットリウム)、ガラス等の無機材料、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル、ポリスチレン、ポリカ−ボネ−ト、ポリエ−テルスルホン、ポリアリレ−ト、アリルジグリコ−ルカ−ボネ−ト、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ(クロロトリフルオロエチレン)等の合成樹脂等の有機材料、などが挙げられる。前記有機材料の場合、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、低吸湿性等に優れていることが好ましい。
本発明においては特に可撓性基板が好ましく用いられる。可撓性基板に用いる材料としては、透過率の高い有機プラスチックフィルムが好ましく、例えばポリエチレンテレフタレート、ポリブチレンフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ(クロロトリフルオロエチレン)等のプラスティックフィルムを用いることができる。また、フィルム状プラスティック基板には、絶縁性が不十分の場合は絶縁層、水分や酸素の透過を防止するためのガスバリア層、フィルム状プラスティック基板の平坦性や電極や活性層との密着性を向上するためのアンダーコート層等を備えることも好ましい。
ここで、可撓性基板の厚みは、50μm以上500μm以下とすることが好ましい。これは、可撓性基板の厚みを50μm未満とした場合には、基板自体が十分な平坦性を保持することが難しいためである。また、可撓性基板の厚みを500μmよりも厚くした場合には、基板自体を自由に曲げることが困難になる、すなわち基板自体の可撓性が乏しくなるためである。
8)保護絶縁膜
必要によって、TFT上に保護絶縁膜を設けても良い。保護絶縁膜は、活性層または抵抗層の半導体層を大気による劣化から保護する目的や、TFT上に作製される電子デバイスとを絶縁する目的がある。
その具体例としては、MgO、SiO、SiO、Al、GeO、NiO、CaO、BaO、Fe、Y、TiO等の金属酸化物、SiN、SiN等の金属窒化物、MgF、LiF、AlF、CaF等の金属フッ化物、ポリエチレン、ポリプロピレン、ポリメチルメタクリレート、ポリイミド、ポリウレア、ポリテトラフルオロエチレン、ポリクロロトリフルオロエチレン、ポリジクロロジフルオロエチレン、クロロトリフルオロエチレンとジクロロジフルオロエチレンとの共重合体、テトラフルオロエチレンと少なくとも1種のコモノマーとを含むモノマー混合物を共重合させて得られる共重合体、共重合主鎖に環状構造を有する含フッ素共重合体、吸水率1%以上の吸水性物質、吸水率0.1%以下の防湿性物質等が挙げられる。
保護絶縁膜の形成方法については、特に限定はなく、例えば、真空蒸着法、スパッタリング法、反応性スパッタリング法、MBE(分子線エピタキシ)法、クラスターイオンビーム法、イオンプレーティング法、プラズマ重合法(高周波励起イオンプレーティング法)、プラズマCVD法、レーザーCVD法、熱CVD法、ガスソースCVD法、コーティング法、印刷法、転写法を適用できる。
9)後処理
必要によって、TFTの後処理として、熱処理を行っても良い。熱処理としては、温度100℃以上で、大気下または窒素雰囲気下で行う。熱処理を行う工程としては、半導体層を成膜後でも良いし、TFT作製工程の最後に行っても良い。熱処理を行うことにより、TFTの特性の面内バラつきが抑制される、駆動安定性が向上する等の効果がある。
10)構造
次に、図面を用いて、詳細に本発明のTFTの構造を説明する。なお、図中、破線はゲート電極と抵抗部との平面上の重なり関係を明らかにするための補助線である。
図1は、本発明のTFTの一例を示す逆スタガ(ボトムゲート)構造の一例を示す断面模式図である。基板1がプラスチックフィルムなどの可撓性基板の場合、基板1の少なくとも一方の面に絶縁層6を配し、その上にゲート電極2、ゲート絶縁膜3、パターン化された活性層4、パターン化された抵抗部7−1,7−2を積層して有し、その表面にソース電極5−1とドレイン電極5−2が設置される。平面上、抵抗部7−1,7−2のゲート電極2に近い端部とゲート電極2の抵抗部7−1,7−2に近い端部が重なり合っていない(図中の破線で境界線を示す)。
本構成によれば、活性層4のキャリア濃度が例えば1018/cm以上と高くして高いON電流を得ても、抵抗部7によりOFF電流値が抑制され低く保たれる。従って、本構成によれば、ON/OFF比が高く、高電流を発生することができるので有機EL素子の駆動制御に適したTFTが得られる。さらに、前記TFTの製造方法として、自己整合によるパターニングを利用し、ゲート電極と高抵抗膜を優れた精度で整合できる生産性に優れた製造方法を利用することにより、ゲーート電極と抵抗部が平面上重ならない構成をとることができ、抵抗部が活性層として作用することを防ぎ、均一性の高いTFTを形成することができる。同様にゲート電極とソース電極、ドレイン電極が平面上重ならない構成をとることができ、ゲートとソース電極、ドレイン電極間で生じる寄生容量の影響を小さくすることができる。
図2は、本発明のTFTの別の逆スタガ構造(ボトムゲート構造)の一例を示す断面模式図である。活性層14の厚みよりも抵抗部17−1,17−2の厚みが厚い構成である。本構成でも同様に、OFF電流値が抑制され、高いON/OFF比が得られる効果が得られる。
図3は、本発明のTFTの別の逆スタガ構造(ボトムゲート構造)の一例を示す断面模式図である。一様に設けられた活性層24の上に、パターン化された高活性部27−1,27−2が配置された構成である。本構成によっても図1の構成と同様の効果が得られる。しかしながら、この構成のTFTの製造工程で、パターン化された抵抗部を形成する工程で、エッチング液などにより活性層が損傷を受ける懸念がある。
図4は、本発明のTFTの別の逆スタガ構造(ボトムゲート構造)の一例を示す断面模式図である。この構成は、ゲート絶縁膜上の1平面上にソース電極35−1、抵抗部37−1、活性層34、37−2、ドレイン電極35−2が配列され、活性層34とソース電極35−1、及び活性層34とドレイン電極35−2との間に、それぞれ、抵抗部37−1、抵抗部37−2が配され、且つゲート電極32と抵抗部37−1,37−2とが平面上重なることが無く配される。
図5は、本発明のTFTのスタガ構造(トップゲート構造)の一例を示す断面模式図である。基板がプラスチックフィルムなどの可撓性基板の場合、基板41の少なくとも一方の面に絶縁層46を配し、その上にパターン化された抵抗部47−1,47−2とそれらの間にパターン化された活性層44が形成される。形成された抵抗部47−1,47−2の上にソース電極45−1とドレイン電極45−2が形成され、さらにゲート絶縁膜43、及びゲート電極42が設置される。ゲート電極42は抵抗部47−1,47−2と平面上重なることが無く配される。
図6は、本発明のTFTの別のスタガ構造(トップゲート構造)の一例を示す断面模式図である。図5と同様のスタガ構造を有するが、図5では活性層44の厚みに比べて抵抗層47−1,47−2の厚みがより厚い構成であるが、図6では活性層54の厚みと抵抗層57−1,57−2の厚みが同等である構成である。
図7は本発明のTFTの別のスタガ構造(トップゲート構造)の一例を示す断面模式図である。この構成においては、活性層64はパターニングされずに一様に形成される。抵抗部67−1,67−2およびソース電極65−1、ドレイン電極65−2がパターニングされて形成される。ゲート絶縁膜63を形成後、ゲート電極62が平面上抵抗部67−1,67−2と重なることが無く配される。
図8は、本発明に於けるゲート電極と抵抗部との平面上の重なりを模式的に示す断面模式図である。平面上重なりを有しないとは、抵抗部77−1,77−2のゲート電極72に近い端面とゲート電極72の抵抗部に近い端面との間の間隙d、またはd’が0nm、即ち、前記の抵抗部77−1,77−2のゲート電極72に近い端面とゲート電極72の抵抗部に近い端面が一致しているか、又は前記間隙d、またはd’が正の数値を示すことを意味する。好ましくは、本発明においては、前記間隙d、またはd’が100nm以下であり、より好ましくは、10nm以下であり、最も好ましくは実質的に0nmである。図8aが平面上重なりを有しない状態を表す。図8bはゲート電極と抵抗部とが平面上重なり合っている状態(比較例)を表す。本発明では、d、またはd’が負の数値で表される。
図11は、本発明のTFT素子を用いたアクティブマトリクス駆動型有機EL表示装置の等価回路の模式図である。本発明における有機EL表示装置の回路は、特に図11に示すものに限定されるものではなく、従来公知の回路をそのまま応用することができる。
2.表示装置
本発明の電界効果型薄膜トランジスタは、液晶やEL素子を用いた画像表示装置、特に平面薄型表示装置(Flat Panel Display:FPD)に好ましく用いられる。より好ましくは、基板に有機プラスチックフィルムのような可撓性基板を用いたフレキシブル表示装置に用いられる。特に、本発明の電界効果型薄膜トランジスタは、移動度が高いことから有機EL素子を用いた表示装置、フレキシブル有機EL表示装置に最も好ましく用いられる。
(応用)
本発明のTFTは、液晶やEL素子を用いた画像表示装置、特にFPDのスイッチング素子、駆動素子として用いることができる。特に、フレキシブルFPD装置のスイッチング素子、駆動素子として用いるのが適している。さらに本発明の電界効果型薄膜トランジスタを用いた表示装置は、携帯電話ディスプレイ、パーソナルデジタルアシスタント(PDA)、コンピュータディスプレイ、自動車の情報ディスプレイ、TVモニター、あるいは一般照明を含む広い分野で幅広い分野で応用される。
また、本発明のTFTは、表示装置以外にも、有機プラスチックフィルムのような可撓性基板上に本発明の電界効果型薄膜トランジスタを形成し、ICカードやIDタグなどに幅広く応用が可能である。
以下に、本発明の薄膜電界効果型トランジスタについて、実施例により説明するが、本発明はこれら実施例により何ら限定されるものではない。
実施例1
1.活性層及び抵抗層の作製
<条件1>
InGaZnOの組成を有する多結晶焼結体をターゲットとして、RFマグネトロンスパッタ真空蒸着法により、Ar流量12sccm、O流量0.2sccm、RFパワー200W、圧力0.4Paの条件で行った。
<条件2>
条件1と同様に、但しO流量を0.6sccmに変更して行った。
<条件3>
条件1と同様に、但しO流量を1.4sccmに変更して行った。
<条件4>
条件1と同様に、但しO流量を1.5sccmに変更して行った。
<条件5>
条件1と同様に、但しO流量を1.8sccmに変更して行った。
上記条件1〜5とで同一条件で上記無アルカリガラス基板(コーニング社、品番NO.1737)に直接これらの層を100nm設けた物性測定用サンプルを作製した。これらの物性測定用サンプルを周知のX線回折法により分析した結果、これらの膜はアモルファス膜であることが確認できた。また、これらの物性測定用サンプルの電気伝導度および、ホール測定法によるキャリア濃度、及び組成比を測定した。得られた結果を表1に示す。
−電気伝導度の測定方法−
物性測定用サンプルの電気伝導度は、サンプルの測定されたシート抵抗と膜厚から計算し求めた。ここで、シート抵抗をρ(Ω/□)、膜厚をd(cm)とすると、電気伝導度σ(Scm−1)は、σ=1/(ρ*d)として算出される。
本実施例において、物性測定用サンプルのシート抵抗10Ω/□未満の領域ではロレスタ−GP(三菱化学社製)、シート抵抗10Ω/□以上の領域ではハイテスタ−UP(三菱化学社製)を用いて20℃の環境下で行った。物性測定用サンプルの膜厚測定には触針式表面形状測定器DekTak−6M(ULVAC社製)を用いた。
−ホール効果測定法によるキャリア濃度測定−
物性測定用サンプルのキャリア濃度の測定には、ResiTest8300型(東陽テクニカ社製)を用いてホール効果測定を行うことにより求めた。ホール効果測定は20℃の環境下で行った。尚、ホール効果測定を行うことにより、キャリア濃度だけではなく、キャリアのホール移動度も求めることができる。
−組成比の測定方法−
物性測定用サンプルの組成比のRBS(ラザフォード後方散乱)分析により、組成比を求めた。
表1より、酸化物半導体InGaZnOのスパッタ膜において、スパッタ時の酸素流量を上げる、つまりスパッタ膜中の酸素濃度を増やすと、電気伝導度が減少し、ホール移動度が減少することが示された。また、組成比において、Zn/In比が増加すると、電気伝導度が減少し、ホール移動度も減少することが示された。
2.TFT素子の作製
上記のアモルファス半導体材料およびアモルファス酸化物を用いて、本発明および比較のTFT素子を作成した。製造工程は図9に概略断面図で示される。
<ゲート電極の形成>
基板としては、無アルカリガラス板(コーニング社、品番NO.1737)を用いた。純水15分→アセトン15分→純水15分の順で超音波洗浄を行った前記基板上に、DCマグネトロンスパッタリング蒸着法(スパッタリング条件:スパッタガスAr=12sccm、DCパワー380W、圧力0.4Pa)により、ゲート電極としてのMo薄膜(厚み40nm)を形成した。ゲート電極Moのパターニングには、フォトリソソグラフィー法でパターニングを行った。
<ゲート絶縁膜の形成>
次にゲート電極上に、下記のゲート絶縁膜の形成を行った。
ゲート絶縁膜:SiOをRFマグネトロンスパッタ真空蒸着法(条件:ターゲットSiO、成膜温度54℃、スパッタガスAr/O=12/2sccm、RFパワー400W、成膜圧力0.4Pa)にて200nm形成し、ゲート絶縁膜を設けた。ゲート絶縁膜SiOのパターニングには、スパッタ時にシャドウマスクを用いることにより行った。
<活性層、抵抗層の自己整合による形成>
ゲート絶縁膜上に、前記活性層及び抵抗層作製条件のいずれかを用いて活性層及び抵抗層を設けた(各条件を表2に示した)。
パターニングは活性層を成膜し、ポジレジストを塗布形成し、この段階でゲート電極をマスクとして基板側から前記ポジレジストを露光し現像した。レジストは抵抗層を形成される部分を含む露光部分では除去される。レジストパターンのうち抵抗部に対応する部分の端部は先に形成されている前記ゲート電極の端部と一致した。ついで活性層をエッチング、レジストを剥離する。これにより活性層端部とゲート電極端部が一致する。レジスト剥離後、再度、ポジレジストを塗布形成し、同様にゲート電極をマスクとして露光、現像した。レジストは抵抗層形成領域が除去される。この後、抵抗層を成膜しレジストを剥離する。ゲート電極と抵抗部が平面状に重なりを生じない自己整合型のトランジスタを形成できる。
<ソース電極及びドレイン電極の形成>
次いで、抵抗層の上にソース電極及びドレイン電極としてITOを40nmの厚みにRFマグネトロンスパッタ(条件:成膜温度43℃、スパッタガスAr=12sccm、RFパワー40W、成膜圧力0.4Pa)にて、蒸着した。尚、ソース電極およびドレイン電極のパターニングには、リフトオフにより行った。以上により、チャネル長L=40μm、チャネル幅W=200μmの逆スタガ構造(図3)の本発明のTFT素子1,2および比較のTFT素子1,2を作製した。
3.性能評価
得られた各TFT素子について、飽和領域ドレイン電圧Vd=10V(ゲート電圧−10V≦Vg≦15V)でのTFT伝達特性の測定を行い、TFTの性能を評価した。TFT伝達特性の測定は、半導体パラメータ・アナライザー4156C(アジレントテクノロジー社製)を用いて行った。各パラメータと本発明に於けるその定義は下記の通りである。
・TFTの閾値電圧(Vth):電流値が50nAとなるときのゲート電圧である。
・OFF電流(Ioff):閾値電圧より5V低いゲート電圧におけるドレイン電流値である。単位は[A]である。
・ON電流(Ion):閾値電圧より5V高いゲート電圧におけるドレイン電流である。
・キャリア移動度:電界効果移動度を測定した。
飽和領域における電界効果移動度μは、TFT伝達特性から次式で求められる。
μ=(2L/W*Cox)*(∂Id1/2/∂Vg)
ここで、Lはチャネル長、Wはチャネル幅、Coxはゲート絶縁膜の静電容量、Idはドレイン電流、Vgはゲート電圧を示す。
以上の測定結果から得られたTFT特性を表2に示した。表2の結果より、本発明のTFT素子は、予想外に極めてON/OFF比が高く、また、電界効果移動度が大きく、有機EL表示装置の駆動に適した優れた性能を示した。
特に好ましくは、本発明の素子2が高い電界効果移動度、且つ高いON/OFF比を示し、最も優れた性能を示した。
一方、比較例のTFT素子では、本発明素子に比べ、電解効果移動度及びON/OFF比が共に低く、TFT性能が劣っていた。
実施例2
1.本発明のTFT素子3の作製
本発明のTFT素子1の作製において、基板にはポリエチレンナフタレートフィルムの両面に下記バリア機能を持つ絶縁層を有するバリア付きフイルムを用いた。その他はTFT素子1の作製と同様にして、本発明のTFT素子3を作製した。
絶縁層:SiONを500nmの厚みに蒸着した。SiONの蒸着にはRFマグネトロンスパッタリング蒸着法(スパッタリング条件:ターゲットSi、RFパワー400W、ガス流量Ar/O=12/3sccm、成膜圧力0.45Pa)を用いた。
2.性能評価
実施例1と同様に、TFT素子性能を評価した結果を表2に示した。
その結果、本発明のTFT素子3は、ガラス上に作製した本発明のTFT素子1と同等の電界移動度、ON/OFF比を示した。このことより、本発明のTFT素子は、有機プラスチックフィルムからなる可撓性基板上においても高移動度、高ON/OFF比を示すことがわかった。
実施例3
実施例1のTFT素子1においてソース、ドレイン電極および抵抗部とゲート電極との重なり(図8のd、d’で表される)変えた素子サンプルを作成した。d、d’が正の数値は、抵抗部とゲート電極との重なりが無く、間隙を有することを意味する(図8aに示される状態)。d、d’が負の数値は、抵抗部とゲート電極との重なり合っていることを意味する(図8bに示される状態であり、この場合のd、d’の絶対値は重なり巾を意味する)。比較の素子11、12が重なりを有する比較例である。
得られたTFT素子を実施例1と同様に評価した結果を表3に示した。
さらに、容量−電圧測定を行い、寄生容量を求め、表3に示した。容量−電圧測定には4294A(アジレント・テクノロジー社製)を用いた。
表3の結果より、本発明の構成の素子1,22は、ゲート電極、ソースドレイン電極間で生じる寄生容量が小さいことが明らかである。この寄生容量は有機ELの駆動を想定した場合、プログラム波形のなまり、保持容量の保持特性に影響を与える。
実施例4
1.本発明のTFT素子作製
下記に従って、本発明によるトップゲート型TFTを作製した。本実施のTFT素子の断面構造は図6、製造工程は図10に示した。
実施例1と同様に無アルカリガラス板(コーニング社 品番NO.1737)を用い、活性層を成膜パターニングする。成膜条件は実施例1と同様である。ついでリフトオフ工程にて抵抗部、ソース電極、ドレイン電極をパターニングする。具体的にはレジスト塗布し、露光、現像した後、抵抗部、ソース電極、ドレイン電極を成膜し、レジストを剥離することで抵抗部、ソース電極、ドレイン電極をパターニングする。このときの成膜条件は実施例1と同様の条件である。抵抗部とソース電極、ドレイン電極は、全く同一にパターニングされる。パターニング後、ゲート絶縁膜を成膜する。ゲート電極の形成は、ソース電極、ドレイン電極をマスクにしリフトオフ工程で形成する。具体的にはレジストを塗布し、ソース電極、ドレイン電極をマスクとして基板側から露光し、現像する。レジストはゲート電極を形成する部分が除去される。この後ゲート電極を成膜、残りのレジストを剥離することでゲート電極と抵抗部が平面状に重なりを生じない自己整合型のトランジスタを形成できる。ゲート絶縁膜、ゲート電極の成膜条件は実施例1と同様の条件である。ソース・ドレイン電極にはMoを用いた。
2.性能評価
実施例1と同様に、TFT素子性能を評価した結果、電解移動度が7.5cm/Vs、ON/OFF比が4.2×10であった。トップゲート構造のTFTでも高移動度、高ON/OFF比が得られた。
実施例5
1.有機EL表示装置の作製
(有機EL素子部の作製)
無アルカリガラス板(コーニング社 品番NO.1737)を用い、図11に示した回路構成を実施例1で示したTFTを用い作製した。有機EL素子の表示部に用いた下部電極は、実施例1のTFTのソース電極を延長し、陽極とした。
1)有機層の形成
洗浄後、順次、正孔注入層、正孔輸送層、発光層、正孔ブロッキング層、電子輸送層、および電子注入層を設けた。
各層の構成は、下記の通りである。各層はいずれも抵抗加熱真空蒸着により設けた。
正孔注入層:4,4',4''−トリス(2−ナフチルフェニルアミノ)トリフェニルアミン(2−TNATAと略記する)および2,3,5,6−テトラフルオロ−7,7,8,8−テトラシアノキノジメタン(F4−TCNQと略記する)を2−TNATAに対して1質量%含有する層、厚み160nm。
正孔輸送層:N,N'−ジナフチル−N,N’−ジフェニル−[1,1'−ビフェニル]−4,4'−ジアミン(α−NPDと略記する)、厚み10nm。
発光層:1,3−bis(carbazol−9−yl)benzene(mCPと略記する)および白金錯体Pt−1をmCPに対して13質量%含有する層、厚み60nm。
正孔ブロック層:aluminium (III) bis(2−methyl−8−quinolinato)−4−pnenylphenolate(BAlqと略記する)、厚み40nm。
電子輸送層:トリス(8−ヒドロキシキノニナート)アルミニウム(Alq3と略記する)、厚み10nm。
電子注入層:LiF、厚み1nm。
3)上部電極
素子サイズが1mm×1mmとなるようにシャドウマスクによりパターニングしてAlを厚み100nmに蒸着し、陰極とした。
(保護絶縁膜)
上部電極上に、保護絶縁膜として500nmのSiON膜をイオンプレーティング法により成膜した。
以下に実施例に用いた化合物の構造を示す。

Pt−1
(駆動試験)
得られた有機EL素子と実施例1で作製したTFTとを組みあわせて等価回路を構成し、種々の条件下で駆動試験を行った。
その結果、本発明のTFTを用いると連続して長安定した発光が得られた。
本発明の逆スタガ構造TFTを示す断面模式図である。 本発明の別の態様の逆スタガ構造TFTを示す断面模式図である。 本発明のさらに別の態様の逆スタガ構造TFTを示す断面模式図である。 本発明のさらに別の態様の逆スタガ構造TFTを示す断面模式図である。 本発明のスタガ構造TFTを示す断面模式図である。 本発明の別の態様のスタガ構造TFTを示す断面模式図である。 本発明のさらに別の態様のスタガ構造TFTを示す断面模式図である。 本発明のTFTにおけるゲート電極と抵抗部との重なりを説明する断面模式図である。(8a)は重なりが無く間隙を有する状態、(8b)は重なりを有する状態を示す。 本発明の逆スタガ構造TFTの製造工程を示す模式図である。 本発明のスタガ構造TFTの製造工程を示す模式図である。 本発明のTFT素子を用いたアクティブマトリクス駆動型有機EL表示装置の等価回路の模式図である。
符号の説明
1、11、21、31、41、51、61、71:基板
2、12、22、32、42、52、62、72:ゲート電極
3、13,23、33、43,53、63、73:ゲート絶縁膜
4、14、24、34、44、54、64、74:活性層
5−1、15−1、25−1、35−1、45−1、55−1、65−1、75−1:ソース電極
5−2、15−2、25−2、35−2、45−2、55−2、65−2、75−2:ドレイン電極
6、16,26、36、46,56、6、66,76:絶縁層
7−1、7−2、17−1、17−2,27−1、27−2、37−1、37−2、47−1、47−2,57−1、57−2、67−1、67−2、77−1、77−2,:抵抗層

Claims (21)

  1. 基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極とが互いに平面状重なりを有していないことを特徴とする薄膜電界効果型トランジスタ。
  2. 前記抵抗部の膜厚が前記活性層膜厚と同等もしくは厚いことを特徴とすることを特徴とする請求項1に記載の薄膜電界効果型トランジスタ。
  3. 前記活性層が酸化物半導体を含有することを特徴とする請求項1又は請求項2に記載の薄膜電界効果型トランジスタ。
  4. 前記活性層及び前記抵抗部が酸化物半導体を含有し、かつ前記抵抗部の酸素濃度が前記活性層の酸素濃度より高いことを特徴とする請求項1〜請求項3のいずれか1項に記載の薄膜電界効果型トランジスタ。
  5. 前記活性層の電気伝導度が10−1Scm−1以上10Scm−1未満であることを特徴とする請求項1〜請求項4のいずれか1項に記載の薄膜電界効果型トランジスタ。
  6. 前記活性層の電気伝導度と前記抵抗部の電気伝導度比率が10以上10以下であることを特徴とする請求項5に記載の薄膜電界効果型トランジスタ。
  7. 前記抵抗部の前記ゲート電極に近い端部と前記ゲート電極の前記抵抗部に近い端部との平面上の距離が0nm以上100nm以下であることを特徴とする請求項1〜請求項6のいずれか1項に記載の薄膜電界効果型トランジスタ。
  8. 前記抵抗部の前記ゲート電極に近い端部と前記ゲート電極の前記抵抗部に近い端部との平面上の距離が実質的に0nmであることを特徴とする請求項7に記載の薄膜電界効果型トランジスタ。
  9. 前記活性層のアモルファス酸化物半導体がInを含有することを特徴とする請求項1〜請求項8のいずれか1項に記載の薄膜電界効果型トランジスタ。
  10. 前記活性層のアモルファス酸化物半導体がInとGa又はInとZnを含有することを特徴とする請求項9に記載の薄膜電界効果型トランジスタ。
  11. 前記活性層のアモルファス酸化物半導体がIn、Ga及びZnを含有することを特徴とする請求項9又は請求項10に記載の薄膜電界効果型トランジスタ。
  12. 前記抵抗層がアモルファス酸化物であることを特徴とする請求項1〜請求項11のいずれか1項に記載の薄膜電界効果型トランジスタ。
  13. 前記抵抗層のアモルファス酸化物がInを含有することを特徴とする請求項12に記載の薄膜電界効果型トランジスタ。
  14. 前記抵抗層のアモルファス酸化物がInとGa又はInとZnを含有することを特徴とする請求項13に記載の薄膜電界効果型トランジスタ。
  15. 前記抵抗層のアモルファス酸化物がIn、Ga及びZnを含有することを特徴とする請求項13又は請求項14に記載の薄膜電界効果型トランジスタ。
  16. 前記基板がフレキシブル基板であることを特徴とする請求項1〜請求項15のいずれか1項に記載の薄膜電界効果型トランジスタ。
  17. 透明基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有し、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極が互いに平面状重なりを有しない位置に配置されている薄膜電界効果型トランジスタの製造方法であって、少なくとも、パターニングされた前記ゲート電極を形成する工程と該パターニングされた前記ゲート電極をマスクとして利用してパターニングされた前記抵抗部を形成する工程とを有することを特徴とする薄膜電界効果型トランジスタの製造方法。
  18. 透明基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有し、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極が互いに平面状重なりを有しない位置に配置されている薄膜電界効果型トランジスタの製造方法であって、少なくとも、パターニングされた前記ゲート電極を形成する工程と該パターニングされた前記ゲート電極をマスクとして利用してパターニングされた前記抵抗部、ソース電極およびドレイン電極を形成する工程とを有することを特徴とする薄膜電界効果型トランジスタの製造方法
  19. 透明基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有し、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極が互いに平面状重なりを有しない位置に配置されている薄膜電界効果型トランジスタの製造方法であって、少なくとも、パターニングされた前記抵抗部を形成する工程と該パターニングされた前記抵抗部またはソース電極及びドレイン電極をマスクとして利用してパターニングされた前記ゲート電極部を形成する工程とを有することを特徴とする薄膜電界効果型トランジスタの製造方法。
  20. 1対の電極と、少なくとも該電極間に介在する発光層とを有する発光素子と、該発光素子を駆動するための電界効果型トランジスタを備えた表示装置であって、該電界効果型トランジスタが請求項1〜請求項16のいずれか1項に記載の電界効果型トランジスタであることを特徴とする表示装置。
  21. 1対の電極と、少なくとも該電極間に介在する発光層とを有する発光素子と、該発光素子を駆動するための電界効果型トランジスタを備えた表示装置であって、該電界効果型トランジスタが請求項17、請求項18、又は請求項19に記載の電界効果型トランジスタの製造方法によって製造された電界効果型トランジスタであることを特徴とする表示装置。
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