JP2010045159A - 薄膜電界効果型トランジスタ及びその製造方法 - Google Patents
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Abstract
【課題】活性層にアモルファス酸化物半導体を用いたＴＦＴで、連続駆動しても閾値電圧の変動のない駆動安定性に優れたＴＦＴ及びその製造方法の提供。
【解決手段】基板１上に、ゲート電極２、ゲート絶縁膜３、アモルファス酸化物半導体層４と、ソース電極５−１及びドレイン電極５−２を有する薄膜電界効果型トランジスタであって、ゲート電極２とソース電極５−１及びドレイン電極５−２の少なくとも一方とが平面上重なりを有せず、ゲート電極２側端部とソース電極５−１及びドレイン電極５−２の少なくとも一方の側端部との隙間が、０．２μｍ以上５μｍ以下とする。
【選択図】図１
【解決手段】基板１上に、ゲート電極２、ゲート絶縁膜３、アモルファス酸化物半導体層４と、ソース電極５−１及びドレイン電極５−２を有する薄膜電界効果型トランジスタであって、ゲート電極２とソース電極５−１及びドレイン電極５−２の少なくとも一方とが平面上重なりを有せず、ゲート電極２側端部とソース電極５−１及びドレイン電極５−２の少なくとも一方の側端部との隙間が、０．２μｍ以上５μｍ以下とする。
【選択図】図１
Description
本発明は、活性層にアモルファス酸化物半導体を用いた薄膜電界効果型トランジスタ及びその製造方法に関する。
近年、液晶やエレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）技術等の進歩により、平面薄型画像表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）が実用化されている。特に、電流を通じることによって励起され発光する薄膜材料を用いた有機電界発光素子（以後、「有機ＥＬ素子」と記載する場合がある）は、低電圧で高輝度の発光が得られるために、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニター、あるいは一般照明を含む広い分野で、デバイスの薄型化、軽量化、小型化、および省電力の効果などが期待されている。
これらＦＰＤは、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる電界効果型薄膜トランジスタ（以後の説明で、Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、もしくはＴＦＴと記載する場合がある）のアクティブマトリクス回路により駆動されている。
これらＦＰＤは、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる電界効果型薄膜トランジスタ（以後の説明で、Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、もしくはＴＦＴと記載する場合がある）のアクティブマトリクス回路により駆動されている。
一方、これらＦＰＤのより一層の薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の替わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。
しかし、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。
そこで、低温での成膜が可能なアモルファス酸化物、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物を半導体薄膜に用いたＴＦＴが開示されている（例えば、特許文献１参照）。アモルファス酸化物半導体を用いたＴＦＴは、室温成膜が可能であり、フイルム上に作製が可能であるので、フイルム（フレキシブル）ＴＦＴの活性層の材料として最近注目を浴びている。
しかし、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。
そこで、低温での成膜が可能なアモルファス酸化物、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物を半導体薄膜に用いたＴＦＴが開示されている（例えば、特許文献１参照）。アモルファス酸化物半導体を用いたＴＦＴは、室温成膜が可能であり、フイルム上に作製が可能であるので、フイルム（フレキシブル）ＴＦＴの活性層の材料として最近注目を浴びている。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物半導体薄膜に用いたＴＦＴの構成としてボトムゲート型やボトムコンタクト型構成が開示されている（例えば、非特許文献１参照）。
特開２００７−７３７０１号公報
Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．４６，Ｎｏ．７Ａ、４０９６頁〜４０９８頁（２００７）
本発明の目的は、活性層にアモルファス酸化物半導体を用いたＴＦＴ及びその製造方法であって、ノーマリーオフ動作のＴＦＴを提供すること、さらには連続駆動しても閾値電圧の変動のない駆動安定性に優れたＴＦＴを提供することにある。また、その製造方法を提供することにある。
本発明の上記課題は下記の手段によって解決された。
＜１＞ 基板上に、ゲート電極、ゲート絶縁膜、アモルファス酸化物半導体層と、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記ゲート電極と前記ソース電極及びドレイン電極の少なくとも一方とが平面上重なりを有せず、前記ゲート電極側端部と前記ソース電極及びドレイン電極の少なくとも一方の側端部との隙間が、０．２μｍ以上５μｍ以下であることを特徴とする薄膜電界効果型トランジスタ。
＜２＞ 前記ゲート電極側端部と前記ソース電極の側端部との隙間及び前記ゲート電極側端部とドレイン電極の側端部との隙間が共に、０．２μｍ以上５μｍ以下であることを特徴とする＜１＞に記載の薄膜電界効果型トランジスタ。
＜３＞ 前記基板上に、順に、前記ゲート電極、前記ゲート絶縁膜、前記アモルファス酸化物半導体層、及び前記ソース電極及び前記ドレイン電極を有し、前記ゲート電極が光不透過性であり、且つ、前記ソース電極及び前記ドレイン電極が光透過性であることを特徴とする＜１＞又は＜２＞に記載の薄膜電界効果型トランジスタ。
＜４＞ 前記基板上に、順に、前記ゲート電極、前記ゲート絶縁膜、及び中間層を有し、該中間層上に前記ソース電極及び前記ドレイン電極及び前記アモルファス酸化物半導体層を有し、前記ゲート電極が光不透過性であり、且つ、前記ソース電極及び前記ドレイン電極が光透過性であることを特徴とする＜１＞又は＜２＞に記載の薄膜電界効果型トランジスタ。
＜５＞ 前記ソース電極及び前記ドレイン電極が前記アモルファス酸化物半導体層の厚みの３倍以上の厚みを有し、前記ソース電極及び前記ドレイン電極の側端部に該厚みが傾斜したテーパー部を有することを特徴とする＜４＞に記載の薄膜電界効果型トランジスタ。
＜６＞ 前記テーパー部の厚みの傾斜角度が６０°以下であることを特徴とする＜５＞に記載の薄膜電界効果型トランジスタ。
＜７＞ ＜１＞〜＜６＞のいずれかに記載の薄膜電界効果型トランジスタの製造方法であって、少なくとも、パターニングされた光不透過性ゲート電極を形成する工程とパターニングされた前記ゲート電極をマスクとして利用してパターニングされた光透過性ソース電極とドレイン電極を形成する工程とを有し、前記ソース電極とドレイン電極をパターニングする工程がネガ型フォトレジストによるレジストパターン形成とエッチング液によるエッチング工程を有することを特徴とする薄膜電界効果型トランジスタの製造方法。
＜８＞ 前記エッチング工程においてオーバーエッチングを施し、前記ソース電極及び前記ドレイン電極の側端部に前記ソース電極とドレイン電極の厚みが傾斜したテーパー部を形成することを特徴とする＜７＞に記載の薄膜電界効果型トランジスタの製造方法。
＜１＞ 基板上に、ゲート電極、ゲート絶縁膜、アモルファス酸化物半導体層と、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記ゲート電極と前記ソース電極及びドレイン電極の少なくとも一方とが平面上重なりを有せず、前記ゲート電極側端部と前記ソース電極及びドレイン電極の少なくとも一方の側端部との隙間が、０．２μｍ以上５μｍ以下であることを特徴とする薄膜電界効果型トランジスタ。
＜２＞ 前記ゲート電極側端部と前記ソース電極の側端部との隙間及び前記ゲート電極側端部とドレイン電極の側端部との隙間が共に、０．２μｍ以上５μｍ以下であることを特徴とする＜１＞に記載の薄膜電界効果型トランジスタ。
＜３＞ 前記基板上に、順に、前記ゲート電極、前記ゲート絶縁膜、前記アモルファス酸化物半導体層、及び前記ソース電極及び前記ドレイン電極を有し、前記ゲート電極が光不透過性であり、且つ、前記ソース電極及び前記ドレイン電極が光透過性であることを特徴とする＜１＞又は＜２＞に記載の薄膜電界効果型トランジスタ。
＜４＞ 前記基板上に、順に、前記ゲート電極、前記ゲート絶縁膜、及び中間層を有し、該中間層上に前記ソース電極及び前記ドレイン電極及び前記アモルファス酸化物半導体層を有し、前記ゲート電極が光不透過性であり、且つ、前記ソース電極及び前記ドレイン電極が光透過性であることを特徴とする＜１＞又は＜２＞に記載の薄膜電界効果型トランジスタ。
＜５＞ 前記ソース電極及び前記ドレイン電極が前記アモルファス酸化物半導体層の厚みの３倍以上の厚みを有し、前記ソース電極及び前記ドレイン電極の側端部に該厚みが傾斜したテーパー部を有することを特徴とする＜４＞に記載の薄膜電界効果型トランジスタ。
＜６＞ 前記テーパー部の厚みの傾斜角度が６０°以下であることを特徴とする＜５＞に記載の薄膜電界効果型トランジスタ。
＜７＞ ＜１＞〜＜６＞のいずれかに記載の薄膜電界効果型トランジスタの製造方法であって、少なくとも、パターニングされた光不透過性ゲート電極を形成する工程とパターニングされた前記ゲート電極をマスクとして利用してパターニングされた光透過性ソース電極とドレイン電極を形成する工程とを有し、前記ソース電極とドレイン電極をパターニングする工程がネガ型フォトレジストによるレジストパターン形成とエッチング液によるエッチング工程を有することを特徴とする薄膜電界効果型トランジスタの製造方法。
＜８＞ 前記エッチング工程においてオーバーエッチングを施し、前記ソース電極及び前記ドレイン電極の側端部に前記ソース電極とドレイン電極の厚みが傾斜したテーパー部を形成することを特徴とする＜７＞に記載の薄膜電界効果型トランジスタの製造方法。
従来、アモルファス酸化物半導体を用いたＴＦＴ（ＩＧＺＯなど）は、必要な電界移動効果を得るにはキャリア濃度を高くする必要があり、その結果としてＴＦＴ特性がノーマリーオンとなる問題があった。特許文献１には、活性層のキャリア濃度を１×１０１８／ｃｍ３未満とすることにより、良好なノーマリオフ動作を実現することが開示されている。しかしながら、低キャリア濃度のアモルファス酸化物半導体を用いたＴＦＴは、繰り返し駆動すると、閾値電圧が変動する問題が明らかになった。従って、安定したＴＦＴ性能を発揮できない。ノーマリーオフ動作と駆動安定性を両立することは、本願で明らかになった大きな技術課題であった。
本発明によると、活性層にアモルファス酸化物半導体を用いたＴＦＴ及びその製造方法であって、ノーマリーオフ動作の優れた性能のＴＦＴが提供され、且つ連続駆動しても閾値電圧の変動のない駆動耐久性に優れたＴＦＴが提供される。また、その製造方法としてセルフアライメント方式により生産性に優れ、且つ高いアライメント精度で製造可能な製造方法を提供することができる。特に、プラスチックフィルムを基板に用いたフレキシブルＴＦＴでは、プラスチックフィルムの伸縮によりアライメントを高精度に達成することは困難であったが、本発明に拠れば、プラスチックフィルム基板でも高いアライメント精度を実現することができる。
また、本発明のＴＦＴは、ソース電極とゲート電極間に明確な隙間ｄがあるために、ソース電極とゲート電極間の電界強度が弱められ、チャネルに電子が蓄積するために必要な閾値電圧がプラス側にシフトし、その結果ノーマリオフ動作となる。一方、チャネルに電流が流れ始めた後は、該電極間の隙間ｄがあっても、ドレイン電流を大きく低減することはないので、ノーマリーオフ動作でかつ大電流を流すことができる。
さらに、隙間ｄが存在によって、ゲート電極とソース・ドレイン電極間容量が低減する結果、回路の応答が速まる効果も得られる。
また、本発明のＴＦＴは、ソース電極とゲート電極間に明確な隙間ｄがあるために、ソース電極とゲート電極間の電界強度が弱められ、チャネルに電子が蓄積するために必要な閾値電圧がプラス側にシフトし、その結果ノーマリオフ動作となる。一方、チャネルに電流が流れ始めた後は、該電極間の隙間ｄがあっても、ドレイン電流を大きく低減することはないので、ノーマリーオフ動作でかつ大電流を流すことができる。
さらに、隙間ｄが存在によって、ゲート電極とソース・ドレイン電極間容量が低減する結果、回路の応答が速まる効果も得られる。
１．ＴＦＴ
本発明のＴＦＴは、基板上に、ゲート電極、ゲート絶縁膜、アモルファス酸化物半導体層と、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記ゲート電極と前記ソース電極及びドレイン電極の少なくとも一方とが平面上重なりを有せず、前記ゲート電極側端部と前記ソース電極及びドレイン電極の少なくとも一方の側端部との隙間が、０．２μｍ以上５μｍ以下である。好ましくは、該隙間が、０．２μｍ以上１．０μｍ以下であり、より好ましくは、０．２μｍ以上０．５μｍ以下である。
好ましくは、ゲート電極側端部とソース電極の側端部との隙間及びゲート電極側端部とドレイン電極の側端部との隙間が共に、０．２μｍ以上５μｍ以下である。より好ましくは、該隙間が、０．２μｍ以上1．０μｍ以下であり、更に好ましくは、０．２μｍ以上０．５μｍ以下である。
好ましくは、基板上に、順に、ゲート電極、ゲート絶縁膜、アモルファス酸化物半導体層、及びソース電極及びドレイン電極を有し、前記ゲート電極が光不透過性であり、且つ、前記ソース電極及び前記ドレイン電極が光透過性である。
好ましくは、基板上に、順に、ゲート電極、ゲート絶縁膜、及び中間層を有し、該中間層上にソース電極及びドレイン電極及びアモルファス酸化物半導体層を有し、前記ゲート電極が光不透過性であり、且つ、前記ソース電極及び前記ドレイン電極が光透過性である。より好ましくは、前記ソース電極及び前記ドレイン電極が前記アモルファス酸化物半導体層の厚みの３倍以上の厚みを有し、前記ソース電極及び前記ドレイン電極の側端部に該厚みが傾斜したテーパー部を有する。前記テーパー部の厚みの傾斜角度は、好ましくは、６０°以下である。
本発明のＴＦＴは、基板上に、ゲート電極、ゲート絶縁膜、アモルファス酸化物半導体層と、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記ゲート電極と前記ソース電極及びドレイン電極の少なくとも一方とが平面上重なりを有せず、前記ゲート電極側端部と前記ソース電極及びドレイン電極の少なくとも一方の側端部との隙間が、０．２μｍ以上５μｍ以下である。好ましくは、該隙間が、０．２μｍ以上１．０μｍ以下であり、より好ましくは、０．２μｍ以上０．５μｍ以下である。
好ましくは、ゲート電極側端部とソース電極の側端部との隙間及びゲート電極側端部とドレイン電極の側端部との隙間が共に、０．２μｍ以上５μｍ以下である。より好ましくは、該隙間が、０．２μｍ以上1．０μｍ以下であり、更に好ましくは、０．２μｍ以上０．５μｍ以下である。
好ましくは、基板上に、順に、ゲート電極、ゲート絶縁膜、アモルファス酸化物半導体層、及びソース電極及びドレイン電極を有し、前記ゲート電極が光不透過性であり、且つ、前記ソース電極及び前記ドレイン電極が光透過性である。
好ましくは、基板上に、順に、ゲート電極、ゲート絶縁膜、及び中間層を有し、該中間層上にソース電極及びドレイン電極及びアモルファス酸化物半導体層を有し、前記ゲート電極が光不透過性であり、且つ、前記ソース電極及び前記ドレイン電極が光透過性である。より好ましくは、前記ソース電極及び前記ドレイン電極が前記アモルファス酸化物半導体層の厚みの３倍以上の厚みを有し、前記ソース電極及び前記ドレイン電極の側端部に該厚みが傾斜したテーパー部を有する。前記テーパー部の厚みの傾斜角度は、好ましくは、６０°以下である。
本発明の薄膜電界効果型トランジスタの製造方法は、少なくとも、パターニングされた光不透過性ゲート電極を形成する工程とパターニングされた前記ゲート電極をマスクとして利用してパターニングされた光透過性ソース電極とドレイン電極を形成する工程とを有し、前記ソース電極とドレイン電極をパターニングする工程がネガ型フォトレジストによるレジストパターン形成とエッチング液によるエッチング工程を有する。
好ましくは、前記エッチング工程においてオーバーエッチングを施し、前記ソース電極及び前記ドレイン電極の側端部に前記ソース電極とドレイン電極の厚みが傾斜したテーパー部を形成する。
好ましくは、前記エッチング工程においてオーバーエッチングを施し、前記ソース電極及び前記ドレイン電極の側端部に前記ソース電極とドレイン電極の厚みが傾斜したテーパー部を形成する。
１）構造
次に、図面を用いて、詳細に本発明におけるＴＦＴの構造を説明する。
図１は、本発明の薄膜電界効果型トランジスタであって、ボトムコンタクト型構造の一例を示す模式図である。基板１がプラスチックフィルムなどの可撓性基板の場合、基板１の一方の面に絶縁層６を配し、その上にゲート電極２、ゲート絶縁膜３、中間層７を設置する。中間層７の上にソース電極５−１とドレイン電極５−２が設置され、さらにアモルファス酸化物半導体よりなる活性層４が設置される。ソース電極５−１とドレイン電極５−２間のチャネル形成領域は、ゲート電極６の幅より広く、それぞれ、間隙ｄを有する。ソース電極５−１及びドレイン電極５−２の側端部は、テーパー形状であり、傾斜角度θは４０°である。テーパー形状を取ることにより、活性層はソース電極及びドレイン電極からチャネル部に渉って電気的に安定した連続膜を形成することができる。特に、ボトムコンタクト型構成では、ソース電極及びドレイン電極の厚みが活性層の厚みより厚いほど活性層がソース電極側端部及びドレイン電極側端部で均一で十分な厚みを得ることが困難になるが、ソース電極側端部及びドレイン電極側端部をテーパー形状にすることにより、ソース電極及びドレイン電極の厚みが活性層の厚みより３倍以上厚くても均一で十分な厚みを得ることができる。
次に、図面を用いて、詳細に本発明におけるＴＦＴの構造を説明する。
図１は、本発明の薄膜電界効果型トランジスタであって、ボトムコンタクト型構造の一例を示す模式図である。基板１がプラスチックフィルムなどの可撓性基板の場合、基板１の一方の面に絶縁層６を配し、その上にゲート電極２、ゲート絶縁膜３、中間層７を設置する。中間層７の上にソース電極５−１とドレイン電極５−２が設置され、さらにアモルファス酸化物半導体よりなる活性層４が設置される。ソース電極５−１とドレイン電極５−２間のチャネル形成領域は、ゲート電極６の幅より広く、それぞれ、間隙ｄを有する。ソース電極５−１及びドレイン電極５−２の側端部は、テーパー形状であり、傾斜角度θは４０°である。テーパー形状を取ることにより、活性層はソース電極及びドレイン電極からチャネル部に渉って電気的に安定した連続膜を形成することができる。特に、ボトムコンタクト型構成では、ソース電極及びドレイン電極の厚みが活性層の厚みより厚いほど活性層がソース電極側端部及びドレイン電極側端部で均一で十分な厚みを得ることが困難になるが、ソース電極側端部及びドレイン電極側端部をテーパー形状にすることにより、ソース電極及びドレイン電極の厚みが活性層の厚みより３倍以上厚くても均一で十分な厚みを得ることができる。
また、図示していないが、上記構成において、基板上に、順に、活性層、側端部をテーパー形状にしたソース電極及びドレイン電極、ゲート絶縁膜、及びゲート電極を配置したトップゲート型の構成も可能である。
２）電気伝導度
本発明における活性層の電気伝導度について説明する。
電気伝導度とは、物質の電気伝導のしやすさを表す物性値であり、物質のキャリア濃度ｎ、電気素量をｅ、キャリア移動度μとすると物質の電気伝導度σは以下の式で表される。
σ＝ｎｅμ
活性層又がｎ型半導体である時はキャリアは電子であり、キャリア濃度とは電子キャリア濃度を、キャリア移動度とは電子移動度を示す。同様に活性層がｐ型半導体ではキャリアは正孔であり、キャリア濃度とは、正孔キャリア濃度を、キャリア移動度とは正孔移動度を示す。尚、物質のキャリア濃度とキャリア移動度とは、ホール測定により求めることができる。
＜電気伝導度の求め方＞
厚みが分かっている膜のシート抵抗を測定することにより、膜の電気伝導度を求めることができる。半導体の電気伝導度は温度より変化するが、本文記載の電気伝導度は、室温（２０℃）での電気伝導度を示す。
本発明における活性層の電気伝導度について説明する。
電気伝導度とは、物質の電気伝導のしやすさを表す物性値であり、物質のキャリア濃度ｎ、電気素量をｅ、キャリア移動度μとすると物質の電気伝導度σは以下の式で表される。
σ＝ｎｅμ
活性層又がｎ型半導体である時はキャリアは電子であり、キャリア濃度とは電子キャリア濃度を、キャリア移動度とは電子移動度を示す。同様に活性層がｐ型半導体ではキャリアは正孔であり、キャリア濃度とは、正孔キャリア濃度を、キャリア移動度とは正孔移動度を示す。尚、物質のキャリア濃度とキャリア移動度とは、ホール測定により求めることができる。
＜電気伝導度の求め方＞
厚みが分かっている膜のシート抵抗を測定することにより、膜の電気伝導度を求めることができる。半導体の電気伝導度は温度より変化するが、本文記載の電気伝導度は、室温（２０℃）での電気伝導度を示す。
３）ゲート絶縁膜
ゲート絶縁膜としては、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁体、又はそれらの化合物を少なくとも二つ以上含む混晶化合物が用いられる。また、ポリイミドのような高分子絶縁体もゲート絶縁膜として用いることができる。
ゲート絶縁膜としては、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁体、又はそれらの化合物を少なくとも二つ以上含む混晶化合物が用いられる。また、ポリイミドのような高分子絶縁体もゲート絶縁膜として用いることができる。
ゲート絶縁膜の膜厚としては１０ｎｍ〜１０μｍが好ましい。ゲート絶縁膜はリーク電流を減らす、電圧耐性を上げる為に、ある程度膜厚を厚くする必要がある。しかし、ゲート絶縁膜の膜厚を厚くすると、ＴＦＴの駆動電圧の上昇を招く結果となる。その為、ゲート絶縁膜の膜厚は無機絶縁体だと５０ｎｍ〜１０００ｎｍ、高分子絶縁体だと０．５μｍ〜５μｍで用いられることが、より好ましい。特に、ＨｆＯ２のような高誘電率絶縁体をゲート絶縁膜に用いると、膜厚を厚くしても、低電圧でのＴＦＴ駆動が可能であるので、特に好ましい。
４）活性層
本発明の活性層に用いられるアモルファス酸化物半導体は、低温で成膜可能である為に、プラスティックのような可撓性のある樹脂基板に作製が可能である。低温で作製可能な良好なアモルファス酸化物としては、Ｉｎ、Ｓｎ、Ｚｎ、及びＣｄよりなる群より選ばれる少なくとも１種のアモルファス酸化物であり、好ましくは、少なくともＩｎを含むアモルファス酸化物であり、さらに好ましくは、ＩｎとＺｎを含むアモルファス酸化物である。
例えば、組成構造として、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）のものが好ましいことが知られている。これらは、キャリアが電子のｎ型半導体である。もちろん、ＺｎＯ・Ｒｈ２Ｏ３、ＣｕＧａＯ２、ＳｒＣｕ２Ｏ２のようなｐ型酸化物半導体を活性層に用いても良い。特開２００６−１６５５２９に開示されている酸化物半導体を用いることもできる。
本発明の活性層に用いられるアモルファス酸化物半導体は、低温で成膜可能である為に、プラスティックのような可撓性のある樹脂基板に作製が可能である。低温で作製可能な良好なアモルファス酸化物としては、Ｉｎ、Ｓｎ、Ｚｎ、及びＣｄよりなる群より選ばれる少なくとも１種のアモルファス酸化物であり、好ましくは、少なくともＩｎを含むアモルファス酸化物であり、さらに好ましくは、ＩｎとＺｎを含むアモルファス酸化物である。
例えば、組成構造として、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）のものが好ましいことが知られている。これらは、キャリアが電子のｎ型半導体である。もちろん、ＺｎＯ・Ｒｈ２Ｏ３、ＣｕＧａＯ２、ＳｒＣｕ２Ｏ２のようなｐ型酸化物半導体を活性層に用いても良い。特開２００６−１６５５２９に開示されている酸化物半導体を用いることもできる。
具体的に本発明に係るアモルファス酸化物は、Ｉｎ−Ｇａ−Ｚｎ−Ｏを含み構成され、結晶状態における組成がＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）で表されるアモルファス酸化物半導体が好ましい。特に、ＩｎＧａＺｎＯ４がより好ましい。この組成のアモルファス酸化物半導体の特徴としては、電気伝導度が増加するにつれ、電子移動度が増加する傾向を示す。また、電気伝導度を制御するには、成膜中の酸素分圧より制御が可能である。
＜活性層の電気伝導度＞
本発明における活性層は、好ましくは、電気伝導度が１０−４Ｓｃｍ−１以上１０２Ｓｃｍ−１未満である。より好ましくは１０−１Ｓｃｍ−１以上１０２Ｓｃｍ−１未満である。
本発明における活性層は、好ましくは、電気伝導度が１０−４Ｓｃｍ−１以上１０２Ｓｃｍ−１未満である。より好ましくは１０−１Ｓｃｍ−１以上１０２Ｓｃｍ−１未満である。
＜電気伝導度の調整手段＞
活性層の電気伝導度の調整手段としては、活性層が酸化物半導体である場合は下記の手段を挙げることが出来る。
（１）酸素欠陥による調整
酸化物半導体において、酸素欠陥ができると、キャリア電子が発生し、電気伝導度が大きくなることが知られている。よって、酸素欠陥量を調整することにより、酸化物半導体の電気伝導度を制御することが可能である。酸素欠陥量を制御する具体的な方法としては、成膜中の酸素分圧、成膜後の後処理時の酸素濃度と処理時間等がある。ここでいう後処理とは、具体的に１００℃以上の熱処理、酸素プラズマ、ＵＶオゾン処理がある。これらの方法の中でも、生産性の観点から成膜中の酸素分圧を制御する方法が好ましい。成膜中の酸素分圧を調整することにより、酸化物半導体の電気伝導度の制御ができることは、特開２００６−１６５５２９に開示されており、本手法を利用することができる。
活性層の電気伝導度の調整手段としては、活性層が酸化物半導体である場合は下記の手段を挙げることが出来る。
（１）酸素欠陥による調整
酸化物半導体において、酸素欠陥ができると、キャリア電子が発生し、電気伝導度が大きくなることが知られている。よって、酸素欠陥量を調整することにより、酸化物半導体の電気伝導度を制御することが可能である。酸素欠陥量を制御する具体的な方法としては、成膜中の酸素分圧、成膜後の後処理時の酸素濃度と処理時間等がある。ここでいう後処理とは、具体的に１００℃以上の熱処理、酸素プラズマ、ＵＶオゾン処理がある。これらの方法の中でも、生産性の観点から成膜中の酸素分圧を制御する方法が好ましい。成膜中の酸素分圧を調整することにより、酸化物半導体の電気伝導度の制御ができることは、特開２００６−１６５５２９に開示されており、本手法を利用することができる。
（２）組成比による調整
酸化物半導体の金属組成比を変えることにより、電気伝導度が変化することが知られている。例えば、ＩｎＧａＺｎ１−ＸＭｇＸＯ４において、Ｍｇの比率が増えていくと、電気伝導度が小さくなることが、特開２００６−１６５５２９に開示されている。また、（Ｉｎ２Ｏ３）１−Ｘ（ＺｎＯ）Ｘの酸化物系において、Ｚｎ／Ｉｎ比が１０％以上では、Ｚｎ比率が増加するにつれ、電気伝導度が小さくなることが報告されている（「透明導電膜の新展開ＩＩ」シーエムシー出版、Ｐ．３４−３５）。これら組成比を変える具体的な方法としては、例えば、スパッタによる成膜方法においては、組成比が異なるターゲットを用いる。または、多元のターゲットにより、共スパッタし、そのスパッタレートを個別に調整することにより、膜の組成比を変えることが可能である。
酸化物半導体の金属組成比を変えることにより、電気伝導度が変化することが知られている。例えば、ＩｎＧａＺｎ１−ＸＭｇＸＯ４において、Ｍｇの比率が増えていくと、電気伝導度が小さくなることが、特開２００６−１６５５２９に開示されている。また、（Ｉｎ２Ｏ３）１−Ｘ（ＺｎＯ）Ｘの酸化物系において、Ｚｎ／Ｉｎ比が１０％以上では、Ｚｎ比率が増加するにつれ、電気伝導度が小さくなることが報告されている（「透明導電膜の新展開ＩＩ」シーエムシー出版、Ｐ．３４−３５）。これら組成比を変える具体的な方法としては、例えば、スパッタによる成膜方法においては、組成比が異なるターゲットを用いる。または、多元のターゲットにより、共スパッタし、そのスパッタレートを個別に調整することにより、膜の組成比を変えることが可能である。
（３）不純物による調整
酸化物半導体に、Ｌｉ，Ｎａ，Ｍｎ，Ｎｉ，Ｐｄ，Ｃｕ，Ｃｄ，Ｃ，Ｎ，Ｐ等の元素を不純物として添加することにより、電子キャリア濃度を減少させること、つまり電気伝導度を小さくすることが可能であることが、特開２００６−１６５５２９に開示されている。不純物を添加する方法としては、酸化物半導体と不純物元素とを共蒸着により行う、成膜された酸化物半導体膜に不純物元素のイオンをイオンドープ法により行う等がある。
酸化物半導体に、Ｌｉ，Ｎａ，Ｍｎ，Ｎｉ，Ｐｄ，Ｃｕ，Ｃｄ，Ｃ，Ｎ，Ｐ等の元素を不純物として添加することにより、電子キャリア濃度を減少させること、つまり電気伝導度を小さくすることが可能であることが、特開２００６−１６５５２９に開示されている。不純物を添加する方法としては、酸化物半導体と不純物元素とを共蒸着により行う、成膜された酸化物半導体膜に不純物元素のイオンをイオンドープ法により行う等がある。
（４）酸化物半導体材料による調整
上記（１）〜（３）においては、同一酸化物半導体系での電気伝導度の調整方法を述べたが、もちろん酸化物半導体材料を変えることにより、電気伝導度を変えることができる。例えば、一般的にＳｎＯ２系酸化物半導体は、Ｉｎ２Ｏ３系酸化物半導体に比べて電気伝導度が小さいことが知られている。このように酸化物半導体材料を変えることにより、電気伝導度の調整が可能である。特に電気伝導度の小さい酸化物材料としては、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ＺｒＯ２、Ｙ２Ｏ３、Ｔａ２Ｏ３、ＭｇＯ、ＨｆＯ３等の酸化物絶縁体材料が知られており、これらを用いることも可能である。
電気伝導度を調整する手段としては、上記（１）〜（４）の方法を単独に用いても良いし、組み合わせても良い。
上記（１）〜（３）においては、同一酸化物半導体系での電気伝導度の調整方法を述べたが、もちろん酸化物半導体材料を変えることにより、電気伝導度を変えることができる。例えば、一般的にＳｎＯ２系酸化物半導体は、Ｉｎ２Ｏ３系酸化物半導体に比べて電気伝導度が小さいことが知られている。このように酸化物半導体材料を変えることにより、電気伝導度の調整が可能である。特に電気伝導度の小さい酸化物材料としては、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ＺｒＯ２、Ｙ２Ｏ３、Ｔａ２Ｏ３、ＭｇＯ、ＨｆＯ３等の酸化物絶縁体材料が知られており、これらを用いることも可能である。
電気伝導度を調整する手段としては、上記（１）〜（４）の方法を単独に用いても良いし、組み合わせても良い。
＜活性層の形成方法＞
活性層の成膜方法は、酸化物半導体の多結晶焼結体をターゲットとして、気相成膜法を用いるのが良い。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法（ＰＬＤ法）が適している。さらに、量産性の観点から、スパッタリング法が好ましい。
活性層の成膜方法は、酸化物半導体の多結晶焼結体をターゲットとして、気相成膜法を用いるのが良い。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法（ＰＬＤ法）が適している。さらに、量産性の観点から、スパッタリング法が好ましい。
例えば、ＲＦマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。酸素流量が多いほど電気伝導度を小さくすることができる。
成膜した膜は、周知のＸ線回折法によりアモルファス膜であることが確認できる。
また、膜厚は触針式表面形状測定により求めることができる。組成比は、ＲＢＳ（ラザフォード後方散乱）分析法により求めることができる。
また、膜厚は触針式表面形状測定により求めることができる。組成比は、ＲＢＳ（ラザフォード後方散乱）分析法により求めることができる。
５）ゲート電極
本発明におけるゲート電極としては、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、またはＡｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。
ゲート電極の厚みは、１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。
本発明におけるゲート電極としては、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、またはＡｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。
ゲート電極の厚みは、１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。
ゲート電極の成膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、ＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。またゲート電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。
６）ソース電極及びドレイン電極
本発明におけるソース電極及びドレイン電極材料として、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、またはＡｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。
ソース電極及びドレイン電極の厚みは、１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。
本発明におけるソース電極及びドレイン電極材料として、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、またはＡｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。
ソース電極及びドレイン電極の厚みは、１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。
ソース電極及びドレイン電極の製膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、ＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。またソース電極及びドレイン電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。
７）中間層
図１に示されるように、ソース・ドレイン電極を形成した後に活性層が成膜されるボトムコンタクト型構成の場合、ゲート絶縁膜３の上に中間層７を設置した後にソース電極５−１及びドレイン電極５−２を設置するのが好ましい。
中間層は、ゲート絶縁膜と酸化物半導体層との界面の密着強度を高める層である。特に
ゲート絶縁膜を有機材料で形成した場合に有効で、該中間層の設置により界面の電気特性が安定化する。
中間層に用いられる材料としては、ＭｇＯ、ＳｉＯ、ＳｉＯ２、Ａｌ２Ｏ３、ＧｅＯ、ＮｉＯ、ＣａＯ、ＢａＯ、Ｆｅ２Ｏ３、Ｙ２Ｏ３、ＴｉＯ２等の金属酸化物、ＳｉＮｘ、ＳｉＮｘＯｙ等の金属窒化物、ＭｇＦ２、ＬｉＦ、ＡｌＦ３、ＣａＦ２等の金属フッ化物等が挙げられる。好ましくは、アモルファス膜ＳｉＯ２膜である。
本発明に於ける中間層の厚みは、好ましくは、１ｎｍ〜５００ｎｍであり、より好ましくは２ｎｍ〜１００ｎｍであり、さらに好ましくは５ｎｍ〜５０ｎｍである。
図１に示されるように、ソース・ドレイン電極を形成した後に活性層が成膜されるボトムコンタクト型構成の場合、ゲート絶縁膜３の上に中間層７を設置した後にソース電極５−１及びドレイン電極５−２を設置するのが好ましい。
中間層は、ゲート絶縁膜と酸化物半導体層との界面の密着強度を高める層である。特に
ゲート絶縁膜を有機材料で形成した場合に有効で、該中間層の設置により界面の電気特性が安定化する。
中間層に用いられる材料としては、ＭｇＯ、ＳｉＯ、ＳｉＯ２、Ａｌ２Ｏ３、ＧｅＯ、ＮｉＯ、ＣａＯ、ＢａＯ、Ｆｅ２Ｏ３、Ｙ２Ｏ３、ＴｉＯ２等の金属酸化物、ＳｉＮｘ、ＳｉＮｘＯｙ等の金属窒化物、ＭｇＦ２、ＬｉＦ、ＡｌＦ３、ＣａＦ２等の金属フッ化物等が挙げられる。好ましくは、アモルファス膜ＳｉＯ２膜である。
本発明に於ける中間層の厚みは、好ましくは、１ｎｍ〜５００ｎｍであり、より好ましくは２ｎｍ〜１００ｎｍであり、さらに好ましくは５ｎｍ〜５０ｎｍである。
中間層の形成方法については、特に限定はなく、例えば、真空蒸着法、スパッタリング法、反応性スパッタリング法、ＭＢＥ（分子線エピタキシ）法、クラスターイオンビーム法、イオンプレーティング法、プラズマ重合法（高周波励起イオンプレーティング法）、プラズマＣＶＤ法、レーザーＣＶＤ法、熱ＣＶＤ法、ガスソースＣＶＤ法、コーティング法、印刷法、転写法を適用できる。
８）基板
本発明に用いられる基板は特に限定されることはなく、例えばＹＳＺ（ジルコニア安定化イットリウム）、ガラス等の無機材料、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル、ポリスチレン、ポリカ−ボネ−ト、ポリエ−テルスルホン、ポリアリレ−ト、アリルジグリコ−ルカ−ボネ−ト、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等の合成樹脂等の有機材料、などが挙げられる。前記有機材料の場合、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、低吸湿性等に優れていることが好ましい。
本発明に用いられる基板は特に限定されることはなく、例えばＹＳＺ（ジルコニア安定化イットリウム）、ガラス等の無機材料、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル、ポリスチレン、ポリカ−ボネ−ト、ポリエ−テルスルホン、ポリアリレ−ト、アリルジグリコ−ルカ−ボネ−ト、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等の合成樹脂等の有機材料、などが挙げられる。前記有機材料の場合、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、低吸湿性等に優れていることが好ましい。
本発明においては特に可撓性基板が好ましく用いられる。可撓性基板に用いる材料としては、透過率の高い有機プラスチックフィルムが好ましく、例えばポリエチレンテレフタレート、ポリブチレンフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等のプラスティックフィルムを用いることができる。また、フィルム状プラスティック基板には、絶縁性が不十分の場合は絶縁層、水分や酸素の透過を防止するためのガスバリア層、フィルム状プラスティック基板の平坦性や電極や活性層との密着性を向上するためのアンダーコート層等を備えることも好ましい。
ここで、可撓性基板の厚みは、５０μｍ以上５００μｍ以下とすることが好ましい。これは、可撓性基板の厚みを５０μｍ未満とした場合には、基板自体が十分な平坦性を保持することが難しいためである。また、可撓性基板の厚みを５００μｍよりも厚くした場合には、基板自体を自由に曲げることが困難になる、すなわち基板自体の可撓性が乏しくなるためである。
９）保護絶縁膜
必要によって、ＴＦＴ上に保護絶縁膜を設けても良い。保護絶縁膜は、半導体層を大気による劣化から保護する目的や、ＴＦＴ上に作製される電子デバイスとを絶縁する目的がある。
必要によって、ＴＦＴ上に保護絶縁膜を設けても良い。保護絶縁膜は、半導体層を大気による劣化から保護する目的や、ＴＦＴ上に作製される電子デバイスとを絶縁する目的がある。
その具体例としては、ＭｇＯ、ＳｉＯ、ＳｉＯ２、Ａｌ２Ｏ３、ＧｅＯ、ＮｉＯ、ＣａＯ、ＢａＯ、Ｆｅ２Ｏ３、Ｙ２Ｏ３、ＴｉＯ２等の金属酸化物、ＳｉＮｘ、ＳｉＮｘＯｙ等の金属窒化物、ＭｇＦ２、ＬｉＦ、ＡｌＦ３、ＣａＦ２等の金属フッ化物、ポリエチレン、ポリプロピレン、ポリメチルメタクリレート、ポリイミド、ポリウレア、ポリテトラフルオロエチレン、ポリクロロトリフルオロエチレン、ポリジクロロジフルオロエチレン、クロロトリフルオロエチレンとジクロロジフルオロエチレンとの共重合体、テトラフルオロエチレンと少なくとも１種のコモノマーとを含むモノマー混合物を共重合させて得られる共重合体、共重合主鎖に環状構造を有する含フッ素共重合体、吸水率１％以上の吸水性物質、吸水率０．１％以下の防湿性物質等が挙げられる。
保護絶縁膜の形成方法については、特に限定はなく、例えば、真空蒸着法、スパッタリング法、反応性スパッタリング法、ＭＢＥ（分子線エピタキシ）法、クラスターイオンビーム法、イオンプレーティング法、プラズマ重合法（高周波励起イオンプレーティング法）、プラズマＣＶＤ法、レーザーＣＶＤ法、熱ＣＶＤ法、ガスソースＣＶＤ法、コーティング法、印刷法、転写法を適用できる。
１０）後処理
必要によって、ＴＦＴの後処理として、熱処理を行っても良い。熱処理としては、温度１００℃以上で、大気下または窒素雰囲気下で行う。熱処理を行う工程としては、半導体層を成膜後でも良いし、ＴＦＴ作製工程の最後に行っても良い。熱処理を行うことにより、ＴＦＴの特性の面内バラつきが抑制される、駆動安定性が向上する等の効果がある。
必要によって、ＴＦＴの後処理として、熱処理を行っても良い。熱処理としては、温度１００℃以上で、大気下または窒素雰囲気下で行う。熱処理を行う工程としては、半導体層を成膜後でも良いし、ＴＦＴ作製工程の最後に行っても良い。熱処理を行うことにより、ＴＦＴの特性の面内バラつきが抑制される、駆動安定性が向上する等の効果がある。
２．ＴＦＴの製造方法
本発明のＴＦＴは、パターニングされたゲート電極をマスクとして用いてソース電極及びドレイン電極をパターニングすることにより形成することができる。
本発明のＴＦＴは、パターニングされたゲート電極をマスクとして用いてソース電極及びドレイン電極をパターニングすることにより形成することができる。
例えば、図１に示すボトムコンタクト型ＴＦＴは、下記の工程により作製することができる。
基板上に、光不透過性ゲート電極を成膜しパターニングした後、ゲート絶縁膜、及び中間層を成膜する。
その上に光透過性電極層を成膜し、ネガレジストを塗布形成した後、ゲート電極をマスクとして基板側から前記ネガレジストを露光し現像する。該露光は直進性の強いレーザー光をスキャンすることで行うこともできる。レジストはゲート電極でマスクされた未露光部分では除去され、レジストパターンが形成される。次いで電極層をエッチング処理する。エッチングを過剰に行うと、エッチング液が断面よりレジストで保護された領域に浸透するので、レジストに被覆されている部分も溶解される（これを「オーバーエッチング」と称することがある）。中間層は電極層との接着力の強固な材料が用いられ、電極層とレジストとの接着力よりも強固であるので、エッチング処理の進行とともに、中間層は電極層との界面より、電極層とレジストとの界面にエッチング液がより浸透する結果、電極層のレジストに近接した部分がより溶解される。その結果、レジストに近い側がよりエッチングされたテーパー形状が形成される。その後、レジストを剥離する。これによりソース電極及びドレイン電極が形成される。ゲート電極側端部とソース電極及びドレイン電極側端部との間隙ｄ及びテーパーの傾斜度は、オーバーエッチングの条件を適切に選択することにより所望の値に調整することができる。
この上に、フォトリソグラフィー法およびによりパターニングされた活性層が形成される。
基板上に、光不透過性ゲート電極を成膜しパターニングした後、ゲート絶縁膜、及び中間層を成膜する。
その上に光透過性電極層を成膜し、ネガレジストを塗布形成した後、ゲート電極をマスクとして基板側から前記ネガレジストを露光し現像する。該露光は直進性の強いレーザー光をスキャンすることで行うこともできる。レジストはゲート電極でマスクされた未露光部分では除去され、レジストパターンが形成される。次いで電極層をエッチング処理する。エッチングを過剰に行うと、エッチング液が断面よりレジストで保護された領域に浸透するので、レジストに被覆されている部分も溶解される（これを「オーバーエッチング」と称することがある）。中間層は電極層との接着力の強固な材料が用いられ、電極層とレジストとの接着力よりも強固であるので、エッチング処理の進行とともに、中間層は電極層との界面より、電極層とレジストとの界面にエッチング液がより浸透する結果、電極層のレジストに近接した部分がより溶解される。その結果、レジストに近い側がよりエッチングされたテーパー形状が形成される。その後、レジストを剥離する。これによりソース電極及びドレイン電極が形成される。ゲート電極側端部とソース電極及びドレイン電極側端部との間隙ｄ及びテーパーの傾斜度は、オーバーエッチングの条件を適切に選択することにより所望の値に調整することができる。
この上に、フォトリソグラフィー法およびによりパターニングされた活性層が形成される。
（応用）
本発明の電界効果型薄膜トランジスタは、液晶やＥＬ素子を用いた画像表示装置、特にＦＰＤのスイッチング素子、駆動素子として用いることができる。特に、フレキシブルＦＰＤ装置のスイッチング素子、駆動素子として用いるのが適している。
また、本発明の電界効果型薄膜トランジスタは、表示装置以外にも、有機プラスチックフィルムのような可撓性基板上に本発明の電界効果型薄膜トランジスタを形成し、ＩＣカードやＩＤタグなどに幅広く応用が可能である。
本発明の電界効果型薄膜トランジスタは、液晶やＥＬ素子を用いた画像表示装置、特にＦＰＤのスイッチング素子、駆動素子として用いることができる。特に、フレキシブルＦＰＤ装置のスイッチング素子、駆動素子として用いるのが適している。
また、本発明の電界効果型薄膜トランジスタは、表示装置以外にも、有機プラスチックフィルムのような可撓性基板上に本発明の電界効果型薄膜トランジスタを形成し、ＩＣカードやＩＤタグなどに幅広く応用が可能である。
以下に、本発明の薄膜電界効果型トランジスタについて、実施例により説明するが、本発明はこれら実施例により何ら限定されるものではない。
実施例１
１．ＴＦＴ素子の作製
１）本発明のＴＦＴ素子１の作製
下記により図１の構成のＴＦＴ素子１を作製した。
・基板１：厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）フィルムを用いた。
・絶縁層６：ＳｉＯＮを５００ｎｍの厚みにスパッタリング蒸着法により蒸着した。
・ゲート電極２：厚さ４０ｎｍのモリブデン層をスパッタリング蒸着法により成膜し、フォトリソグラフィー法およびエッチングによりストライプ状のゲート電極を形成した。
・ゲート絶縁膜３：アクリル樹脂をスピンコートした後、焼成して厚み０．５μｍのゲート絶縁膜３を形成した。
１．ＴＦＴ素子の作製
１）本発明のＴＦＴ素子１の作製
下記により図１の構成のＴＦＴ素子１を作製した。
・基板１：厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）フィルムを用いた。
・絶縁層６：ＳｉＯＮを５００ｎｍの厚みにスパッタリング蒸着法により蒸着した。
・ゲート電極２：厚さ４０ｎｍのモリブデン層をスパッタリング蒸着法により成膜し、フォトリソグラフィー法およびエッチングによりストライプ状のゲート電極を形成した。
・ゲート絶縁膜３：アクリル樹脂をスピンコートした後、焼成して厚み０．５μｍのゲート絶縁膜３を形成した。
・中間層７：ゲート絶縁膜３上に、ＳｉＯ２を、メタルマスクを介して室温でスパッタリング蒸着法により成膜し、厚さ２０ｎｍの中間層７を形成した。
・ソース電極５−１、ドレイン電極５−２：中間層７の上に、ＩＺＯ（出光興産）をターゲットとして、室温でＲＦスパッタリング法によって、厚さ２００ｎｍでベタ状に成膜し、次にフォトリソグラフィー法およびエッチングにより、ゲート電極と直交するストライプ状ＩＺＯ電極に加工した（この段階ではソース・ドレイン電極は分離されていない）。次に、前記ストライプ状ＩＺＯ電極の上にネガレジストを塗布し、基板側から露光してレジストを固め、シュウ酸をエッチング液として、０．２μｍのオーバーエッチングを行った。ＩＺＯ電極とレジストの界面領域はさらにエッチングが進み、約０．３μｍのオーバーエッチングされた。この結果、ゲート電極エッジとの隙間ｄを０．２μｍ、テーパー傾斜角度が４０°のソース電極５−１とドレイン電極５−２が、ゲート電極に対して自己整合的に形成された。
・活性層４：１０質量％ＺｎＯを含有するＩｎ３Ｏ２（ＩＺＯと略記する）の組成を有するターゲットを使い、酸素導入ＲＦマグネトロンスパッタ法により、ＩＺＯを、メタルマスクを介して室温成膜し、厚さ１０ｎｍの活性層４を形成した。
２）本発明のＴＦＴ素子２〜素子４の作製
本発明のＴＦＴ素子１の作製と同様にして、エッチング条件のみ変更して、オーバーエッチング度の異なる素子を作製した。
・本発明のＴＦＴ素子２
隙間ｄが１．０μｍ、テーパー傾斜角度が４０°であった。
・本発明のＴＦＴ素子３
隙間ｄが３．０μｍ、テーパー傾斜角度が４０°であった。
・本発明のＴＦＴ素子４
隙間ｄが５．０μｍ、テーパー傾斜角度が４０°であった。
本発明のＴＦＴ素子１の作製と同様にして、エッチング条件のみ変更して、オーバーエッチング度の異なる素子を作製した。
・本発明のＴＦＴ素子２
隙間ｄが１．０μｍ、テーパー傾斜角度が４０°であった。
・本発明のＴＦＴ素子３
隙間ｄが３．０μｍ、テーパー傾斜角度が４０°であった。
・本発明のＴＦＴ素子４
隙間ｄが５．０μｍ、テーパー傾斜角度が４０°であった。
３）本発明のＴＦＴ素子５の作製
本発明のＴＦＴ素子1の作製と同様にして、中間層のみ無くすことで、テーパー角の異なる素子を作製した。
・本発明のＴＦＴ素子５
隙間ｄが０．２μｍ、テーパー傾斜角度が７０°であった。
本発明のＴＦＴ素子1の作製と同様にして、中間層のみ無くすことで、テーパー角の異なる素子を作製した。
・本発明のＴＦＴ素子５
隙間ｄが０．２μｍ、テーパー傾斜角度が７０°であった。
４）比較のＴＦＴ素子１，素子２の作製
本発明のＴＦＴ素子１の作製と同様にして、エッチング条件のみ変更して、オーバーエッチング度の異なる素子を作製した。
・比較のＴＦＴ素子１
隙間ｄが０．１μｍ、テーパー傾斜角度が４０°であった。
・比較のＴＦＴ素子２
隙間ｄが７．０μｍ、テーパー傾斜角度が４０°であった。
本発明のＴＦＴ素子１の作製と同様にして、エッチング条件のみ変更して、オーバーエッチング度の異なる素子を作製した。
・比較のＴＦＴ素子１
隙間ｄが０．１μｍ、テーパー傾斜角度が４０°であった。
・比較のＴＦＴ素子２
隙間ｄが７．０μｍ、テーパー傾斜角度が４０°であった。
２．性能評価
得られた本発明のＴＦＴ素子１〜素子５、及び比較のＴＦＴ素子１〜素子２について下記の評価を行った。
１）評価方法
＜電界効果移動度の測定＞
図２に模式的に示すように、ドレイン−ソース間電流（ＩＤＳ）をゲート−ソース間電圧（ＶＧＳ）の関数とし取得し、得られた曲線より閾値電圧（Ｖｔｈ）を求める。この場合ドレイン−ソース間電圧（ＶＤＳ）は１０Ｖに固定し、ＶＧＳは−１０Ｖから＋１５Ｖまで変化させた。（ＩＤＳ）１／２−（ＶＧＳ）カーブから、閾値電圧と電界効果移動度を下記式を使って抽出した。
ＩＤＳ＝μＦＥ・Ｃdielectric・（Ｗ／２Ｌ）・（ＶＧＳ−Ｖｔｈ）２
ここで、μＦＥは電界効果移動度、Ｖｔｈは閾値電圧、Ｗはチャネル巾、Ｌはチャネル長、そしてＣdielectricはゲート絶縁膜誘電容量（中間層を含む）である。
得られた本発明のＴＦＴ素子１〜素子５、及び比較のＴＦＴ素子１〜素子２について下記の評価を行った。
１）評価方法
＜電界効果移動度の測定＞
図２に模式的に示すように、ドレイン−ソース間電流（ＩＤＳ）をゲート−ソース間電圧（ＶＧＳ）の関数とし取得し、得られた曲線より閾値電圧（Ｖｔｈ）を求める。この場合ドレイン−ソース間電圧（ＶＤＳ）は１０Ｖに固定し、ＶＧＳは−１０Ｖから＋１５Ｖまで変化させた。（ＩＤＳ）１／２−（ＶＧＳ）カーブから、閾値電圧と電界効果移動度を下記式を使って抽出した。
ＩＤＳ＝μＦＥ・Ｃdielectric・（Ｗ／２Ｌ）・（ＶＧＳ−Ｖｔｈ）２
ここで、μＦＥは電界効果移動度、Ｖｔｈは閾値電圧、Ｗはチャネル巾、Ｌはチャネル長、そしてＣdielectricはゲート絶縁膜誘電容量（中間層を含む）である。
２）評価結果
得られた結果を表１に示した。
本発明の素子１〜素子５は、閾値電圧が＋０．３Ｖ〜＋１．０Ｖとノーマリ−・オフであった。一方、比較の素子１は、閾値電圧が−０．５Ｖでノーマリー・オンであり、比較の素子２は、＋２．０Ｖとノーマリ−・オフであった。
また、本発明の素子１〜素子５は、電界効果移動度が５ｃｍ２／Ｖｓ〜１０ｃｍ２／Ｖｓと高い値を示したが、比較例２では、本発明の素子１〜素子５に比べ、電界効果移動度が約１／４に低下した。
特に、本発明の素子１が優れた性能を示した。
得られた結果を表１に示した。
本発明の素子１〜素子５は、閾値電圧が＋０．３Ｖ〜＋１．０Ｖとノーマリ−・オフであった。一方、比較の素子１は、閾値電圧が−０．５Ｖでノーマリー・オンであり、比較の素子２は、＋２．０Ｖとノーマリ−・オフであった。
また、本発明の素子１〜素子５は、電界効果移動度が５ｃｍ２／Ｖｓ〜１０ｃｍ２／Ｖｓと高い値を示したが、比較例２では、本発明の素子１〜素子５に比べ、電界効果移動度が約１／４に低下した。
特に、本発明の素子１が優れた性能を示した。
１：基板
２：ゲート電極
３：ゲート絶縁膜
４：活性層（アモルファス酸化物半導体層）
５−１：ソース電極
５−２：ドレイン電極
７：中間層
２：ゲート電極
３：ゲート絶縁膜
４：活性層（アモルファス酸化物半導体層）
５−１：ソース電極
５−２：ドレイン電極
７：中間層
Claims (8)
- 基板上に、ゲート電極、ゲート絶縁膜、アモルファス酸化物半導体層と、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記ゲート電極と前記ソース電極及びドレイン電極の少なくとも一方とが平面上重なりを有せず、前記ゲート電極側端部と前記ソース電極及びドレイン電極の少なくとも一方の側端部との隙間が、０．２μｍ以上５μｍ以下であることを特徴とする薄膜電界効果型トランジスタ。
- 前記ゲート電極側端部と前記ソース電極の側端部との隙間及び前記ゲート電極側端部とドレイン電極の側端部との隙間が共に、０．２μｍ以上５μｍ以下であることを特徴とする請求項１に記載の薄膜電界効果型トランジスタ。
- 前記基板上に、順に、前記ゲート電極、前記ゲート絶縁膜、前記アモルファス酸化物半導体層、及び前記ソース電極及び前記ドレイン電極を有し、前記ゲート電極が光不透過性であり、且つ、前記ソース電極及び前記ドレイン電極が光透過性であることを特徴とする請求項１又は請求項２に記載の薄膜電界効果型トランジスタ。
- 前記基板上に、順に、前記ゲート電極、前記ゲート絶縁膜、及び中間層を有し、該中間層上に前記ソース電極及び前記ドレイン電極及び前記アモルファス酸化物半導体層を有し、前記ゲート電極が光不透過性であり、且つ、前記ソース電極及び前記ドレイン電極が光透過性であることを特徴とする請求項１又は請求項２に記載の薄膜電界効果型トランジスタ。
- 前記ソース電極及び前記ドレイン電極が前記アモルファス酸化物半導体層の厚みの３倍以上の厚みを有し、前記ソース電極及び前記ドレイン電極の側端部に該厚みが傾斜したテーパー部を有することを特徴とする請求項４記載の薄膜電界効果型トランジスタ。
- 前記テーパー部の厚みの傾斜角度が６０°以下であることを特徴とする請求項５に記載の薄膜電界効果型トランジスタ。
- 請求項１〜請求項６のいずれか１項に記載の薄膜電界効果型トランジスタの製造方法であって、少なくとも、パターニングされた光不透過性ゲート電極を形成する工程と該パターニングされた前記ゲート電極をマスクとして利用してパターニングされた光透過性ソース電極とドレイン電極を形成する工程とを有し、前記ソース電極とドレイン電極をパターニングする工程がネガ型フォトレジストによるレジストパターン形成とエッチング液によるエッチング工程を有することを特徴とする薄膜電界効果型トランジスタの製造方法。
- 前記エッチング工程においてオーバーエッチングを施し、前記ソース電極とドレイン電極の側端部に前記ソース電極とドレイン電極の厚みが傾斜したテーパー部を形成することを特徴とする請求項７に記載の薄膜電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008207812A JP2010045159A (ja) | 2008-08-12 | 2008-08-12 | 薄膜電界効果型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
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| Publication Number | Publication Date |
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| JP2010045159A true JP2010045159A (ja) | 2010-02-25 |
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ID=42016318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2008207812A Pending JP2010045159A (ja) | 2008-08-12 | 2008-08-12 | 薄膜電界効果型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2010045159A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012054544A (ja) * | 2010-08-06 | 2012-03-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9401432B2 (en) | 2014-01-16 | 2016-07-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| WO2022102759A1 (ja) * | 2020-11-12 | 2022-05-19 | 国立大学法人東京大学 | バイオセンサ、バイオセンサ用の電界効果トランジスタの製造方法、及びバイオセンサ用の電界効果トランジスタ |
-
2008
- 2008-08-12 JP JP2008207812A patent/JP2010045159A/ja active Pending
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