KR20110106225A - 박막 트랜지스터 및 그 제조 방법과 상기 박막 트랜지스터를 포함하는 표시장치 - Google Patents

박막 트랜지스터 및 그 제조 방법과 상기 박막 트랜지스터를 포함하는 표시장치 Download PDF

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Abstract

게이트 전극, 상기 게이트 전극과 중첩하며 제1 금속 산화물을 포함하는 반도체, 상기 게이트 전극과 상기 반도체 사이에 위치하며 제2 금속 산화물을 포함하는 게이트 절연막, 그리고 상기 반도체와 전기적으로 연결되어 있는 소스 전극 및 드레인 전극을 포함하고, 상기 제1 금속 산화물 및 상기 제2 금속 산화물은 하나 이상의 금속을 공통적으로 포함하는 박막 트랜지스터 및 그 제조 방법과 상기 박막 트랜지스터를 포함하는 표시 장치를 제공한다.

Description

박막 트랜지스터 및 그 제조 방법과 상기 박막 트랜지스터를 포함하는 표시장치{THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME AND DISPLAY DEVICE INCLUDING THE THIN FILM TRANSISTOR}
박막 트랜지스터 및 그 제조 방법과 상기 박막 트랜지스터를 포함하는 표시장치에 관한 것이다.
박막 트랜지스터(thin film transistor, TFT)는 다양한 분야에 이용되고 있으며, 특히 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display) 등의 평판 표시 장치에서 스위칭 및 구동 소자로 이용되고 있다.
박막 트랜지스터는 주사 신호를 전달하는 게이트선에 연결되어 있는 게이트 전극, 화소 전극에 인가될 신호를 전달하는 데이터선에 연결되어 있는 소스 전극, 소스 전극과 마주하는 드레인 전극, 소스 전극 및 드레인 전극에 전기적으로 연결되어 있는 반도체, 그리고 게이트 전극과 반도체 사이를 절연하는 게이트 절연막을 포함한다.
이 중 반도체 및 게이트 절연막은 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 반도체로는 규소(Si)가 주로 사용되고 있고 게이트 절연막으로는 산화규소 또는 산화질소 등이 많이 사용되고 있으나, 이들은 고성능 박막 트랜지스터를 제작하는데 한계가 있고 제조 비용 및 공정이 복잡하다.
본 발명의 일 측면은 박막 트랜지스터의 특성을 개선하면서도 공정을 단순화할 수 있는 박막 트랜지스터를 제공한다.
본 발명의 다른 측면은 상기 박막 트랜지스터의 제조 방법을 제공한다.
본 발명의 또 다른 측면은 상기 박막 트랜지스터를 포함하는 표시 장치를 제공한다.
본 발명의 일 측면에 따른 박막 트랜지스터는 게이트 전극, 상기 게이트 전극과 중첩하며 제1 금속 산화물을 포함하는 반도체, 상기 게이트 전극과 상기 반도체 사이에 위치하며 제2 금속 산화물을 포함하는 게이트 절연막, 그리고 상기 반도체와 전기적으로 연결되어 있는 소스 전극 및 드레인 전극을 포함하고, 상기 제1 금속 산화물 및 상기 제2 금속 산화물은 하나 이상의 금속을 공통적으로 포함한다.
상기 제1 금속 산화물 및 상기 제2 금속 산화물은 인듐 산화물, 아연 산화물, 주석 산화물, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 및 아연 주석 산화물(ZTO)에서 선택된 하나를 공통적으로 포함할 수 있다.
상기 제1 금속 산화물 및 상기 제2 금속 산화물 중 적어도 하나는 각각 독립적으로 세륨(Ce), 하프늄(Hf), 마그네슘(Mg), 탄탈륨(Ta), 란탄(La), 규소(Si), 게르마늄(Ge), 바나듐(V), 니오븀(Nb), 이트륨(Y) 및 이들의 조합에서 선택된 하나를 더 포함할 수 있다.
상기 제1 금속 산화물 및 상기 제2 금속 산화물 중 적어도 하나는 각각 독립적으로 세륨 인듐 아연 산화물(Ce-IZO), 하프늄 인듐 아연 산화물(Hf-IZO) 및 규소 인듐 아연 산화물(Si-IZO)에서 선택된 하나를 포함할 수 있다.
상기 제1 금속 산화물은 세륨 인듐 아연 산화물(Ce-IZO), 하프늄 인듐 아연 산화물(Hf-IZO) 및 규소 인듐 아연 산화물(Si-IZO)에서 선택된 하나를 포함할 수 있고, 세륨(Ce), 하프늄(Hf) 또는 규소(Si)는 아연 100 원자 부에 대하여 각각 0 초과 50 원자부 미만, 0 초과 80 원자부 미만 또는 0 초과 100 원자부 미만의 함량으로 포함될 수 있다.
상기 제2 금속 산화물은 세륨 인듐 아연 산화물(Ce-IZO), 하프늄 인듐 아연 산화물(Hf-IZO) 및 규소 인듐 아연 산화물(Si-IZO)에서 선택된 하나를 포함할 수 있고, 상기 세륨(Ce), 하프늄(Hf) 또는 규소(Si)는 아연 100 원자 부에 대하여 각각 50 원자부 초과, 80 원자부 초과 또는 100 원자부 초과의 함량으로 포함될 수 있다.
상기 제1 금속 산화물과 상기 제2 금속 산화물에 공통적으로 포함되는 상기 금속은 상기 제1 금속 산화물과 상기 제2 금속 산화물에서 서로 다른 함량으로 포함될 수 있다.
상기 제1 금속 산화물에 포함되어 있는 상기 금속의 함량은 상기 제2 금속 산화물에 포함되어 있는 상기 금속의 함량보다 적을 수 있다.
상기 박막 트랜지스터는 상기 게이트 전극과 상기 게이트 절연막 사이에 무기 물질을 포함하는 보조층을 더 포함할 수 있다.
본 발명의 다른 측면에 따른 표시 장치는 상기 박막 트랜지스터를 포함한다.
본 발명의 또 다른 측면에 따른 박막 트랜지스터의 제조 방법은 게이트 전극을 형성하는 단계, 상기 게이트 전극과 중첩하는 위치에 반도체를 형성하는 단계, 상기 게이트 전극을 형성하는 단계 및 상기 반도체를 형성하는 단계 사이에 게이트 절연막을 형성하는 단계, 그리고 상기 반도체와 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 반도체를 형성하는 단계 및 상기 게이트 절연막을 형성하는 단계는 각각 제1 금속 산화물 전구체 및 제2 금속 산화물 전구체를 용액 공정으로 형성하며, 상기 제1 금속 산화물 전구체와 상기 제2 금속 산화물 전구체는 하나 이상의 금속을 공통적으로 포함한다.
상기 제1 금속 산화물 전구체 및 제2 금속 산화물 전구체는 인듐(In) 함유 화합물, 아연(Zn) 함유 화합물, 주석(Sn) 함유 화합물 및 이들의 조합에서 선택된 하나를 공통적으로 포함할 수 있다.
상기 제1 금속 산화물 전구체 및 제2 금속 산화물 전구체 중 적어도 하나는 각각 독립적으로 세륨(Ce), 하프늄(Hf), 마그네슘(Mg), 탄탈륨(Ta), 란탄(La), 규소(Si), 게르마늄(Ge), 바나듐(V), 니오븀(Nb), 이트륨(Y) 및 이들의 조합에서 선택된 하나를 함유하는 화합물을 더 포함할 수 있다.
상기 제1 금속 산화물과 상기 제2 금속 산화물에 공통적으로 포함되는 금속의 함량은 상기 제1 금속 산화물에 포함된 상기 금속의 함량이 상기 제2 금속 산화물에 포함된 상기 금속의 함량보다 적을 수 있다.
상기 제1 금속 산화물 전구체는 인듐(In) 함유 화합물, 아연(Zn) 함유 화합물, 그리고 세륨(Ce), 하프늄(Hf) 또는 규소(Si)를 함유하는 화합물을 포함할 수 있고, 상기 세륨(Ce), 하프늄(Hf) 또는 규소(Si)는 상기 아연 100 원자 부에 대하여 각각 0 초과 50 원자부 미만, 0 초과 80 원자부 미만 또는 0 초과 100 원자부 미만의 함량으로 포함될 수 있다.
상기 제2 금속 산화물 전구체는 인듐(In) 함유 화합물, 아연(Zn) 함유 화합물, 그리고 세륨(Ce), 하프늄(Hf) 또는 규소(Si)를 함유하는 화합물을 포함할 수 있고, 상기 세륨(Ce), 하프늄(Hf) 또는 규소(Si)는 상기 아연 100 원자 부에 대하여 각각 50 원자부 초과, 80 원자부 초과 또는 100 원자부 초과하는 함량으로 포함될 수 있다.
상기 제1 금속 산화물과 상기 제2 금속 산화물에 공통적으로 포함되는 상기 금속은 상기 제1 금속 산화물과 상기 제2 금속 산화물에서 서로 다른 함량으로 포함될 수 있다.
상기 제1 금속 산화물에 포함되어 있는 상기 금속의 함량은 상기 제2 금속 산화물에 포함되어 있는 상기 금속의 함량보다 적을 수 있다.
상기 반도체를 형성하는 단계는 상기 제1 금속 산화물 전구체를 적용하는 단계 및 상기 제1 금속 산화물 전구체를 열처리하는 단계를 포함할 수 있고, 상기 게이트 절연막을 형성하는 단계는 상기 제2 금속 산화물 전구체를 적용하는 단계 및 상기 제2 금속 산화물 전구체를 열처리하는 단계를 포함할 수 있다.
공정을 단순화하면서도 박막 트랜지스터의 특성을 개선할 수 있다.
도 1은 본 발명의 일 구현예에 따른 박막 트랜지스터를 도시한 단면도이고,
도 2는 본 발명의 다른 구현예에 따른 박막 트랜지스터를 보여주는 단면도이고,
도 3 및 도 4는 각각 본 발명의 또 다른 구현예에 따른 박막 트랜지스터를 보여주는 단면도이고,
도 5는 본 발명의 또 다른 구현예에 따른 박막 트랜지스터를 보여주는 단면도이고,
도 6 및 도 7은 각각 본 발명의 실시예에 따라 제조된 금속 산화물 전구체로부터 형성된 게이트 절연막의 절연 특성을 보여주는 그래프이고,
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터의 전류 특성을 보여주는 그래프이다.
이하, 첨부한 도면을 참조하여 본 발명의 구현예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 도 1을 참고하여 본 발명의 일 구현예에 따른 박막 트랜지스터에 대하여 설명한다.
도 1은 본 발명의 일 구현예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 1을 참고하면, 본 구현예는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터로, 기판(110) 위에 게이트 전극(124), 게이트 절연막(140), 반도체(154), 소스 전극(173) 및 드레인 전극(175)이 차례로 형성되어 있다.
기판(110)은 유리, 고분자 또는 실리콘 웨이퍼 등일 수 있고, 게이트 전극(124)은 기판의 일 방향을 따라 뻗은 게이트선(도시하지 않음)과 연결되어 있다. 게이트 전극(124)과 중첩하는 위치에 반도체(154)가 형성되어 있으며, 게이트 전극(124)과 반도체(154) 사이에는 기판 전면을 덮는 게이트 절연막(140)이 형성되어 있다. 반도체(154) 위에는 전압 인가시 반도체(154)와 전기적으로 연결되는 소스 전극(173) 및 드레인 전극(175)이 형성되어 있다.
이하 반도체(154) 및 게이트 절연막(140)에 대하여 설명한다.
반도체(154)는 제1 금속 산화물로 형성되어 있으며, 게이트 절연막(140)은 제2 금속 산화물로 형성되어 있다.
제1 금속 산화물 및 제2 금속 산화물은 하나 이상의 금속을 공통적으로 포함한다. 여기서 금속은 금속과 준금속을 모두 포함하는 것으로, 예컨대 인듐(In), 아연(Zn), 주석(Sn) 또는 이들의 조합일 수 있다. 즉, 제1 금속 산화물 및 제2 금속 산화물은 인듐 산화물, 아연 산화물, 주석 산화물, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 및 아연 주석 산화물(ZTO)에서 선택된 하나를 공통적으로 포함할 수 있다.
또한 제1 금속 산화물 및 제2 금속 산화물 중 적어도 하나는 각각 독립적으로 세륨(Ce), 하프늄(Hf), 마그네슘(Mg), 탄탈륨(Ta), 란탄(La), 규소(Si), 게르마늄(Ge), 바나듐(V), 니오븀(Nb), 이트륨(Y) 및 이들의 조합에서 선택된 하나를 더 포함할 수 있다. 이들은 제1 금속 산화물 및/또는 제2 금속 산화물에 포함되어 문턱 전압 등과 같은 박막 트랜지스터 특성을 개선할 수 있다.
예컨대 제1 금속 산화물 및 제2 금속 산화물은 공통적으로 인듐(In)과 아연(Zn)을 함유하는 인듐 아연 산화물(IZO)일 수 있으며, 여기에 세륨(Ce), 하프늄(Hf) 또는 규소(Si)를 각각 독립적으로 포함하는 세륨 인듐 아연 산화물(Ce-IZO), 하프늄 인듐 아연 산화물(Hf-IZO) 또는 규소 인듐 아연 산화물(Si-IZO)일 수 있다.
세륨 인듐 아연 산화물(Ce-IZO)의 경우, 세륨(Ce)이 아연(Zn) 100 원자부에 대하여 약 0 초과 50 원자부 미만의 함량으로 포함되는 경우 반도체 특성을 가질 수 있으며, 세륨(Ce)이 아연(Zn) 100 원자 부에 대하여 약 50 원자 부 초과 함량으로 포함되는 경우 절연성을 가질 수 있다.
하프늄 인듐 아연 산화물(Hf-IZO)의 경우, 하프늄(Hf)이 아연(Zn) 100 원자부에 대하여 약 0 초과 80 원자부 미만의 함량으로 포함되는 경우 반도체 특성을 가질 수 있으며, 하프늄(Hf)이 아연(Zn) 100 원자부에 대하여 약 80 원자부 초과 함량으로 포함되는 경우 절연성을 가질 수 있다.
규소 인듐 아연 산화물(Si-IZO)의 경우, 규소(Si)가 아연(Zn) 100 원자부에 대하여 약 0 초과 100 원자부 미만의 함량으로 포함되는 경우 반도체 특성을 가질 수 있으며, 규소(Si)가 아연(Zn) 100 원자부에 대하여 약 100 원자부 초과 함량으로 포함되는 경우 절연성을 가질 수 있다.
상기와 같이, 반도체 및 게이트 절연막은 하나 이상의 금속을 공통적으로 포함하는 금속 산화물로 형성되는 한편, 각 금속 산화물의 금속 원소의 비율, 산소 분율 등을 다르게 함으로써 각각 반도체 특성 및 절연 특성을 가질 수 있다.
이 때 반도체 및 게이트 절연막에 공통적으로 포함되어 있는 금속의 함량은 서로 다를 수 있다. 예컨대 반도체 및 게이트 절연막에 공통적으로 포함되어 있는 금속의 함량은 반도체에 포함되어 있는 상기 금속의 함량이 게이트 절연막에 포함되어 있는 상기 금속의 함량보다 적을 수 있다.
이와 같이 반도체 및 게이트 절연막이 동종 계열의 금속 산화물로 형성됨으로써 반도체와 게이트 절연막 사이의 계면(A)에서 이질성을 줄일 수 있고 이에 따라 박막 트랜지스터의 채널 영역에서 전하의 손실을 줄여 박막 트랜지스터의 특성을 개선할 수 있다.
그러면 상술한 박막 트랜지스터의 제조 방법에 대하여 도 1을 참고하여 설명한다.
먼저 기판(110) 위에 도전체를 적층하고 사진 식각하여 게이트 전극(124)을 포함하는 게이트선(도시하지 않음)을 형성한다. 이어서, 게이트 전극(124) 위에 게이트 절연막(140) 및 반도체(154)를 차례로 형성하고, 그 위에 도전체를 적층하고 사진 식각하여 소스 전극(173) 및 드레인 전극(175)을 형성한다.
여기서 게이트 절연막(140) 및 반도체(154)는 각각 금속 산화물 전구체를 사용한 용액 공정으로 형성할 수 있다. 이 때 반도체 형성용 금속 산화물 전구체(이하 '금속 산화물 전구체'라 한다) 및 게이트 절연막용 금속 산화물 전구체(이하 '금속 산화물 전구체'라 한다)는 하나 이상의 금속을 공통적으로 포함할 수 있다.
제1 금속 산화물 전구체 및 제2 금속 산화물 전구체는 예컨대 인듐(In) 함유 화합물, 아연(Zn) 함유 화합물, 주석(Sn) 함유 화합물 및 이들의 조합에서 선택된 하나를 공통적으로 포함할 수 있다.
인듐 함유 화합물은 인듐염, 수산화인듐, 인듐 알콕시드 및 이들의 수화물에서 선택된 적어도 하나일 수 있으나, 이에 한정되는 것은 아니다. 염은 예컨대 아세테이트(acetate), 카르보닐(carbonyl), 탄산염(carbonate), 질산염(nitrate), 황산염(sulfate), 인산염(phosphate) 및 염화염(halide) 등일 수 있다. 인듐 함유 화합물의 예로는 인듐 아세틸 아세토네이트(indium acetyl acetonate), 인듐 아세테이트(indium acetate), 염화인듐(indium chloride), 인듐 이소프로폭시드(indium isopropoxide) 및 그들의 수화물을 들 수 있다.
아연 함유 화합물은 아연염, 수산화아연, 아연 알콕시드 및 이들의 수화물에서 선택된 적어도 하나일 수 있으나, 이에 한정되는 것은 아니다. 아연 함유 화합물의 예로는 아연 아세테이트(zinc acetate, Zn(CH3COO)2), 아연 질산염(zinc nitrate), 아연 아세틸아세토네이트(zinc acetylacetonate), 염화아연(Zinc chloride) 및 그들의 수화물을 들 수 있다.
주석 함유 화합물은 주석염, 수산화주석, 주석 알콕시드 및 이들의 수화물에서 선택된 적어도 하나일 수 있으나, 이에 한정되는 것은 아니다. 주석 함유 화합물의 예로는 주석 아세테이트(tin acetate, Sn(CH3COO)2), 주석 질산염(tin nitrate), 주석 아세틸아세토네이트(tin acetylacetonate), 염화주석(tin chloride) 및 그들의 수화물을 들 수 있다.
아연 함유 화합물, 인듐 함유 화합물 및 주석 함유 화합물은 다양하게 조합하여 사용할 수 있다.
제1 금속 산화물 전구체 및 제2 금속 산화물 전구체는 상술한 금속 외에 또다른 금속 또는 준금속을 포함하는 화합물을 더 포함할 수 있다. 이러한 금속 또는 준금속으로는 세륨(Ce), 하프늄(Hf), 마그네슘(Mg), 탄탈륨(Ta), 란탄(La), 규소(Si), 게르마늄(Ge), 바나듐(V), 니오븀(Nb), 이트륨(Y) 및 이들의 조합을 들 수 있으며, 이들을 포함한 화합물은 예컨대 할로겐화물, 아세테이트 화합물, 카르보닐 화합물, 카보네이트 화합물, 질화물 화합물 또는 알콕시드 화합물 등의 형태로 도입될 수 있다. 이들은 금속 산화물 전구체로부터 제조된 금속 산화물이 박막 트랜지스터에 적용된 경우 문턱 전압을 조절하는 인자로 작용하는 것으로 박막 트랜지스터의 특성을 개선할 수 있다.
상술한 금속 함유 화합물은 금속 산화물 전구체의 총 함량에 대하여 각각 약 0.01 내지 30 중량%로 함유될 수 있다. 각 성분이 상기 범위로 함유되는 경우 용해도를 확보할 수 있다.
상기 금속 산화물 전구체 용액은 용액 안정화제를 더 포함할 수 있다. 용액 안정화제는 알코올 아민 화합물, 알킬 암모늄 히드록시 화합물, 알킬 아민 화합물, 케톤 화합물, 산 화합물, 염기 화합물 및 탈이온수(deionized water) 따위에서 선택된 적어도 하나를 포함할 수 있으며, 예컨대 모노에탄올아민, 디에탄올아민, 트리에탄올아민, 모노이소프로필아민, N,N-메틸에탄올아민, 아미노에틸 에탄올아민, 디에틸렌글리콜아민, 2-(아미노에톡시)에탄올, N-t-부틸에탄올아민, N-t-부틸디에탄올아민, 테트라메틸암모늄하이드록시드, 메틸아민, 에틸아민, 아세틸아세톤, 염산, 질산, 황산, 초산, 수산화암모늄, 수산화칼륨 및 수산화나트륨에서 선택된 적어도 하나를 포함할 수 있다.
용액 안정화제는 금속 산화물 전구체 용액에 포함되어 다른 성분의 용해도를 높일 수 있고 이에 따라 균일한 박막을 형성할 수 있다. 용액 안정화제는 상술한 다른 성분의 종류 및 함량에 따라 함유량이 달라질 수 있으나, 전구체 용액의 총 함량에 대하여 약 0.01 내지 30 중량%로 함유될 수 있다. 용액 안정화제가 상기 범위로 함유되는 경우 용해도 및 박막 코팅성을 높일 수 있다.
상술한 금속 함유 화합물 및 용액 안정화제는 용매에 혼합되어 금속 산화물 전구체로 제조된다. 이 때 금속 함유 화합물이 둘 이상인 경우 이들은 각각 용매에 혼합된 용액으로 제조한 후 이들을 혼합할 수도 있고 하나의 용매에 함께 혼합하여 제조할 수도 있다. 용액 안정화제는 각 성분의 용액에 각각 첨가될 수도 있고 각 용액을 혼합한 후에 첨가될 수도 있다. 예컨대 아연 아세테이트와 인듐 아세틸 아세토네이트를 각각의 용매에 혼합하여 아연 아세테이트 용액 및 인듐 아세틸 아세토네이트 용액을 각각 제조하고 이들을 혼합한 후 여기에 염화하프늄 또는 염화하프늄을 포함하는 용액을 첨가하여 금속 산화물 전구체를 제조할 수 있다.
이 때 용매는 상술한 성분을 용해할 수 있으면 특히 한정되지 않으며, 예컨대 탈이온수, 메탄올, 에탄올, 프로판올, 이소프로판올, 2-메톡시에탄올, 2-에톡시에탄올, 2-프로폭시에탄올 2-부톡시에탄올, 메틸셀로솔브, 에틸셀로솔브, 디에틸렌글리콜메틸에테르, 디에틸렌글리콜에틸에테르, 디프로필렌글리콜메틸에테르, 톨루엔, 크실렌, 헥산, 헵탄, 옥탄, 에틸아세테이트, 부틸아세테이트, 디에틸렌글리콜디메틸에테르, 디에틸렌글리콜디메틸에틸에테르, 메틸메톡시프로피온산, 에틸에톡시프로피온산, 에틸락트산, 프로필렌글리콜메틸에테르아세테이트, 프로필렌글리콜메틸에테르, 프로필렌글리콜프로필에테르, 메틸셀로솔브아세테이트, 에틸셀로솔브아세테이트, 디에틸렌글리콜메틸아세테이트, 디에틸렌글리콜에틸아세테이트, 아세톤, 메틸이소부틸케톤, 시클로헥사논, 디메틸포름아미드(DMF), N,N-디메틸아세트아미드(DMAc), N-메틸-2-피롤리돈, γ-부틸로락톤, 디에틸에테르, 에틸렌글리콜디메틸에테르, 디글라임, 테트라히드로퓨란, 아세틸아세톤 및 아세토니트릴에서 선택된 적어도 하나를 포함할 수 있다.
용매는 금속 전구체의 총 함량에 대하여 상술한 성분을 제외한 잔량으로 포함될 수 있다.
게이트 절연막을 형성하는 단계는 상술한 제2 금속 산화물 전구체를 기판에 적용한 후 이를 열처리하여 금속 산화물을 포함하는 게이트 절연막으로 형성할 수 있다.
반도체를 형성하는 단계는 상술한 제1 금속 산화물 전구체를 게이트 절연막위에 적용한 후 이를 열처리하여 금속 산화물을 포함하는 반도체로 형성할 수 있다.
이 때 제1 금속 산화물 전구체 및 제2 금속 산화물 전구체를 적용하는 단계는 상술한 금속 산화물 전구체를 스핀 코팅, 슬릿 코팅, 잉크젯 인쇄, 분무(spray) 또는 침지(dipping) 따위의 방법으로 기판 위에 적용할 수 있다.
이어서 기판에 적용된 금속 산화물 전구체를 열처리하여 금속 산화물로 성장시킨다. 열처리는 비교적 낮은 온도에서 선경화(prebake)하여 용매를 어느 정도 제거한 후 고온에서 열처리를 수행할 수 있다. 이 때 열처리 온도는 약 300 내지 600℃ 일 수 있다.
이와 같이 본 구현예에 따른 박막 트랜지스터는 게이트 절연막 및 반도체를 모두 용액 공정으로 형성할 수 있으므로 화학 기상 증착 방법 또는 스퍼터링과 같은 고가의 비용 및 복잡한 공정이 요구되는 방법을 사용하지 않고도 고성능 박막 트랜지스터를 제작할 수 있다.
이하 도 2를 참고하여 본 발명의 다른 구현예에 따른 박막 트랜지스터를 설명한다.
도 2는 본 발명의 다른 구현예에 따른 박막 트랜지스터를 보여주는 단면도이다.
도 2를 참고하면, 본 구현예에 따른 박막 트랜지스터는 기판(110) 위에 게이트 전극(124)이 형성되어 있고, 게이트 전극(124) 위에 보조층(130)이 형성되어 있다. 보조층(130) 위에는 게이트 절연막(140), 반도체(154), 소스 전극(173) 및 드레인 전극(175)이 차례로 형성되어 있다.
본 구현예는 전술한 구현예와 달리, 게이트 절연막(140) 하부에 보조층(130)을 더 포함한다. 보조층(130)은 무기 절연 물질로 형성될 수 있으며, 예컨대 질화규소, 산화규소 등을 들 수 있다.
보조층(130)은 게이트 전극(124)에 의한 단차를 줄여 게이트 절연막(140) 및 반도체(154)를 용액 공정으로 형성시 균일하게 형성될 수 있도록 한다.
게이트 절연막(140) 및 반도체(154)은 전술한 구현예와 마찬가지로 하나 이상의 금속을 공통적으로 포함하는 제1 금속 산화물 및 제2 금속 산화물로 만들어질 수 있으며, 구체적인 내용은 전술한 구현예와 같다.
이하 도 3 및 도 4를 참고하여 본 발명의 또 다른 구현예에 따른 박막 트랜지스터를 설명한다.
도 3 및 도 4는 각각 본 발명의 또 다른 구현예에 따른 박막 트랜지스터를 보여주는 단면도이다.
먼저 도 3을 참고하면, 본 구현예에 따른 박막 트랜지스터는 기판(110) 위에 게이트 전극(124), 게이트 절연막(140) 및 반도체(154)가 차례로 형성되어 있고, 반도체(154) 위에 식각 방지막(etch stopper)(160)이 형성되어 있으며, 반도체(154) 및 식각 방지막(160) 위에 소스 전극(173) 및 드레인 전극(175)이 차례로 형성되어 있다.
본 구현예는 전술한 구현예와 달리, 반도체(154) 상부에 식각 방지막(160)을 더 포함한다. 식각 방지막(160)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)의 채널 영역이 손상되는 것을 방지하여 박막 트랜지스터 특성이 저하되는 것을 방지할 수 있다.
게이트 절연막(140) 및 반도체(154)은 전술한 구현예와 마찬가지로 하나 이상의 금속을 공통적으로 포함하는 제1 금속 산화물 및 제2 금속 산화물로 만들어질 수 있으며, 구체적인 내용은 전술한 구현예와 같다.
다음 도 4를 참고하면, 본 구현예에 따른 박막 트랜지스터는 기판(110) 위에 게이트 전극(124), 보조층(130), 게이트 절연막(130), 반도체(154)가 차례로 형성되어 있고, 반도체(154) 위에 식각 방지막(160)이 형성되어 있으며, 반도체(154) 및 식각 방지막(160) 위에 소스 전극(173) 및 드레인 전극(175)이 차례로 형성되어 있다.
본 구현예에 따른 박막 트랜지스터는 게이트 절연막(140) 하부에 보조층(130)을 더 포함하고 반도체(154) 상부에 식각 방지막(160)을 더 포함한다. 따라서 게이트 절연막(140) 및 반도체(154)를 용액 공정으로 형성시 단차를 줄이고 막 두께의 균일성을 높일 수 있으며, 반도체(154)의 채널 영역이 손상되는 것을 방지하여 박막 트랜지스터 특성이 저하되는 것을 방지할 수 있다.
게이트 절연막(140) 및 반도체(154)은 전술한 구현예와 마찬가지로 하나 이상의 금속을 공통적으로 포함하는 제1 금속 산화물 및 제2 금속 산화물로 만들어질 수 있으며, 구체적인 내용은 전술한 구현예와 같다.
이하 도 5를 참고하여 본 발명의 또 다른 구현예에 따른 박막 트랜지스터를 설명한다.
도 5는 본 발명의 또 다른 구현예에 따른 박막 트랜지스터를 보여주는 단면도이다.
도 5를 참고하면, 본 구현예는 탑 게이트(top gate) 구조의 박막 트랜지스터로, 기판(110) 위에 서로 마주하는 소스 전극(173) 및 드레인 전극(175)이 형성되어 있고, 그 위에 소스 전극(173) 및 드레인 전극(175)과 일부 중첩하는 반도체(154)가 형성되어 있다. 반도체(154) 위에 게이트 절연막(140)이 형성되어 있으며, 게이트 절연막(140) 위에 반도체(154)와 중첩하는 위치에 게이트 전극(124)이 형성되어 있다.
게이트 절연막(140) 및 반도체(154)은 전술한 구현예와 마찬가지로 하나 이상의 금속을 공통적으로 포함하는 제1 금속 산화물 및 제2 금속 산화물로 만들어질 수 있으며, 구체적인 내용은 전술한 구현예와 같다.
상술한 다양한 구현예에 따른 박막 트랜지스터는 표시 장치에서 스위칭 소자 및/또는 구동 소자로 사용될 수 있다. 여기서 표시 장치는 액정 표시 장치, 유기 발광 표시 장치, 전기 영동 표시 장치 및 이와 유사한 장치들을 모두 포함할 수 있다.
이하 실시예를 통해서 본 발명을 보다 상세하게 설명한다. 다만 하기의 실시예는 단지 설명의 목적을 위한 것이며 본 발명의 범위를 제한하는 것은 아니다.
[ 실시예 ]
반도체용 금속 산화물 전구체 제조
인듐 나이트레이트 및 아연 아세테이트를 인듐(In):아연(Zn)=3:1의 몰비가 되도록 2-메톡시에탄올에서 용해하여 약 0.2M의 용액을 제조한 후 여기에 아연 아세테이트와 동일한 당량의 아세트산 및 에탄올 아민을 첨가하여 반도체용 금속 산화물 전구체를 제조한다.
게이트 절연막용 금속 산화물 전구체 제조 - 1
인듐 나이트레이트, 아연 아세테이트 및 세륨 에톡시드(Ce ethoxide)를 인듐(In):아연(Zn):세륨(Ce)=3:1:0.5의 몰비가 되도록 2-메톡시에탄올에서 용해하여 약 0.2M의 용액을 제조한 후 여기에 아연 아세테이트와 동일한 당량의 아세트산 및 에탄올 아민을 첨가하여 게이트 절연막용 금속 산화물 전구체 1을 제조한다.
게이트 절연막용 금속 산화물 전구체 제조 - 2
인듐 나이트레이트, 아연 아세테이트 및 세륨 에톡시드(Ce ethoxide)를 인듐(In):아연(Zn):세륨(Ce)=3:1:2의 몰비가 되도록 2-메톡시에탄올에서 용해하여 약 0.2M의 용액을 제조한 후 여기에 아연 아세테이트와 동일한 당량의 아세트산 및 에탄올 아민을 첨가하여 게이트 절연막용 금속 산화물 전구체 2를 제조한다.
박막 트랜지스터 제작
유리 기판 위에 스퍼터링 방법으로 몰리브덴 2000Å 형성한 후 사진 식각하여 게이트 전극을 형성한다. 이어서 화학기상증착(PECVD) 방법으로 질화규소를 4000Å 증착한 후, 그 위에 상기에서 제조된 게이트 절연막용 금속 산화물 전구체 2를 500-3000RPM의 속도로 스핀 코팅한다. 이어서 300℃에서 30분 동안 1차 열처리하여 용매를 어느 정도 제거한 후 450℃에서 3시간 동안 2차 열처리하여 게이트 절연막을 형성한다. 이어서 상기에서 제조된 반도체용 금속 산화물 전구체를 3000RPM의 속도로 스핀 코팅한 후 300℃에서 30분 동안 1차 열처리 및 450℃에서 3시간 동안 2차 열처리하여 반도체 막을 형성한다. 이어서 반도체 막을 패터닝한 후 그 위에 화학기상증착 방법으로 산화규소(SiO2)를 2000Å 증착하고 패터닝하여 식각 방지막을 형성한다. 이어서 스퍼터링 방법으로 몰리브덴 2000Å 형성한 후 사진 식각하여 소스 전극 및 드레인 전극을 형성한다.
절연 특성 확인
상기에서 제조한 게이트 절연막용 금속 산화물 전구체의 절연성 특성을 확인하기 위해, 실리콘웨이퍼 위에 상기 금속 산화물 전구체 1 및 2를 각각 500rpm 속도로 스핀 코팅하여 박막을 형성한다.
이에 대하여 도 6 및 도 7을 참고하여 설명한다.
도 6 및 도 7은 각각 본 발명의 실시예에 따라 제조된 금속 산화물 전구체로부터 형성된 게이트 절연막의 절연 특성을 보여주는 그래프이다.
도 6 및 도 7을 참고하면, 절연파괴 전기장(breakdown field)는 1e-6A 기준으로 4.5MV/㎝이며, 일정 전기장 하에 낮은 전류 밀도를 유지하고 캐패시턴스 특성 또한 양호하여 절연 특성을 나타냄을 알 수 있다.
박막 트랜지스터 특성
상기에서 제작된 박막 트랜지스터의 전류 특성을 측정한다.
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터의 전류 특성을 보여주는 그래프이다.
도 8을 참고하면, 실시예에 따른 박막 트랜지스터는 턴온 전압이 0.2V이고 서브쓰레스홀드 슬롭(subthreshold slop)이 0.5V/dec를 나타내며, Ion / off가 1x107 이상인 높은 전류 특성을 나타냄을 알 수 있다. 이로부터 실시예에 따른 박막 트랜지스터는 우수한 특성을 가짐을 확인하였다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
110: 기판 124: 게이트 전극
130: 보조층 140: 게이트 절연막
154: 반도체 160: 식각 방지막
173: 소스 전극 175: 드레인 전극
A: 채널

Claims (18)

  1. 게이트 전극,
    상기 게이트 전극과 중첩하며 제1 금속 산화물을 포함하는 반도체,
    상기 게이트 전극과 상기 반도체 사이에 위치하며 제2 금속 산화물을 포함하는 게이트 절연막, 그리고
    상기 반도체와 전기적으로 연결되어 있는 소스 전극 및 드레인 전극
    을 포함하고,
    상기 제1 금속 산화물 및 상기 제2 금속 산화물은 하나 이상의 금속을 공통적으로 포함하는 박막 트랜지스터.
  2. 제1항에서,
    상기 제1 금속 산화물 및 상기 제2 금속 산화물은 인듐 산화물, 아연 산화물, 주석 산화물, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 및 아연 주석 산화물(ZTO)에서 선택된 하나를 공통적으로 포함하는 박막 트랜지스터.
  3. 제2항에서,
    상기 제1 금속 산화물 및 상기 제2 금속 산화물 중 적어도 하나는 각각 독립적으로 세륨(Ce), 하프늄(Hf), 마그네슘(Mg), 탄탈륨(Ta), 란탄(La), 규소(Si), 게르마늄(Ge), 바나듐(V), 니오븀(Nb), 이트륨(Y) 및 이들의 조합에서 선택된 하나를 더 포함하는 박막 트랜지스터.
  4. 제3항에서,
    상기 제1 금속 산화물 및 상기 제2 금속 산화물 중 적어도 하나는 각각 독립적으로 세륨 인듐 아연 산화물(Ce-IZO), 하프늄 인듐 아연 산화물(Hf-IZO) 및 규소 인듐 아연 산화물(Si-IZO)에서 선택된 하나를 포함하는 박막 트랜지스터.
  5. 제4항에서,
    상기 제1 금속 산화물은 세륨 인듐 아연 산화물(Ce-IZO), 하프늄 인듐 아연 산화물(Hf-IZO) 및 규소 인듐 아연 산화물(Si-IZO)에서 선택된 하나를 포함하고,
    세륨(Ce), 하프늄(Hf) 또는 규소(Si)는 아연 100 원자부에 대하여 각각 0 초과 50 원자부 미만, 0 초과 80 원자부 미만 또는 0 초과 100 원자부 미만의 함량으로 포함되어 있는 박막 트랜지스터.
  6. 제4항에서,
    상기 제2 금속 산화물은 세륨 인듐 아연 산화물(Ce-IZO), 하프늄 인듐 아연 산화물(Hf-IZO) 및 규소 인듐 아연 산화물(Si-IZO)에서 선택된 하나를 포함하고,
    상기 세륨(Ce), 하프늄(Hf) 또는 규소(Si)는 아연 100 원자부에 대하여 각각 50 원자부 초과, 80 원자부 초과 또는 100 원자부 초과의 함량으로 포함되어 있는 박막 트랜지스터.
  7. 제1항에서,
    상기 제1 금속 산화물과 상기 제2 금속 산화물에 공통적으로 포함되는 상기 금속은 상기 제1 금속 산화물과 상기 제2 금속 산화물에서 서로 다른 함량으로 포함되어 있는 박막 트랜지스터.
  8. 제7항에서,
    상기 제1 금속 산화물에 포함되어 있는 상기 금속의 함량은 상기 제2 금속 산화물에 포함되어 있는 상기 금속의 함량보다 적은 박막 트랜지스터.
  9. 제1항에서,
    상기 게이트 전극과 상기 게이트 절연막 사이에 무기 물질을 포함하는 보조층을 더 포함하는 박막 트랜지스터.
  10. 게이트 전극을 형성하는 단계,
    상기 게이트 전극과 중첩하는 위치에 반도체를 형성하는 단계,
    상기 게이트 전극을 형성하는 단계 및 상기 반도체를 형성하는 단계 사이에 게이트 절연막을 형성하는 단계, 그리고
    상기 반도체와 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 단계
    를 포함하고,
    상기 반도체를 형성하는 단계 및 상기 게이트 절연막을 형성하는 단계는 각각 제1 금속 산화물 전구체 및 제2 금속 산화물 전구체를 용액 공정으로 형성하고,
    상기 제1 금속 산화물 전구체와 상기 제2 금속 산화물 전구체는 하나 이상의 금속을 공통적으로 포함하는 박막 트랜지스터의 제조 방법.
  11. 제10항에서,
    상기 제1 금속 산화물 전구체 및 제2 금속 산화물 전구체는 인듐(In) 함유 화합물, 아연(Zn) 함유 화합물, 주석(Sn) 함유 화합물 및 이들의 조합에서 선택된 하나를 공통적으로 포함하는 박막 트랜지스터의 제조 방법.
  12. 제11항에서,
    상기 제1 금속 산화물 전구체 및 제2 금속 산화물 전구체 중 적어도 하나는 각각 독립적으로 세륨(Ce), 하프늄(Hf), 마그네슘(Mg), 탄탈륨(Ta), 란탄(La), 규소(Si), 게르마늄(Ge), 바나듐(V), 니오븀(Nb), 이트륨(Y) 및 이들의 조합에서 선택된 하나를 함유하는 화합물을 더 포함하는 박막 트랜지스터의 제조 방법.
  13. 제12항에서,
    상기 제1 금속 산화물 전구체는 인듐(In) 함유 화합물, 아연(Zn) 함유 화합물, 그리고 세륨(Ce), 하프늄(Hf) 또는 규소(Si)를 함유하는 화합물을 포함하고,
    상기 세륨(Ce), 하프늄(Hf) 또는 규소(Si)는 상기 아연 100 원자부에 대하여 각각 0 초과 50 원자부 미만, 0 초과 80 원자부 미만 또는 0 초과 100 원자부 미만의 함량으로 포함되어 있는 박막 트랜지스터의 제조 방법.
  14. 제12항에서,
    상기 제2 금속 산화물 전구체는 인듐(In) 함유 화합물, 아연(Zn) 함유 화합물, 그리고 세륨(Ce), 하프늄(Hf) 또는 규소(Si)를 함유하는 화합물을 포함하고,
    상기 세륨(Ce), 하프늄(Hf) 또는 규소(Si)는 상기 아연 100 원자 부에 대하여 각각 50 원자부 초과, 80 원자부 초과 또는 100 원자부 초과하는 함량으로 포함되어 있는 박막 트랜지스터의 제조 방법.
  15. 제10항에서,
    상기 제1 금속 산화물과 상기 제2 금속 산화물에 공통적으로 포함되는 상기 금속은 상기 제1 금속 산화물과 상기 제2 금속 산화물에서 서로 다른 함량으로 포함되어 있는 박막 트랜지스터의 제조 방법.
  16. 제10항에서,
    상기 제1 금속 산화물에 포함되어 있는 상기 금속의 함량은 상기 제2 금속 산화물에 포함되어 있는 상기 금속의 함량보다 적은 박막 트랜지스터의 제조 방법.
  17. 제10항에서,
    상기 반도체를 형성하는 단계는 상기 제1 금속 산화물 전구체를 적용하는 단계 및 상기 제1 금속 산화물 전구체를 열처리하는 단계를 포함하고,
    상기 게이트 절연막을 형성하는 단계는 상기 제2 금속 산화물 전구체를 적용하는 단계 및 상기 제2 금속 산화물 전구체를 열처리하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  18. 제1항 내지 제9항 중 어느 한 항에 따른 박막 트랜지스터를 포함하는 표시 장치.
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