KR20150007788A - 박막 트랜지스터와 이를 포함하는 박막 트랜지스터 표시판 및 유기 발광 표시 장치 - Google Patents

박막 트랜지스터와 이를 포함하는 박막 트랜지스터 표시판 및 유기 발광 표시 장치 Download PDF

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Abstract

본 발명의 한 실시예에 따른 박막 트랜지스터는 기판 위에 형성되어 있으며, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 반도체, 반도체 위에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하는 게이트 전극, 게이트 전극 위에 위치하고, 상기 반도체의 소스 영역 및 드레인 영역을 각각 노출하는 접촉 구멍을 가지는 층간 절연막, 층간 절연막 위에 위치하며 상기 접촉 구멍을 통해서 상기 소스 영역 및 드레인 영역과 각각 접촉하는 소스 전극 및 드레인 전극을 포함하고, 소스 영역 및 드레인 영역을 노출하는 접촉 구멍 중 적어도 하나는 상기 반도체를 비스듬하게 가로지른다.

Description

박막 트랜지스터와 이를 포함하는 박막 트랜지스터 표시판 및 유기 발광 표시 장치{THIN FILM TRANSISTOR, AND THIN FILM TRANSISTOR ARRAY PANEL AND ORGANIC LIGHT EMITTING DIODE DISPLAY INCLUDING THE SAME}
본 발명은 박막 트랜지스터에 관한 것으로, 특히 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판 및 유기 발광 표시 장치에 관한 것이다.
박막 트랜지스터(thin film transistor, TFT) 표시판은 액정 표시 장치나 유기 발광 표시 장치(organic light emitting diode display, OLED display) 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로 사용된다.
박막 트랜지스터 표시판에는 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 그리고 박막 트랜지스터와 연결되어 있는 화소 전극 등이 형성되어 있다.
박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 반도체층, 데이터선에 연결되어 있는 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 게이트 신호에 따라 데이터선을 통하여 화소 전극에 전달되는 데이터 신호를 제어하는 스위칭 소자이다.
이러한 박막 트랜지스터를 이루는 반도체 및 금속막 등은 복수의 절연층에 형성된 접촉 구멍을 통해서 전기적으로 연결된다.
접촉 구멍은 포토 공정 등을 이용하여 형성하는데 마스크를 정렬할 때 오정렬이 발생할 수 있다.
이처럼 오정렬이 발생하면 하부의 반도체 또는 금속막을 노출하지 못하고 접촉 구멍이 형성되어 상부막과 하부막의 접촉 불량이 발생하는 문제점이 있다.
따라서 본 발명은 접촉 구멍을 형성할 때 공정 마진을 증가시켜 접촉 불량이 발생하는 것을 감소시킬 수 있는 박막 트랜지스터, 박막 트랜지스터 표시판 및 유기 발광 표시 장치를 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 한 실시예에 따른 박막 트랜지스터는 기판 위에 형성되어 있으며, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 반도체, 반도체 위에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하는 게이트 전극, 게이트 전극 위에 위치하고, 상기 반도체의 소스 영역 및 드레인 영역을 각각 노출하는 접촉 구멍을 가지는 층간 절연막, 층간 절연막 위에 위치하며 상기 접촉 구멍을 통해서 상기 소스 영역 및 드레인 영역과 각각 접촉하는 소스 전극 및 드레인 전극을 포함하고, 소스 영역 및 드레인 영역을 노출하는 접촉 구멍 중 적어도 하나는 상기 반도체를 비스듬하게 가로지른다.
상기 반도체는 평행하는 한 쌍의 반도체 경계선을 가지고, 접촉 구멍은 상기 한 쌍의 반도체 경계선과 교차하며 상기 반도체 경계선에 대해서 기울어진 한 쌍의 접촉 구멍 경계선을 가질 수 있다.
상기 반도체와 중첩하며 상기 반도체와 전기적으로 연결되는 중간 금속층을 더 포함할 수 있다.
상기 중간 금속층은 상기 반도체를 가로질러 형성될 수 있다.
상기 중간 금속층은 상기 접촉 구멍과 반대방향으로 기울어져 상기 반도체를 가로 지를 수있다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판은 기판, 기판 위에 형성되어 있으며, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 반도체, 반도체 위에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하며 상기 반도체와 중첩하는 게이트 전극을 가지는 게이트선, 게이트선 위에 위치하며 상기 반도체의 소스 영역 및 드레인 영역을 각각 노출하는 접촉 구멍을 가지는 층간 절연막, 층간 절연막 위에 위치하며 상기 접촉 구멍을 통해서 상기 드레인 전극 및 소스 영역과 각각 접촉하는 드레인 전극 및 소스 전극을 가지는 데이터선, 데이터선 위에 위치하는 보호막, 보호막 위에 위치하며 상기 드레인 전극과 연결되어 있는 제1 전극을 포함하고, 반도체는 상기 데이터선 또는 상기 게이트선에 대해서 비스듬하게 기울어져 형성되어 있다.
상기 소스 영역 및 드레인 영역을 노출하는 접촉 구멍 중 적어도 하나는 상기 반도체를 가로지를 수 있다.
상기 반도체와 중첩하며 상기 반도체와 전기적으로 연결되는 중간 금속층을 더 포함할 수 있다.
상기 중간 금속층은 상기 반도체를 가로질러 형성되어 있을 수 있다.
상기 중간 금속층은 상기 접촉 구멍과 반대방향으로 기울어져 상기 반도체를 가로 지를 수있다.
상기 제1 전극은 상기 보호막에 형성되어 있는 접촉 구멍을 통해서 상기 드레인 전극과 전기적으로 연결되며, 보호막에 형성되어 있는 접촉 구멍은 상기 데이터선 또는 상기 게이트선에 대해서 기울어져 형성되어 있을 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 유기 발광 표시 장치는 기판, 기판 위에 형성되어 있는 게이트선, 게이트선과 교차하는 데이터선 및 구동 전압선, 게이트선 및 상기 데이터선과 연결되어 있는 스위칭 박막 트랜지스터, 스위칭 박막 트랜지스터의 드레인 전극과 연결되어 있는 구동 박막 트랜지스터, 구동 박막 트랜지스터와 연결되어 있는 유기 발광 다이오드를 포함하고, 구동 박막 트랜지스터의 제1 반도체 및 상기 스위칭 박막 트랜지스터 제2 반도체 중 적어도 하나는 상기 게이트선 또는 상기 데이터선에 대해서 비스듬하게 기울어져 형성된다.
상기 제1 반도체 및 상기 제2 반도체는 각각 소스 영역, 드레인 영역 및 채널 영역을 포함하고, 데이터선은 상기 스위칭 박막 트랜지스터의 소스 전극과 연결되며 상기 소스 전극 및 드레인 전극은 각각 소스 접촉 구멍 및 드레인 접촉 구멍을 통해서 상기 소스 영역 및 드레인 영역과 연결되며, 소스 접촉 구멍 및 드레인 접촉 구멍 중 적어도 하나는 상기 제2 반도체를 가로지를 수 있다.
상기 제1 반도체 및 상기 제2 반도체 위에 위치하는 제1 게이트 절연막과 제2 게이트 절연막을 더 포함하고, 구동 박막 트랜지스터의 게이트 전극은 상기 제2 게이트 절연막 위에 위치할 수 있다.
상기 스위칭 박막 트랜지스터의 게이트 전극은 상기 제1 게이트 절연막 위에 위치할 수 있다.
상기 중간 금속층은 상기 스위칭 박막 트랜지스터의 게이트 전극 또는 상기 구동 박막 트랜지스터의 게이트 전극과 동일한 층에 형성될 수 있다.
상기 제1 반도체 또는 상기 제2 반도체와 전기적으로 연결되며 상기 제1 반도체 또는 상기 제2 반도체를 가로 지르는 중간 금속층을 더 포함할 수 있다.
본 발명에서와 같이 접촉 구멍을 형성하면 마스크의 정렬 마진이 증가하여 접촉 불량이 발생하는 것을 감소시킬 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터의 배치도이고,
도 2는 도 1의 II-II선을따라 잘라 도시한 단면도이다.
도 3a, 도 4a, 도 5a는 종래 기술에 따른 반도체와 접촉 구멍을 도시한 평면도이고,
도 3b, 도 4b, 도 5b는 본 발명에 따른 반도체와 접촉 구멍을 도시한 평면도이다.
도 6a, 도 7a 및 도 8a는 종래 기술에 따른 반도체와 접촉 구멍을 도시한 평면도이고,
도 6b, 도 7b 및 도 8b는 본 발명에 따른 반도체와 접촉 구멍을 도시한 평면도이다.
도 9는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 평면도이고,
도 10은 도 9의 X-X선을 따라 잘라 도시한 단면도이다.
도 11a, 도 12a, 도 13a 및 도 14a는 종래 기술에 따른 반도체와 접촉 구멍을 도시한 평면도이고,
도 11b, 도 12b, 도 13b 및 도 14b는 본 발명에 따른 반도체와 접촉 구멍을 도시한 평면도이다.
도 15는 본 발명의 한 화소에 따른 유기 발광 표시 장치의 등가 회로도이다.
도 16은 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 배치도이다.
도 17은 도 16의 XVI-XVI선을 따라 잘라 도시한 단면도이다.
도 18은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.
도 19는 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 배치도이고,
도 20은 도 19의 유기 발광 표시 장치를 XX-XX선으로 잘라 도시한 단면도이다.
도 21은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 단면도로 도 19의 XX-XX선을 따라 잘라 도시한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "~상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터의 배치도이고, 도 2는 도 1의 II-II선을따라 잘라 도시한 단면도이다.
도 1에 도시한 바와 같이, 본 발명의 한 실시예예 따른 박막 트랜지스터는 기판(100) 위에 위치하는 반도체(135), 반도체(135) 위에 위치하는 게이트 절연막(140), 게이트 절연막(140) 위에 위치하는 게이트 전극(155), 게이트 전극(155) 위에 위치하는 층간 절연막(160), 층간 절연막(160) 위에 위치하는 소스 전극(176) 및 드레인 전극(177)을 포함한다.
반도체(135)는 다결정 규소, 미세 결정질 규소 또는 비정질 규소일 수 있다. 다결정 규소로 이루어진 반도체(135)는 도전형 불순물이 고농도로 도핑되어 있는 소스 영역(1356) 및 드레인 영역(1357)을 포함한다. 소스 영역(1356) 및 드레인 영역(1357)에 도핑되는 불순물은 p형 불순물 및 n형 불순물 중 어느 하나 일 수 있다.
게이트 절연막(140)은 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소 및 산화 규소 중 적어도 하나를 포함한 단층 또는 복수층일 수 있다.
게이트 전극(155)은 Al, Ti, Mo, Cu, Ni 또는 이들의 합금과 같이 저저항 물질 또는 부식이 강한 물질을 단층 또는 복수층으로 형성할 수 있다.
층간 절연막(160)은 게이트 절연막(140)과 마찬가지로 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소 또는 산화 규소 등으로 형성될 수 있다.
층간 절연막(160)은 반도체(135)의 소스 영역(1356) 및 드레인 영역(1357)을 노출하는 접촉 구멍(83, 85)을 포함한다.
접촉 구멍(83, 85)은 반도체(135)를 비스듬하게 가로지르며 평행하는 두 개의 반도체 경계선(B1)을 가지고, 접촉 구멍(83, 85)은 반도체 경계선(B1)에 대해서 기울어진 접촉 구멍 경계선(B2)을 가진다. 접촉 구멍(83, 85)의 평면 모양은 평행 사변형일 수 있다.
한편, 반도체(135)는 접촉 구멍(83, 85)이 반도체를 비스듬하게 가로지르기 용이하도록 직사각형 또는 막대형 돌출부(도시하지 않음) 형태로 형성될 수 있다. 그리고 접촉 구멍(83, 85)은 반도체(135)를 비스듬하게 가로지를 수 있도록 접촉 구멍 경계선(B2)은 두 개의 반도체 경계선(B1) 사이의 거리보다 길게 형성한다.
층간 절연막(160) 위에는 소스 전극(176) 및 드레인 전극(177)이 형성되어 있다. 소스 전극(176) 및 드레인 전극(177)은 접촉 구멍(83, 85)을 통해서 각각 소스 영역 및 드레인 영역과 연결되어 있다.
본 발명에서와 같이 반도체(135)를 비스듬하게 가로지르도록 접촉 구멍(83, 85)을 형성하면 접촉 구멍(83, 85)에 의해서 노출되는 반도체의 면적이 증가하여 소스 전극 및 드레인 전극과 반도체(135)의 접촉 저항이 감소하고, 노광 공정시 마스크의 정렬 마진이 증가하여 오정렬에 의한 접촉 불량이 감소된다.
구체적으로 도 3a 내지 도 5b를 참조하여 설명한다.
도 3a, 도 4a, 도 5a는 종래 기술에 따른 반도체와 접촉 구멍을 도시한 평면도이고, 도 3b, 도 4b, 도 5b는 본 발명에 따른 반도체와 접촉 구멍을 도시한 평면도이다.
종래 기술에 따른 접촉 구멍은 반도체를 수직한 방향으로 가로지르고, 본 발명에 따른 접촉 구멍은 반도체에 대해서 비스듬하게 기울어져 가로지른다.
오정렬이 발생하지 않으면 도 3a 및 도 3b에서와 같이 접촉 구멍(8a, 8b)은 반도체(35)를 가로지르며, 반도체(35)의 경계선으로부터 제1 거리(D)만큼 떨어져 위치한다. 여기서, 반도체(35)는 마스크를 정렬하기 위해서 이동하는 방향(x축)과 평행한 경계선을 가진다.
이때, 도 3a 및 도 3b에서 접촉 구멍(8a, 8b)의 정렬 마진은 접촉 구멍(8a, 8b)의 폭과 제1 거리(D)의 합인 제1 정렬 마진(M1) 및 제2 정렬 마진(M2)이내일 수 있다. 마스크의 오정렬 거리가 제1 정렬 마진(M1) 및 제2 정렬 마진(M2)보다 같거나 크면 접촉 구멍(8a, 8b)은 반도체(35)를 벗어나 형성된다.
한편, 도 4a 및 도 4b에서와 같이 정렬을 위해서 마스크가 이동하는 방향인 x축으로 제1 이동 거리(L1)만큼 마스크의 오정렬이 발생하면 접촉 구멍(8a, 8b)이 반도체(35)를 일부 벗어나 형성된다. 따라서 L1거리만큼 오정렬이 발생하면 도 4a 및 도 4b에서 접촉 구멍(8a, 8b)을 통해서 노출되는 반도체(35)의 면적이 도 3a 및 도 3b에서 접촉 구멍(8a, 8b)을 통해서 노출되는 반도체의 면적보다 감소하여 접촉 저항이 증가한다. 그러나 도 4b의 본 발명에서와 같이 반도체(35)를 비스듬하게 가로지르도록 접촉 구멍(8b)을 형성하면, 도 4a의 종래 기술에 따른 접촉 구멍(8a)을 형성하는 것보다 반도체(35)의 노출 면적이 큰 것을 알 수 있다. 따라서 오정렬이 발생하더라도 도 4b에 따른 접촉 구멍을 형성할 때 도 4a에 따른 접촉 구멍을 형성할 때보다 접촉 저항이 덜 증가하게 된다.
그리고 도 5a 및 도 5b에서와 같이 정렬 마진(M1, M2)을 벗어나 제2 이동 거리(L2)만큼 이동하면 도 5a의 접촉 구멍(8a)은 반도체(35)를 완전히 벗어나 형성되는 반면, 본 발명에 따른 도 5b의 접촉 구멍(8b)은 일부분이 반도체(35)를 벗어나 위치하더라도 나머지 일부분이 반도체(35)를 노출한다.
이처럼 본 발명에서와 같이 마스크를 정렬하기 위해서 이동하는 방향과 평행한 경계선을 가지도록 반도체(35)를 형성하고, 반도체(35)의 경계선에 대해서 기울어진 경계선을 가지도록 접촉 구멍(8b)을 형성하면 접촉 구멍(8b)에 의해서 노출되는 반도체(35)의 면적이 증가하므로 오정렬 마진이 증가한다. 따라서 오정렬로 인해서 접촉 불량이 발생하는 것을 감소시킬 수 있다.
한편, 반도체와 접촉 구멍은 마스크의 정렬하기 위한 마스크의 이동 방향에 대해서 기울어지게 위치한다.
이에 대해서는 도 6a 내지 도 8b를 참조하여 구체적으로 설명한다.
도 6a, 도 7a 및 도 8a는 종래 기술에 따른 반도체와 접촉 구멍을 도시한 평면도이고, 도 6b, 도 7b 및 도 8b는 본 발명에 따른 반도체와 접촉 구멍을 도시한 평면도이다.
종래 기술에 따른 반도체는 x축과 나란하고 접촉 구멍(8a)은 반도체를 수직으로 가로지르고, 본 발명에 따른 접촉 구멍(8b)은 반도체를 가로 지르며, 반도체와 접촉 구멍은 y축에 대해서 기울어져 있다.
여기서 마스크는 정렬을 위해서 x축 및 y축으로 이동하며, 이하에서는 y축으로 이동하는 것을 예로 들어 설명한다.
오정렬이 발생하지 않으면 도 6a 및 도 6b에서와 같이 접촉 구멍(8a, 8b)은 반도체(35)를 가로지르며, 가로지르는 접촉 구멍(8a, 8b)의 두 경계선 모두 반도체 위에 위치한다. 이때, 접촉 구멍(8a, 8b)의 정렬 마진은 각각 반도체와 접촉 구멍이 중첩하는 영역의 y축 길이와 반도체를 벗어나 위치하는 접촉 구멍의 y축 길이의 합인 제3 정렬 마진(M3) 및 제4 정렬 마진(M4)을 가진다.
한편, 도 7a 및 도 7b에서와 같이 정렬을 위해서 마스크가 y축으로 제3 이동 거리(L3)만큼 이동하여 마스크의 오정렬이 발생하면 접촉 구멍(8a, 8b)이 반도체(35)를 일부 벗어나 형성된다. 제3 이동 거리(L3)만큼 오정렬이 발생하면 도 7a 및 도 7b에서 접촉 구멍이 반도체를 노출하는 면적보다 도 6a 및 도 6b에서 접촉 구멍(8a, 8b)이 반도체를 노출하는 반도체(35)의 면적이 감소하여 접촉 저항이 증가한다. 그러나 도 7b의 본 발명에서와 같이 접촉 구멍(8b)을 형성하면, 도 7a의 종래 기술에 따른 접촉 구멍(8a)을 형성하는 것보다 반도체(35)의 노출 면적이 큰 것을 알 수 있다. 따라서 오정렬이 발생하더라도 도 7a보다 도 7b에 따른 접촉 구멍을 형성할 때 접촉 저항이 덜 증가하게 된다.
그리고 도 8a 및 도 8b에서와 같이 정렬 마진(M3, M4)을 벗어나 제3 이동거리(L3)만큼 이동하면 도 8a의 접촉 구멍(8a)은 반도체(35)를 완전히 벗어나 형성되는 반면 본 발명에 따른 도 8b의 접촉 구멍(8b)은 일부분이 반도체(35)를 벗어나 위치하더라도 나머지 일부분이 반도체(35)를 노출한다.
이처럼 본 발명에서와 같이 마스크를 정렬하기 위해서 마스크가 이동하는 방향에 대해서 기울어지도록 반도체와 접촉 구멍을 형성하면, 접촉 구멍(8b)에 의해서 노출되는 반도체(35)의 면적이 증가하므로 오정렬 마진이 증가한다. 따라서 오정렬로 인해서 접촉 불량이 발생하는 것을 감소시킬 수 있다.
도 9는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 평면도이고, 도 10은 도 9의 X-X선을 따라 잘라 도시한 단면도이다.
도 9 및 10의 박막 트랜지스터는 도 1 및 도 2의 박막 트랜지스터와 대부분 동일하므로 다른 부분에 대해서만 구체적으로 설명한다.
도 9 및 도 10의 박막 트랜지스터는 기판(100) 위에 위치하는 반도체(135), 반도체(135) 위에 위치하는 게이트 절연막(140), 게이트 절연막(140) 위에 위치하는 게이트 전극(155), 게이트 전극(155) 위에 위치하는 층간 절연막(160), 층간 절연막(160) 위에 위치하며 접촉 구멍(83, 85)을 통해서 소스 영역 및 드레인 영역과 연결되는 소스 전극(176) 및 드레인 전극(177)을 포함한다.
소스 영역 또는 드레인 영역과 소스 전극 또는 드레인 전극 사이에 위치하는 중간 금속층(33)을 더 포함한다. 중간 금속층(33)은 반도체(135)를 비스듬하게 가로지르며, 접촉 구멍(85)과 반대 방향으로 가로지른다.
도 10에서는 중간 금속층(33)과 반도체가 절연막을 사이에 두고 접촉 구멍을 통해서 연결되어 있으나, 반도체 바로 위에 중간 금속층(33)이 형성될 수 있다.
본 발명에서와 같이 중간 금속층(33)을 형성하면 오정렬 마진을 더욱 증가시킬 수 있다.
구체적으로 도 11a 내지 도 14b를 참조하여 설명한다.
도 11a, 도 12a, 도 13a 및 도 14a는 종래 기술에 따른 반도체와 접촉 구멍을 도시한 평면도이고, 도 11b, 도 12b, 도 13b 및 도 14b는 본 발명에 따른 반도체와 접촉 구멍을 도시한 평면도이다.
오정렬이 발생하지 않은 도 11a, 도 12a, 도 13a, 도 14a을 참조하면, 반도체(35)는 중간 금속층(33) 및 접촉 구멍(8)과 중첩한다. 반도체(35)는 중간 금속층(33)과 접촉하거나 접촉 구멍(도시하지 않음)을 통해서 전기적으로 연결되고 접촉 구멍(8)은 중간 금속층(33)을 노출한다.
이후 x축 또는 y축 방향으로 오정렬이 발생하더라도 중간 금속층(33)과 접촉 구멍이 중첩하고 있으므로 소스 전극 또는 드레인 전극과 같은 상부 금속이 접촉 구멍(8)을 통해서 중간 금속층(33)과 접촉하여 반도체(35)와 전기적으로 연결될 수 있다.
도 11b 및 도 12b에서와 같이 x축으로 접촉 구멍(8)이 이동하여 오정렬이 발생하고, 도 13b 및 도 14b에서와 같이 y축으로 접촉 구멍(8)이 오정렬이 발생하여 접촉 구멍(8)이 반도체(35)의 경계선을 벗어나 형성되더라도 접촉 구멍(8)의 일부는 중간 금속층(33)과 중첩한다.
이는 중간 금속층(33)과 반도체(35)가 접촉하여 전기적으로 연결되어 중간 금속층(33)의 면적만큼 오정렬 마진이 증가하기 때문이다. 특히, 마스크의 정렬을 위해서 이동하는 방향, 예를 들어 x축과 y축 방향에 위치하는 중간 금속층(33)의 면적이 증가된 정렬 마진(M5)이 된다.
즉, 정렬 마진(M5)은 정렬하기 위해서 마스크가 이동하는 방향, 예를 들어 도 11b 및 12b에서와 같이 x축으로 이동하면 이동 방향에 위치하는 접촉 구멍(8)의 경계선과 반도체(135)의 경계선이 만나는 지점으로부터 중간 금속층(33)에서 x축 방향으로 최외각 경계선까지의 거리일 수 있다.
이는 도 13b 및 도 14b에서와 같이 y축으로 이동하더라도 마찬가지이다. 즉, Y축으로 이동하는 방향에 위치하는 접촉 구멍(8)의 경계선과 반도체(135)의 경계선이 만나는 지점으로부터 중간 금속층(33)에서 y축 방향으로 최외각 경계선까지의 거리일 수 있다.
이상의 실시예에서는 반도체와 소스 전극 또는 드레인 전극을 연결하기 위한 접촉 구멍에 대해서만 예를 들어서 설명하였으나 금속층과 금속층을 연결하기 위한 접촉 구멍에도 동일하게 사용할 수 있다.
이상의 박막 트랜지스터는 유기 발광 표시 장치의 박막 트랜지스터로 사용될 수 있다. 이하에서는 도 1 및 도 2의 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 예로 들어 구체적으로 설명한다.
도 15는 본 발명의 한 화소에 따른 유기 발광 표시 장치의 등가 회로도이다.
도 15에 도시한 바와 같이, 본 실시예에 따른 유기 발광 표시 장치는 복수의 신호선(121, 171, 172)과 이들에 연결되어 있는 화소(pixel)(PX)를 포함한다.
신호선은 게이트 신호(또는 주사 신호)를 전달하는 게이트선(gate line)(121), 데이터 신호를 전달하는 데이터선(data line)(171), 구동 전압을 전달하는 구동 전압선(driving voltage line)(172) 등을 포함한다. 게이트선(121)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고, 데이터선(171)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다. 구동 전압선(172)은 대략 열 방향으로 뻗어 있는 것으로 도시되어 있으나, 행 방향 또는 열 방향으로 뻗거나 그물 모양으로 형성될 수 있다.
한 화소(PX)는 스위칭 트랜지스터(switching transistor)(Qs), 구동 트랜지스터(driving transitor)(Qd), 유지 축전기(storage capacitor)(Cst) 및 유기 발광 소자(organic light emitting element)(LD)를 포함한다.
스위칭 트랜지스터(Qs)는 제어 단자(control terminal), 입력 단자(input terminal) 및 출력 단자(output terminal)를 가지는데, 제어 단자는 게이트선(121)에 연결되어 있고, 입력 단자는 데이터선(171)에 연결되어 있으며, 출력 단자는 구동 트랜지스터(Qd)에 연결되어 있다. 스위칭 트랜지스터(Qs)는 게이트선(121)으로부터 받은 주사 신호에 응답하여 데이터선(171)으로부터 받은 데이터 신호를 구동 트랜지스터(Qd)에 전달한다.
구동 트랜지스터(Qd) 또한 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스위칭 트랜지스터(Qs)에 연결되어 있고, 입력 단자는 구동 전압선(172)에 연결되어 있으며, 출력 단자는 유기 발광 소자(LD)에 연결되어 있다. 구동 트랜지스터(Qd)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류(ILD)를 흘린다.
축전기(Cst)는 구동 트랜지스터(Qd)의 제어 단자와 입력 단자 사이에 연결되어 있다. 이 축전기(Cst)는 구동 트랜지스터(Qd)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(Qs)가 턴 오프(turn-off)된 뒤에도 이를 유지한다.
유기 발광 소자(70)는 예를 들면 유기 발광 다이오드(organic light emitting diode, OLED)로서, 구동 트랜지스터(Qd)의 출력 단자에 연결되어 있는 애노드(anode)와 공통 전압(Vss)에 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 소자(70)는 구동 트랜지스터(Qd)의 출력 전류(ILD)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다. 유기 발광 소자(70)는 적색, 녹색, 청색의 삼원색 등 기본색(primary color) 중 어느 하나 또는 하나 이상의 빛을 고유하게 내는 유기 물질을 포함할 수 있으며, 유기 발광 표시 장치는 이들 색의 공간적인 합으로 원하는 영상을 표시한다.
도 16은 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 배치도이고, 도 17은 도 16의 XVI-XVI선을 따라 잘라 도시한 단면도이다.
도 16 및 도 17에 도시한 바와 같이, 기판(100) 위에는 버퍼층(120)이 형성되어 있다.
기판(100)은 유리, 석영, 세라믹 또는 플라스틱 등으로 이루어진 절연성 기판 일 수 있으며, 기판(100)은 스테인리스 강 등으로 이루어진 금속성 기판일 수 있다.
버퍼층(120)은 질화 규소(SiNx)의 단일막 또는 질화 규소(SiNx)와 산화 규소(SiO2)가 적층된 이중막 구조로 형성될 수 있다. 버퍼층(120)은 불순물 또는 수분과 같이 불필요한 성분의 침투를 방지하면서 동시에 표면을 평탄화하는 역할을 한다.
버퍼층(120) 위에는 다결정 규소로 이루어진 스위칭 반도체(135b) 및 구동 반도체(135a), 제1 축전기 전극(138)가 형성되어 있다.
스위칭 반도체(135b) 및 구동 반도체(135a)는 각각 채널 영역(1355)과 채널 영역(1355)의 양측에 각각 형성된 소스 영역(1356) 및 드레인 영역(1357)으로 구분된다. 반도체(135a, 135b)의 채널 영역(1355)은 불순물이 도핑되지 않은 다결정 규소, 즉 진성 반도체(intrinsic semiconductor)이다. 반도체(135a, 135b)의 소스 영역(1356) 및 드레인 영역(1357)은 도전성 불순물이 도핑된 다결정 규소, 즉 불순물 반도체(impurity semiconductor)이다.
제1 축전기 전극(138)에도 소스 영역(1356) 및 드레인 영역(1357)과 동일한 도전성 불순물이 도핑되어 있다.
소스 영역(1356) 및 드레인 영역(1357)과 제1 축전기 전극(138)에 도핑되는 불순물은 p형 불순물 및 n형 불순물 중 어느 하나 일 수 있다.
스위칭 반도체(135b) 및 구동 반도체(135a), 제1 축전기 전극(138) 위에는 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140)은 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소 및 산화 규소 중 적어도 하나를 포함한 단층 또는 복수층일 수 있다.
게이트 절연막(140) 위에는 게이트선(121), 구동 게이트 전극(155a) 및 제2 축전기 전극(158)이 형성되어 있다.
게이트선(121)은 가로 방향으로 길게 뻗어 게이트 신호를 전달하며, 게이트선(121)으로부터 스위칭 반도체(135b)로 돌출한 스위칭 게이트 전극(155b)을 포함한다. 스위칭 게이트 전극(155b) 및 구동 게이트 전극(155a)은 각각 채널 영역(1355)과 중첩한다.
스위칭 게이트 전극(155b), 구동 게이트 전극(155a) 및 제2 축전기 전극(158)은 텅스텐, 몰리브덴, 알루미늄 또는 이들의 합금으로 단층 또는 복수층으로 이루어질 수 있다.
제2 축전기 전극(158)은 구동 게이트 전극(155a)과 연결되어 있으며 제1 축전기 전극(138)과 중첩한다.
제1 축전기 전극(138)과 제2 축전기 전극(158)은 게이트 절연막(140)을 유전체로 하여 축전기(Cst)를 이룬다.
게이트선(121) 및 구동 게이트 전극(155a) 위에는 층간 절연막(160)이 형성되어 있다. 층간 절연막(160)은 게이트 절연막(140)과 마찬가지로 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소 또는 산화 규소 등으로 형성될 수 있다.
층간 절연막(160)과 게이트 절연막(140)에는 소스 영역(1356)과 드레인 영역(1357)을 각각 노출하는 소스 접촉 구멍(166) 및 드레인 접촉 구멍(167)과 구동 게이트 전극(155a)을 노출하는 접촉 구멍(81)이 형성되어 있다.
소스 접촉 구멍(166) 및 드레인 접촉 구멍(167)은 도 1에서와 같이 반도체(135a, 135b)에 대해서 기울어져 형성되어 있다. 이러한 접촉 구멍은 마스크를 이용한 사진 식각 공정 또는 사진 공정으로 형성할 수 있다. 이때, 접촉 구멍을 형성하기 위한 마스크는 데이터선 또는 게이트선 방향으로 이동하여 정렬하므로 접촉 구멍(166, 167)은 데이터선(171) 또는 게이트선(121)에 대해서 기울어져 형성된다.
도시하지 않았으나 반도체(135a, 135b)도 도 5a 내지 도 8b에서와 같이 데이터선(171) 또는 게이트선에 대해서 기울어지게 형성될 수 있다.
층간 절연막(160) 위에는 스위칭 소스 전극(176b)을 가지는 데이터선(171), 구동 소스 전극(176a)을 가지는 구동 전압선(172), 스위칭 드레인 전극(177b) 및 구동 드레인 전극(177a)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 게이트선(121)과 교차하는 방향으로 뻗어 있다.
구동 전압선(172)은 일정 전압을 전달하며 데이터선(171)과 분리되어 있으며, 데이터선(171)과 같은 방향으로 뻗어 있다.
스위칭 소스 전극(176b)은 데이터선(171)으로부터 스위칭 반도체(135b)을 향해서 돌출되어 있으며, 구동 소스 전극(176a)은 구동 전압선(172)으로부터 구동 반도체(135a)를 향해서 돌출되어 있다. 스위칭 소스 전극(176b) 과 구동 소스 전극(176b)은 각각 소스 접촉 구멍(166)을 통해서 소스 영역(1356)과 연결되어 있다.
스위칭 드레인 전극(177b)은 스위칭 소스 전극(176b)과 마주하고 구동 드레인 전극(177a)은 구동 소스 전극(176a)과 마주하며, 스위칭 드레인 전극(177b) 및 구동 드레인 전극(177a)은 각각 드레인 접촉 구멍(167)을 통해서 드레인 영역(1357)과 연결되어 있다.
스위칭 드레인 전극(177b)은 게이트선을 따라 연장되어 있으며, 접촉 구멍(81)을 통해서 구동 게이트 전극(155a)과 전기적으로 연결된다.
층간 절연막(160) 위에는 축전기 전극(도시하지 않음)이 더 형성될 수 있다. 추가의 축전기 전극은 제1 축전기 전극(138) 또는 제2 축전기 전극(158)과 중첩하여 병렬 연결됨으로써, 충전 용량을 증가시킬 수 있다.
스위칭 소스 전극(176b)을 가지는 데이터선(171), 구동 소스 전극(176a)을 가지는 구동 전압선(172), 스위칭 드레인 전극(177b) 및 구동 드레인 전극(177a) 위에는 보호막(180)이 형성되어 있다.
보호막(180)은 층간 절연막(160)과 동일한 물질로 형성될 수 있으며, 구동 드레인 전극(177a)을 노출하는 접촉 구멍(82)을 가진다.
보호막(180) 위에는 제1 전극(710)이 형성되어 있다. 제1 전극(710)은 도 15의 애노드 전극일 수 있다.
보호막(180) 및 제1 전극(710) 위에는 제1 전극(710)을 노출하는 개구부(95)를 가지는 화소정의막(190)이 형성되어 있다. 화소 정의막(190)은 폴리아크릴계 수지(polyacrylates resin) 및 폴리이미드계(polyimides) 등의 수지 또는 실리카 계열의 무기물 등으로 만들 수 있다.
개구부(95) 내의 제1 전극(710) 위에는 유기 발광층(720)이 형성되고, 유기 발광층(720) 상에는 제2 전극(730)이 형성된다. 이와 같이, 제1 전극(710), 유기 발광층(720) 및 제2 전극(730)은 유기 발광 소자(70)를 이룬다.
여기서, 제1 전극(710)은 정공 주입 전극인 애노드이며, 제2 전극(730)은 전자 주입 전극인 캐소드가 된다. 그러나 본 발명에 따른 한 실시예는 반드시 이에 한정되는 것은 아니며, 유기 발광 표시 장치의 구동 방법에 따라 제1 전극(710)이 캐소드가 되고, 제2 전극(730)이 애노드가 될 수도 있다. 제1 전극(710) 및 제2 전극(730)으로부터 각각 정공과 전자가 유기 발광층(720) 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기 상태로부터 기저상태로 떨어질 때 발광이 이루어진다.
유기 발광층(720)은 저분자 유기물 또는 PEDOT(Poly 3,4-ethylenedioxythiophene) 등의 고분자 유기물로 이루어진다. 또한, 유기 발광층(720)은 발광층과 함께 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transporting layer, HTL), 전자 수송층(electron transporting layer, ETL), 및 전자 주입층(electron injection layer, EIL)과 같은 전하 부대층 중 하나 이상을 포함하는 다중막으로 형성될 수 있다. 유기 발광층(720)이 전자 부대층을 포함할 경우, 정공 주입층이 양극인 제1 전극(710) 상에 배치되고, 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층된다.
유기 발광층(720)은 적색을 발광하는 적색 유기 발광층, 녹색을 발광하는 녹색 유기 발광층 및 청색을 발광하는 청색 유기 발광층을 포함할 수 있으며, 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층은 각각 적색 화소, 녹색 화소 및 청색 화소에 형성되어 컬러 화상을 구현하게 된다.
또한, 유기 발광층(720)은 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소에 모두 함께 적층하고, 각 화소별로 적색 색필터, 녹색 색필터 및 청색 색필터를 형성하여 컬러 화상을 구현할 수 있다. 다른 예로, 백색을 발광하는 백색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소 모두에 형성하고, 각 화소별로 각각 적색 색필터, 녹색 색필터 및 청색 색필터를 형성하여 컬러 화상을 구현할 수도 있다. 백색 유기 발광층과 색필터를 이용하여 컬러 화상을 구현하는 경우, 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 각각의 개별 화소 즉, 적색 화소, 녹색 화소 및 청색 화소에 증착하기 위한 증착 마스크를 사용하지 않아도 된다.
다른 예에서 설명한 백색 유기 발광층은 하나의 유기 발광층으로 형성될 수 있음은 물론이고, 복수 개의 유기 발광층을 적층하여 백색을 발광할 수 있도록 한 구성까지 포함한다. 예로, 적어도 하나의 옐로우 유기 발광층과 적어도 하나의 청색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 시안 유기 발광층과 적어도 하나의 적색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 마젠타 유기 발광층과 적어도 하나의 녹색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성 등도 포함할 수 있다.
제2 전극(730)은 반사형 도전성 물질로 형성되므로 배면 발광형의 유기 발광 표시 장치가 된다. 반사형 물질로는 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 물질을 사용할 수 있다.
제2 전극(730) 위에는 봉지 부재(260)가 위치할 수 있다.
봉지 부재(260)은 하나 이상의 유기층과 하나 이상의 무기층이 상호 교번하여 적층 형성될 수 있다.
상기 무기층 또는 상기 유기층은 각각 복수 개일 수 있다.
상기 유기층은 고분자로 형성되며, 바람직하게는 폴리에틸렌테레프탈레이트, 폴리이미드, 폴라카보네이트, 에폭시, 폴리에틸렌 및 폴리아크릴레이트 중 어느 하나로 형성되는 단일막 또는 적층막일 수 있다. 더욱 바람직하게는, 상기 유기층은 폴리아크릴레이트로 형성될 수 있으며, 구체적으로는 디아크릴레이트계 모노머와 트리아크릴레이트계 모노머를 포함하는 모노머 조성물이 고분자화된 것을 포함한다. 상기 모노머 조성물에 모노아크릴레이트계 모노머가 더 포함될 수 있다. 또한, 상기 모노머 조성물에 TPO와 같은 공지의 광개시제가 더욱 포함될 수 있으나 이에 한정되는 것은 아니다.
상기 무기층은 금속 산화물 또는 금속 질화물을 포함하는 단일막 또는 적층막일 수 있다. 구체적으로, 상기 무기층은 SiNx, Al2O3, SiO2, TiO2 중 어느 하나를 포함할 수 있다.
상기 봉지층 중 외부로 노출된 최상층은 유기발광소자에 대한 투습을 방지하기 위하여 무기층으로 형성될 수 있다.
상기 봉지층은 적어도 2개의 무기층 사이에 적어도 하나의 유기층이 삽입된 샌드위치 구조를 적어도 하나 포함할 수 있다. 또한, 상기 봉지층은 적어도 2개의 유기층 사이에 적어도 하나의 무기층이 삽입된 샌드위치 구조를 적어도 하나 포함할 수 있다.
상기 봉지층은 상기 디스플레이부의 상부로부터 순차적으로 제1 무기층, 제1 유기층, 제2 무기층을 포함할 수 있다. 또한, 상기 봉지층은 상기 디스플레이부의 상부로부터 순차적으로 제1 무기층, 제1 유기층, 제2 무기층, 제2 유기층, 제3 무기층을 포함할 수 있다. 또한, 상기 봉지층은 상기 디스플레이부의 상부로부터 순차적으로 제1 무기층, 제1 유기층, 제2 무기층, 제2 유기층, 제3 무기층, 제3 유기층, 제4 무기층을 포함할 수 있다.
상기 디스플레이부와 상기 제1 무기층 사이에 LiF를 포함하는 할로겐화 금속층이 추가로 포함될 수 있다. 상기 할로겐화 금속층은 상기 제1 무기층을 스퍼터링 방식 또는 플라즈마 증착 방식으로 형성할 때 상기 디스플레이부가 손상되는 것을 방지할 수 있다.
상기 제1 유기층은 상기 제2 무기층 보다 면적이 좁은 것을 특징으로 하며, 상기 제2 유기층도 상기 제3 무기층 보다 면적이 좁을 수 있다. 또한, 상기 제1 유기층은 상기 제2 무기층에 의해 완전히 뒤덮이는 것을 특징으로 하며, 상기 제2 유기층도 상기 제3 무기층에 의해 완전히 뒤덮일 수 있다.
도 18은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.
도 18에 도시한 바와 같이, 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 하나의 화소(1)는 복수의 신호선(121, 122, 123, 124, 171, 172), 복수의 신호선에 연결되어 있는 복수의 박막 트랜지스터(T1, T2, T3, T4, T5, T6), 유지 축전기(storage capacitor, Cst) 및 유기 발광 소자(70)를 포함한다.
트랜지스터는 구동 트랜지스터(driving thin film transistor), 스위칭 트랜지스터(switching thin film transistor), 보상 트랜지스터, 초기화 트랜지스터, 동작 제어 트랜지스터 및 발광 제어 트랜지스터를 포함한다.
이하에서는 설명을 용이하게 하기 위해서 설명 순서대로, 구동 트랜지스터를 제1 트랜지스터(T1), 스위칭 트랜지스터를 제2 트랜지스터(T2), 보상 트랜지스터를 제3 트랜지스터(T3), 초기화 트랜지스터를 제4 트랜지스터(T4), 동작 제어 트랜지스터를 제5 트랜지스터(T5), 발광 제어 트랜지스터를 제6 트랜지스터(T6)라 한다.
신호선은 주사 신호(Sn)를 전달하는 게이트선(121), 제4 트랜지스터(T4)에 이전 주사 신호(Sn-1)를 전달하는 이전 게이트선(122), 제5 박막 트랜지스터(T5) 및 제6 박막 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(123), 게이트선(121)과 교차하며 데이터 신호(Dm)를 전달하는 데이터선(171), 구동 전압(ELVDD)을 전달하며 데이터선(171)과 거의 평행하게 형성되어 있는 구동 전압선(172), 제1 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달하는 초기화 전압선(124)을 포함한다.
제1 트랜지스터(T1)의 제1 게이트 전극(G1)은 유지 축전기(80)의 일단(Cst1)과 연결되어 있고, 제1 소스 전극(S1)은 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있으며, 드레인 전극(D1)은 제6 트랜지스터(T6)를 경유하여 유기 발광 소자(70)의 애노드(anode)와 전기적으로 연결되어 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(70)에 구동 전류(ILD)를 공급한다.
제2 트랜지스터(T2)의 제2 게이트 전극(G2)은 게이트선(121)과 연결되어 있고, 제2 소스 전극(S2)은 데이터선(171)과 연결되어 있고, 제2 드레인 전극(D2)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 연결되어 있으며, 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있다. 이러한 제2 트랜지스터(T2)는 게이트선(121)을 통해서 전달 받은 주사 신호(Sn)에 따라 턴 온되어 데이터선(171)으로 전달된 데이터 신호(Dm)를 제1 트랜지스터(T1)의 제1 소스 전극(S1)으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)의 제3 게이트 전극(G3)은 게이트선(121)에 연결되어 있고, 제3 소스 전극(S3)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)과 연결되어 있으면서 제6 트랜지스터(T6)를 경유하여 유기 발광 소자(70)의 애노드(anode)와 연결되어 있다. 제3 드레인 전극(D3)은 유지 축전기(80)의 일단(Cst1), 제4 트랜지스터(T4)의 제4 드레인 전극(D4) 및 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 함께 연결되어 있다. 이러한 제3 트랜지스터(T3)는 게이트선(121)을 통해서 전달받은 주사 신호(Sn)에 따라서 턴 온되어 제1 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킨다.
제4 트랜지스터(T4)의 제4 게이트 전극(G4)은 이전 게이트선(122)과 연결되어 있고, 제4 소스 전극(S4)은 초기화 전압선(124)과 연결되어 있으며, 제4 드레인 전극(D4)은 유지 축전기(80)의 일단(Cst1), 제3 트랜지스터(T3)의 제3 드레인 전극(D3) 및 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 함께 연결되어 있다. 이러한 제4 트랜지스터(T4)는 이전 게이트선(122)을 통해 전달받은 이전 주사 신호(Sn-1)에 따라 턴 온되어 초기화 전압(Vint)을 제1 트랜지스터(T1)의 제1 게이트 전극(G1)에 전달하여 제1 트랜지스터(T1)의 제1 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행한다.
제5 트랜지스터(T5)의 제5 게이트 전극(G5)은 발광 제어선(123)과 연결되어 있으며, 제5 트랜지스터(T5)의 제5 소스 전극(S5)은 구동 전압선(172)와 연결되어 있고, 제5 트랜지스터(T5)의 제5 드레인 전극(D5)은 제1 트랜지스터(T1)의 제1 소스 전극(S1) 및 제2 트랜지스터(T2)의 제2 드레인 전극(D2)과 연결되어 있다.
제6 트랜지스터(T6)의 제6 게이트 전극(G6)은 발광 제어선(123)과 연결되어 있으며, 제6 트랜지스터(T6)의 제6 소스 전극(S6)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1) 및 제3 트랜지스터(T3)의 제3 소스 전극(S3)과 연결되어 있고, 제6 트랜지스터(T6)의 제6 드레인 전극(D6)은 유기 발광 소자(70)의 애노드(anode)와 전기적으로 연결되어 있다. 이러한 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어선(123)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온되어 구동 전압(ELVDD)을 유기 발광 소자(70)에 전달하여 유기 발광 소자(70)에 구동 전류(ILD)가 흐르게 된다.
유지 축전기(Cst)의 타단(Cst2)은 구동 전압선(172)과 연결되어 있으며, 유기 발광 소자(70)의 캐소드(cathode)는 공통 전압(ELVSS)과 연결되어 있다. 이에 따라, 유기 발광 소자(70)는 제1 트랜지스터(T1)로부터 구동 전류(ILD)를 전달받아 발광함으로써 화상을 표시한다.
이와 같이 구성된 화소 회로에서 제 1 트랜지스터(T1)는 주사 신호(Sn)에 따라 데이터 신호(Dm)에 대응하는 전압을 유지 축전기(Cst)에 충전하고, 유지 축전기(Cst)에 충전된 전압에 대응하는 전류를 유기 발광 소자(70)로 제공한다. 이 때 제 1 트랜지스터(T1)는 시간이 경과함에 따라 문턱전압이 변화될 수 있기 때문에 제 3 트랜지스터(T3)는 주사 신호(Sn)에 따라 제 1 트랜지스터(T1)를 다이오드 구조로 연결함으로써 문턱전압(Vth)이 보상되도록 한다.
이하에서 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 한 화소 회로의 구체적인 동작 과정을 상세히 설명한다.
우선, 초기화 기간 동안 이전 게이트선(122)을 통해 로우 레벨(low level)의 이전 주사 신호(Sn-1)가 공급된다.　 그러면, 로우 레벨의 이전 주사 신호(Sn-1)에 대응하여 제4 트랜지스터(T4)가 턴 온(Turn on)되며, 초기화 전압선(124)으로부터 제4 트랜지스터(T4)를 통해 초기화 전압(Vint)이 제1 트랜지스터(T1)의 제1 게이트 전극에 연결되고, 초기화 전압(Vint)에 의해 제1 트랜지스터(T1)가 초기화된다.
이 후, 데이터 프로그래밍 기간 중 게이트선(121)을 통해 로우 레벨의 주사 신호(Sn)가 공급된다.　 그러면, 로우 레벨의 주사 신호(Sn)에 대응하여 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴 온된다.
이 때, 제1 트랜지스터(T1)는 턴 온된 제3 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(171)으로부터 공급된 데이터 신호(Dm)에서 구동 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 제1 트랜지스터(T1)의 제1 게이트 전극에 인가된다.
유지 축전기(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 유지 축전기(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다. 이 후, 발광 기간 동안 발광 제어선(123)으로부터 공급되는 발광 제어 신호(En)가 하이 레벨에서 로우 레벨로 변경된다.　 그러면, 발광 기간 동안 로우 레벨의 발광 제어 신호(En)에 의해 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온된다.
그러면, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(Id)가 발생하고, 제6 트랜지스터(T6)를 통해 구동 전류(Id)가 유기 발광 소자(70)에 공급된다. 발광 기간 동안 유지 축전기(Cst)에 의해 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)은 '(Dm+Vth)-ELVDD'으로 유지되고, 제1 트랜지스터(T1)의 전류-전압 관계에 따르면, 구동 전류(Id)는 소스-게이트 전압에서 문턱 전압을 차감한 값의 제곱 '(Dm-ELVDD)2'에 비례한다. 따라서 구동 전류(Id)는 구동 트랜지스터(T1)의 문턱 전압(Vth)에 관계 없이 결정된다.
그러면 도 18에 도시한 유기 발광 표시 장치의 화소의 상세 구조에 대하여 도 19 내지 도 21을 참고하여 상세하게 설명한다.
도 19는 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 배치도이고, 도 20은 도 19의 유기 발광 표시 장치를 XX-XX선으로 잘라 도시한 단면도이다.
도 19에 도시한 바와 같이, 본 발명의 한 실시예에 따른 유기 발광 표시 장치는 주사 신호(Sn), 이전 주사 신호(Sn-1), 발광 제어 신호(En) 및 초기화 전압(Vint)을 각각 인가하며 행 방향을 따라 형성되어 있는 게이트선(121), 이전 게이트선(122), 발광 제어선(123) 및 초기화 전압선(124)을 포함하고, 게이트선(121), 이전 게이트선(122), 발광 제어선(123) 및 초기화 전압선(124) 모두와 교차하고 있으며 화소에 데이터 신호(Dm) 및 구동 전압(ELVDD)을 각각 인가하는 데이터선(171) 및 구동 전압선(172)을 포함한다.
또한, 화소에는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 유지 축전기(Cst), 그리고 유기 발광 소자(70)가 형성되어 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 반도체(131)를 따라 형성되어 있으며, 반도체(131)는 다양한 형상으로 굴곡되어 형성되어 있다.
반도체(131)는 제1 트랜지스터(T1)의 제1 반도체(131a), 제2 트랜지스터(T2)의 제2 반도체(131b), 제3 트랜지스터(T3)의 제3 반도체(131c), 제4 트랜지스터(T4)의 제4 반도체(131d), 제5 트랜지스터(T5)의 제5 반도체(131e) 및 제6 트랜지스터(T6)의 제6 반도체(131f)을 포함한다.
이러한 반도체(131)는 다결정 규소, 미세 결정질 규소 또는 산화물 반도체로 이루어질 수 있다. 산화물 반도체는 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al),　탄탈륨(Ta),　게르마늄(Ge),　아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-O), 아연-주석 산화물(Zn-Sn-O) 인듐-갈륨 산화물 (In-Ga-O),　인듐-주석 산화물(In-Sn-O),　인듐-지르코늄 산화물(In-Zr-O), 인듐-지르코늄-아연 산화물(In-Zr-Zn-O), 인듐-지르코늄-주석 산화물(In-Zr-Sn-O), 인듐-지르코늄-갈륨 산화물(In-Zr-Ga-O),　인듐-알루미늄 산화물(In-Al-O), 인듐-아연-알루미늄 산화물(In-Zn-Al-O), 인듐-주석-알루미늄 산화물(In-Sn-Al-O),　인듐-알루미늄-갈륨 산화물(In-Al-Ga-O),　인듐-탄탈륨 산화물(In-Ta-O), 인듐-탄탈륨-아연 산화물(In-Ta-Zn-O), 인듐-탄탈륨-주석 산화물(In-Ta-Sn-O), 인듐-탄탈륨-갈륨 산화물(In-Ta-Ga-O),　인듐-게르마늄 산화물(In-Ge-O), 인듐-게르마늄-아연 산화물(In-Ge-Zn-O), 인듐-게르마늄-주석 산화물(In-Ge-Sn-O), 인듐-게르마늄-갈륨 산화물(In-Ge-Ga-O), 티타늄-인듐-아연 산화물(Ti-In-Zn-O), 하프늄-인듐-아연 산화물(Hf-In-Zn-O) 중 어느 하나를 포함할 수 있다.　 반도체(131)이 산화물 반도체로 이루어지는 경우에는 고온 등의 외부 환경에 취약한 산화물 반도체를 보호하기 위해 별도의 보호층이 추가될 수 있다.
각 트랜지스터의 반도체(131a 내지 131e)는 채널 영역과, 채널 영역의 양 옆에 형성되어 있으며 도전형 불순물이 고농도로 도핑되어 있는 소스 영역 및 드레인 영역을 포함한다.
각 트랜지스터는 반도체(131a 내지 131e)의 채널 영역과 중첩하는 제1 게이트 전극(125a), 제2 게이트 전극(125b), 제3 게이트 전극(125c), 제4 게이트 전극(125d), 제5 게이트 전극(125e) 및 제6 게이트 전극(125f)을 포함한다.
제1 게이트 전극(125a)은 이전 게이트선(122), 제4 게이트 전극(125d) 및 제2 축전기 전극(127)과 동일한 물질로 동일한 층에 형성될 수 있다.
각 트랜지스터는 반도체(131 내지 131e)의 소스 영역과 각각 연결되어 있는 제1 소스 전극(176a), 제2 소스 전극(176b), 제3 소스 전극(176c), 제4 소스 전극(176d), 제5 소스 전극(176e) 및 제6 소스 전극(176f)과 드레인 영역과 각각 연결되어 있는 제1 드레인 전극(177a), 제2 드레인 전극(177b), 제3 드레인 전극(177c), 제4 드레인 전극(177d), 제5 드레인 전극(177e) 및 제6 드레인 전극(177f)을 포함한다.
제1 내지 제6 소스 전극과 제1 내지 제6 드레인 전극은 반도체와 다른 층에 형성된 별도의 금속으로 형성하여 각각의 소스 영역과 드레인 영역에 접촉 구멍으로 연결될 수 있으나, 별도의 금속 없이 소스 영역 및 드레인 영역이 각각 트랜지스터의 소스 전극 및 드레인 전극일 수 있다.
제1 트랜지스터는 제1 반도체(131a), 제1 게이트 전극(125a), 제1 소스 전극(176a) 및 제1 드레인 전극(177a)을 포함한다. 제1 소스 전극(176a)은 제1 반도체(131a)에서 소스 영역에 해당하고, 제1 드레인 전극(177a)은 제1 드레인 영역에 해당한다.
제2 트랜지스터는 제2 반도체(131b), 제2 게이트 전극(125b), 제2 소스 전극(176b) 및 제2 드레인 전극(177b)을 포함한다. 제2 소스 전극(176b)은 데이터선(171)으로부터 돌출되어 있으며, 제2 드레인 전극(177b)은 제2 반도체(131b)에서 드레인 영역에 해당한다.
제3 트랜지스터(T3)는 제3 반도체(131c), 제3 게이트 전극(125c), 제3 소스 전극(176c) 및 제3드레인 전극(177c)을 포함하고, 제3 소스 전극(176c)은 제3 반도체(131c)에서 소스 영역에 해당하고, 제3 드레인 전극(177c)은 연결 부재(74)와 연결되어 있다.
제4 트랜지스터(T4)는 제4 반도체(131d), 제4 게이트 전극(125d), 제4 소스 전극(176d) 및 제4 드레인 전극(177d)을 포함한다. 제4 소스 전극(176d)은 제4 반도체(131d)의 소스 영역과 연결되어 있으며, 제4 드레인 전극(177d)는 제4 반도체(131d)의 드레인 영역과 연결되어 있다.
제4 소스 전극(176d)은 제1 게이트 절연막 및 제2 게이트 절연막과 층간 절연막에 형성되며 초기화 전압선(124) 및 제4 반도체(131d)을 동시에 노출하는 접촉 구멍(61)을 통해서 초기화 전압선(124) 및 제4 반도체(131d)의 드레인 영역과 동시에 연결되어 있다. 제4 드레인 전극(177d)은 연결 부재(74)와 연결되어 있으며, 제1 게이트 절연막 및 제2 게이트 절연막과 층간 절연막에 형성된 접촉 구멍(63)을 통해서 제4 반도체(131d)와 연결되어 있다.
제5 트랜지스터(T5)는 제5 반도체(131e), 제5 게이트 전극(125e), 제5 소스 전극(176e) 및 제5드레인 전극(177e)을 포함한다. 제5 소스 전극(176e)은 구동 전압선(172)의 일부분으로, 제1 게이트 절연막 및 제2 게이트 절연막과 층간 절연막에 형성된 접촉 구멍(71)을 통해 제5 반도체(131e)의 소스 영역과 연결되고, 제5 드레인 전극(177e)은 제5 반도체(131e)에서 드레인 영역에 해당한다.
제6 트랜지스터(T6)는 제6 반도체(131f), 제6 게이트 전극(125f), 제6 소스 전극(176f) 및 제6드레인 전극(177f)을 포함한다. 제6 소스 전극(176f)은 제6 반도체(131f)에서 소스 영역에 해당하고, 제6 드레인 전극(177f)는 제1 게이트 절연막, 제2 게이트 절연막 및 층간 절연막에 형성된 접촉 구멍(72)을 통해서 제6 반도체(131f)의 드레인 영역과 연결되어 있다.
한편, 제1 반도체(131a)의 일단은 제2 반도체(131b) 및 제5 반도체(131e)와 연결되어 있으며, 고농도 도핑 영역인 소스 영역 또는 드레인 영역을 공유한다. 그리고 제1 반도체(131a)의 타단은 제3 반도체(131c) 및 제6 반도체(131f)와 연결되어 있으며, 고농도 도핑 영역인 소스 영역 및 드레인 영역을 공유한다.
따라서 제1 소스 전극(176a)은 제2 드레인 전극(177b) 및 제5 드레인 전극(177e)과 연결되고, 제1 드레인 전극(177a)은 제3 소스 전극(176c) 및 제6 소스 전극(176f)과 연결된다.
그리고 제2 소스 영역(176b)을 노출하는 접촉 구멍(69), 제5 소스 영역(176e)을 노출하는 접촉 구멍(71) 및 제6 드레인 영역(177f)을 노출하는 접촉 구멍(72)은 도 1에서와 같이 반도체(131a, 131e, 131f)에 대해서 기울어져 형성되어 있다. 이러한 접촉 구멍은 마스크를 이용한 사진 식각 공정 또는 사진 공정으로 형성할 수 있다. 이때, 접촉 구멍을 형성하기 위한 마스크는 데이터선 또는 게이트선 방향으로 이동하여 정렬하므로 접촉 구멍(69, 71, 72)은 데이터선(171) 또는 게이트선(121)에 대해서 기울어져 형성된다.
도시하지 않았으나 반도체(131a, 131e, 131f)도 도 5a 내지 도 8b에서와 같이 데이터선(171) 또는 게이트선(121)에 대해서 기울어지게 형성될 수 있다.
유지 축전기(80)은 제1 게이트 절연막 및 제2 게이트 절연막 중 적어도 하나를 사이에 두고 배치되는 제1 축전기 전극(126)과 제2 축전기 전극(127)을 포함한다. 여기서 제1 게이트 절연막 및 제2 게이트 절연막은 유전체가 되며 유지 축전기(Cst)에서 축전된 전하와 양 전극(126, 127) 사이의 전압에 의해 유지 축전기의 정전 용량(storage capacitance)이 결정된다.
제1 축전기 전극(126)은 게이트선(121), 제2 게이트 전극(125b), 제3 게이트 전극(125c), 발광 제어선(123), 초기화 전압선(124), 제5 게이트 전극(125e) 및 제6 게이트 전극(125f)과 동일한 물질로 동일한 층에 형성되어 있고, 제2 축전기 전극(127)은 이전 게이트선(122), 제1 게이트 전극(125a) 및 제4 게이트 전극(125d)과 동일한 물질로 동일한 층에 형성되어 있다. 이러한 제1 축전기 전극(126)과 제2 축전기 전극(127)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), Al-Ni-La 합금 및 Al-Nd 합금 중 하나 이상의 금속을 포함하는 게이트 배선으로 형성할 수 있다. 따라서, 유지 축전기(80)의 어느 하나의 전극을 반도체로 형성하는 구조에 비해 스토리지 캐패시턴스를 향상시킬 수 있다.
한편, 유지 축전기는 데이터선(171), 구동 전압선(172)과 동일한 층에 제2 축전기 전극을 형성하고, 게이트선(121), 이전 게이트선(122)과 동일한 층에 제1 축전기 전극을 형성할 수도 있다.
유지 축전기(Cst)와 중첩하며 지나가는 구동 전압선(172)은 초기화 전압선(124), 이전 게이트선(122) 및 제4 트랜지스터(T4)와 교차하며 지나간다. 구동 전압선(172)의 일부는 제5 소스 전극(176e)에 해당되며 접촉 구멍(71)을 통해 제5 반도체의 소스 영역과 연결되어 있고, 구동 전압선(172)의 다른 일부는 층간 절연막에 형성된 접촉 구멍(66)을 통해 제2 축전기 전극(127)과 연결되어 있다.
구동 전압선(172)과 평행하게 동일한 층에 연결 부재(74)가 형성되어 있다. 연결 부재(74)의 일단은 층간 절연막에 형성된 접촉 구멍(67)을 통해서 제1 게이트 전극(125a)과 연결되어 있고, 타단은 제4 드레인 전극(177d)과 연결되어 있다. 연결 부재(74)의 일부분은 제3 드레인 전극(177c)과 제1 축전기 전극(126)을 함께 노출하는 접촉 구멍(68)을 통해서 제3 반도체(131c)의 드레인 영역 및 제1 축전기 전극(126)과 연결되어 있다.
따라서, 유지 축전기(80)는 구동 전압선(172)를 통해 전달된 구동 전압(ELVDD)과 제1 게이트 전극(125a)의 게이트 전압간의 차에 대응하는 정전 용량이 저장된다.
한편, 제2 트랜지스터(T2)는 발광시키고자 하는 화소를 선택하는 스위칭 소자로 사용된다. 제2 게이트 전극(125b)은 게이트선(121)에 연결되어 있고, 제2 소스 전극(176b)은 제1 게이트 절연막, 제2 게이트 절연막 및 층간 절연막에 형성된 접촉 구멍(69)을 통해서 데이터선(171)에 연결되어 있으며, 제2 드레인 전극(177b)은 제1 트랜지스터(T1) 및 제5 트랜지스터(T5)와 연결되어 있다. 그리고, 제6 트랜지스터(T6)의 제6 드레인 전극(177f)은 보호막에 형성된 접촉 구멍(181)를 통해 유기 발광 소자(70)의 제1 전극(710)과 직접 연결되어 있다.
이하, 도 20을 참조하여 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 구조에 대해 적층 순서에 따라 구체적으로 설명한다.
이 때, 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제6 트랜지스터(T6)를 중심으로 트랜지스터의 구조에 대해 설명한다. 그리고 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 적층 구조와 대부분 동일하고, 제5 트랜지스터(T5)는 제6 트랜지스터(T6)의 적층 구조와 대부분 동일하므로 상세한 설명은 생략한다.
도 20을 참조하면, 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 기판(100) 위에는 버퍼층(120)이 형성되어 있다.
기판(100)은 유리, 석영, 세라믹 또는 고분자 물질 등으로 이루어진 투명한 절연성 기판 일 수 있으며, 기판(100)은 스테인리스 강 등으로 이루어진 금속성 기판일 수 있다. 고분자 물질은 고분자 물질은 절연성 유기물인 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP)로 이루어진 그룹으로부터 선택되는 유기물일 수 있다.
버퍼층(120)은 질화 규소(SiNx)의 단일막 또는 질화 규소(SiNx)와 산화 규소(SiO2)가 적층된 이중막 구조로 형성될 수 있다. 버퍼층(120)은 불순물 또는 수분과 같이 불필요한 성분의 침투를 방지하면서 동시에 표면을 평탄화하는 역할을 한다.
버퍼층(120) 위에는 다결정 규소로 이루어진 제1 반도체(131a), 제2 반도체(131b) 및 제6 반도체(131f)가 형성되어 있다.
제1 반도체(131a)는 채널 영역(131a1)을 사이에 두고 양쪽에 위치하는 소스 영역과 드레인 영역을 포함하고, 소스 영역 및 드레인 영역은 각각 제1 소스 전극(176a) 및 제2 드레인 전극(177b)이 된다. 그리고 제2 반도체(131b)는 채널 영역(131b1)을 사이에 두고 양쪽에 위치하는 소스 영역과 드레인 영역을 포함하고, 드레인 영역은 제2 드레인 전극(177b)이 되고 소스 영역(131b2)은 제2 소스 전극(176b)과 연결된다. 제6 반도체(131f)은 채널 영역(131f1)을 사이에 두고 양쪽에 위치하는 소스 영역과 드레인 영역을 포함하고, 소스 영역은 제6 소스 전극(176f)가 되고 드레인 영역(131f2)은 제6 드레인 전극(177f)과 연결된다.
제1 반도체(131a), 제2 반도체(131b), 제6 반도체(131f) 위에는 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위로 형성된 제1 게이트 절연막(141)이 형성되어 있다.
제1 게이트 절연막(141) 위에는 제2 게이트 전극(125b) 및 제3 게이트 전극(125c)을 포함하는 게이트선(121), 제5 게이트 전극(125e) 및 제6 게이트 전극(125f)을 포함하는 발광 제어선(123), 초기화 전압선(124) 및 제1 축전기 전극(126)을 포함하는 제1 게이트 배선(121, 123, 125e, 125f, 124, 126)이 형성되어 있다.
제1 게이트 배선(123, 125e, 125f, 124, 126) 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 형성되어 있다. 제2 게이트 절연막(142)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위로 형성되어 있다.
제2 게이트 절연막(142) 위에는 제1 게이트 전극(125a), 이전 게이트선(122) 및 제2 축전기 전극(127)을 포함하는 제2 게이트 배선(125a, 122, 127)이 형성되어 있다.
그리고 제2 게이트 전극(125b) 및 제3 게이트 전극(125c)을 포함하는 게이트선(121)은 제1 게이트 절연막(141)이 아닌 제2 게이트 절연막(142) 위에 형성될 수 있다.
이와 같이, 제1 반도체(131a)와 제1 게이트 전극(125a) 사이에는 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)이 형성되어 있어 제1 반도체(131a)와 제1 게이트 전극(125a) 사이의 간격은 넓어지게 된다. 따라서, 모든 계조를 표현하기 위해 제1 게이트 전극(125a)에 인가되는 게이트 전압의 구동 범위(driving range)는 넓어지게 된다.
제2 게이트 배선(125a, 125b, 125c, 121, 122, 127) 및 제2 게이트 절연막(142) 위에는 층간 절연막(160)이 형성되어 있다. 층간 절연막(160)은 제1 게이트 절연막(141), 제2 게이트 절연막(142)과 마찬가지로, 질화 규소(SiNx) 또는 산화 규소(SiO2) 등의 세라믹(ceramic) 계열의 소재를 사용하여 만들어진다.
층간 절연막(160) 위에는 제2 소스 전극(176b)를 포함하는 데이터선(171), 제4 드레인 전극(177d) 및 제3 드레인 전극(177c)과 이들(177d, 177c)와 연결된 연결 부재(74), 제6 드레인 전극(177f), 제5 소스 전극(176e)을 포함하는 구동 전압선(172)을 포함하는 데이터 배선이 형성되어 있다.
그리고 제2 소스 전극(176b)과 제6 드레인 전극(177f)은 제1 게이트 절연막(141), 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(69, 72)을 통해서 각각 제2 반도체(131b)의 소스 영역(131b2)과 연결되어 있다. 또한, 연결부재(74)와 구동 전압선(172)은 층간 절연막(160)에 형성된 접촉 구멍(67, 66)을 통해서 각각 제1 게이트 전극(125a)과 제2 축전기 전극(127)과 연결되어 있다.
층간 절연막(160) 상에는 데이터 배선(171, 172, 74, 177f)을 덮는 보호막(180)이 형성되어 있고, 보호막(180) 위에는 제1 전극(710)이 형성되어 있다. 보호막(180)에 형성된 접촉 구멍(181)을 통해 제1 전극(710)은 제6 드레인 전극(177f)과 연결된다.
보호막(180) 및 제1 전극(710) 위에는 제1 전극(710)을 노출하는 개구부(95)를 가지는 화소정의막(190)이 형성되어 있다.
개구부(95) 내의 제1 전극(710) 위에는 유기 발광층(720)이 형성되고, 유기 발광층(720) 상에는 제2 전극(730)이 형성된다. 이와 같이, 제1 전극(710), 유기 발광층(720) 및 제2 전극(730)은 유기 발광 소자(70)를 이룬다.
제2 전극(730) 위에는 봉지 부재(260)가 위치할 수 있다.
도 21은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 단면도로 도 19의 XX-XX선을 따라 잘라 도시한 단면도이다.
도 21에 도시한 유기 발광 표시 장치의 층간 구성은 도 20의 유기 발광 표시 장치와 대부분 동일하므로 다른 부분에 대해서만 구체적으로 설명한다.
도 21의 유기 발광 표시 장치의 제2 트랜지스터(T1)의 소스 전극(176b)은 소스 영역(131b2)과 전기적으로 연결되어 있고, 제6 트랜지스터(T6)의 드레인 전극(177f)은 드레인 영역(131f2)과 전기적으로 연결되어 있다.
여기서 반도체(131b, 131f) 위에는 반도체(131b, 131f)와 전기적으로 접촉하는 중간 금속층(33)이 형성되어 있다.
중간 금속층(33)은 접촉 구멍(75, 76)을 통해서 각각 소스 영역(131b2) 및 드레인 영역(131f2)과 연결되어 있으며, 소스 전극(176b) 및 드레인 전극(177f)는 접촉 구멍(69, 72)를 통해서 중간 금속층(33)과 전기적으로 연결된다.
중간 금속층(33)은 제1 게이트 전극(125a)과 동일한 층에 동일한 물질로 형성되어 있다. 그러나 중간 금속층(33)은 제6 게이트 전극(125f)과 동일한 층에 동일한 물질로 형성될 수 있다.
도 21의 접촉 구멍(69, 72)은 도 1 내지 도 10에서와 같이 반도체(131b, 131f)를 비스듬하게 가로지른다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
1: 화소
8, 8a, 8b, 61, 63, 66, 67, 69, 71, 72, 75, 76, 81, 82, 83, 85, 166, 167, 181: 접촉 구멍
33: 중간 금속층
35, 131, 131a, 131b, 131c, 131d, 131e, 131f, 135a, 135b: 반도체
70: 유기 발광 소자 74: 연결 부재
95: 개구부 100: 기판
120: 버퍼층 121: 게이트선
122: 이전 게이트선 123: 발광 제어선
124: 초기화 전압선
125a, 125b, 125c, 125d, 125e, 125f, 155, 155a, 155b: 게이트 전극
126, 138: 제1 축전기 전극 127, 158: 제2 축전기 전극
131a1, 131b1, 131f1, 1355: 채널 영역
131f2, 1357: 드레인 영역 131b2, 1356: 소스 영역
140, 141, 142 게이트 절연막 160: 층간 절연막
171: 데이터선 172: 구동 전압선
176, 176a, 176b, 176c, 176d, 176e, 176f: 소스 전극
177, 177a, 177b, 177c, 177d, 177e, 177f: 드레인 전극
180: 보호막 190: 화소 정의막
260: 봉지 부재 710: 제1 전극
720: 유기 발광층 730: 제2 전극

Claims (17)

  1. 기판 위에 형성되어 있으며, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 반도체,
    상기 반도체 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하는 게이트 전극,
    상기 게이트 전극 위에 위치하고, 상기 반도체의 소스 영역 및 드레인 영역을 각각 노출하는 접촉 구멍을 가지는 층간 절연막,
    상기 층간 절연막 위에 위치하며 상기 접촉 구멍을 통해서 상기 소스 영역 및 드레인 영역과 각각 접촉하는 소스 전극 및 드레인 전극
    을 포함하고,
    상기 소스 영역 및 드레인 영역을 노출하는 접촉 구멍 중 적어도 하나는 상기 반도체를 비스듬하게 가로지르는 박막 트랜지스터.
  2. 제1항에서,
    상기 반도체는 평행하는 한 쌍의 반도체 경계선을 가지고,
    상기 접촉 구멍은 상기 한 쌍의 반도체 경계선과 교차하며 상기 반도체 경계선에 대해서 기울어진 한 쌍의 접촉 구멍 경계선을 가지는 박막 트랜지스터.
  3. 제1항에서,
    상기 반도체와 중첩하며 상기 반도체와 전기적으로 연결되는 중간 금속층을 더 포함하는 박막 트랜지스터.
  4. 제3항에서,
    상기 중간 금속층은 상기 반도체를 가로질러 형성되어 있는 박막 트랜지스터.
  5. 제4항에서,
    상기 중간 금속층은 상기 접촉 구멍과 반대방향으로 기울어져 상기 반도체를 가로 지르는 박막 트랜지스터.
  6. 기판,
    상기 기판 위에 형성되어 있으며, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 반도체,
    상기 반도체 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하며 상기 반도체와 중첩하는 게이트 전극을 가지는 게이트선,
    상기 게이트선 위에 위치하며 상기 반도체의 소스 영역 및 드레인 영역을 각각 노출하는 접촉 구멍을 가지는 층간 절연막,
    상기 층간 절연막 위에 위치하며 상기 접촉 구멍을 통해서 상기 드레인 전극 및 소스 영역과 각각 접촉하는 드레인 전극 및 소스 전극을 가지는 데이터선,
    상기 데이터선 위에 위치하는 보호막,
    상기 보호막 위에 위치하며 상기 드레인 전극과 연결되어 있는 제1 전극
    을 포함하고,
    상기 반도체는 상기 데이터선 또는 상기 게이트선에 대해서 비스듬하게 기울어져 형성되어 있는 박막 트랜지스터 표시판.
  7. 제6항에서,
    상기 소스 영역 및 드레인 영역을 노출하는 접촉 구멍 중 적어도 하나는 상기 반도체를 가로지르는 박막 트랜지스터 표시판.
  8. 제6항에서,
    상기 반도체와 중첩하며 상기 반도체와 전기적으로 연결되는 중간 금속층을 더 포함하는 박막 트랜지스터 표시판.
  9. 제8항에서,
    상기 중간 금속층은 상기 반도체를 가로질러 형성되어 있는 박막 트랜지스터 표시판.
  10. 제9항에서,
    상기 중간 금속층은 상기 접촉 구멍과 반대방향으로 기울어져 상기 반도체를 가로 지르는 박막 트랜지스터 표시판.
  11. 제6항에서,
    상기 제1 전극은 상기 보호막에 형성되어 있는 접촉 구멍을 통해서 상기 드레인 전극과 전기적으로 연결되며,
    상기 보호막에 형성되어 있는 접촉 구멍은 상기 데이터선 또는 상기 게이트선에 대해서 기울어져 형성되어 있는 박막 트랜지스터 표시판.
  12. 기판,
    상기 기판 위에 형성되어 있는 게이트선,
    상기 게이트선과 교차하는 데이터선 및 구동 전압선,
    상기 게이트선 및 상기 데이터선과 연결되어 있는 스위칭 박막 트랜지스터,
    상기 스위칭 박막 트랜지스터의 드레인 전극과 연결되어 있는 구동 박막 트랜지스터,
    상기 구동 박막 트랜지스터와 연결되어 있는 유기 발광 다이오드
    를 포함하고,
    상기 구동 박막 트랜지스터의 제1 반도체 및 상기 스위칭 박막 트랜지스터 제2 반도체 중 적어도 하나는 상기 게이트선 또는 상기 데이터선에 대해서 비스듬하게 기울어져 형성되어 있는 유기 발광 표시 장치.
  13. 제12항에서,
    상기 제1 반도체 및 상기 제2 반도체는 각각 소스 영역, 드레인 영역 및 채널 영역을 포함하고,
    상기 데이터선은 상기 스위칭 박막 트랜지스터의 소스 전극과 연결되며 상기 소스 전극 및 드레인 전극은 각각 소스 접촉 구멍 및 드레인 접촉 구멍을 통해서 상기 소스 영역 및 드레인 영역과 연결되며,
    상기 소스 접촉 구멍 및 드레인 접촉 구멍 중 적어도 하나는 상기 제2 반도체를 가로지르는 유기 발광 표시 장치.
  14. 제13항에서,
    상기 제1 반도체 및 상기 제2 반도체 위에 위치하는 제1 게이트 절연막과 제2 게이트 절연막을 더 포함하고,
    상기 구동 박막 트랜지스터의 게이트 전극은 상기 제2 게이트 절연막 위에 위치하는 유기 발광 표시 장치.
  15. 제14항에서,
    상기 스위칭 박막 트랜지스터의 게이트 전극은 상기 제1 게이트 절연막 위에 위치하는 유기 발광 표시 장치.
  16. 제15항에서,
    상기 중간 금속층은 상기 스위칭 박막 트랜지스터의 게이트 전극 또는 상기 구동 박막 트랜지스터의 게이트 전극과 동일한 층에 형성되는 유기 발광 표시 장치.
  17. 제14항에서,
    상기 제1 반도체 또는 상기 제2 반도체와 전기적으로 연결되며 상기 제1 반도체 또는 상기 제2 반도체를 가로 지르는 중간 금속층을 더 포함하는 유기 발광 표시 장치.
KR1020130082257A 2013-07-12 2013-07-12 박막 트랜지스터와 이를 포함하는 박막 트랜지스터 표시판 및 유기 발광 표시 장치 KR102136992B1 (ko)

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