KR101293565B1

KR101293565B1 - 유기 발광 표시 장치 및 그 제조 방법

Info

Publication number: KR101293565B1
Application number: KR1020070008549A
Authority: KR
Inventors: 정병성; 최준후; 박용환
Original assignee: 삼성디스플레이 주식회사
Priority date: 2007-01-26
Filing date: 2007-01-26
Publication date: 2013-08-06
Also published as: US8049402B2; US20080180363A1; KR20080070429A

Abstract

본 발명의 한 실시예에 따른 유기 발광 표시 장치는 기판, 기판 위에 형성되어 있는 제1 반도체, 제1 반도체 위에 형성되어 있는 제1 및 제2 저항성 접촉 부재, 저항성 접촉 부재 위에 형성되어 있으며 제1 입력 전극을 가지는 구동 전압선과 상기 제1 입력 전극과 마주하고 있는 제1 출력 전극, 구동 전압선 및 제1 출력 전극 위에 형성되어 있는 제1 절연막, 제1 절연막 위에 형성되어 있으며 상기 제1 반도체와 중첩하는 제1 제어 전극을 포함하며, 제1 반도체는 균일한 두께를 가질 수 있다.

다결정반도체, 누설전류, 유기발광표시장치

Description

유기 발광 표시 장치 및 그 제조 방법{ORGANIC LIGHT EMITTING DIODE DISPLAY AND METHOD FOR MANUFACTURING THE SAME}

도 1은 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 등가 회로도이다.

도 2는 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 배치도이다.

도 3은 도 2의 유기 발광 표시 장치를 III-III 선을 따라 잘라 도시한 단면도이다.

도 4는 도 2의 유기 발광 표시 장치를 IV-IV선을 따라 잘라 도시한 단면도이다.

도 5, 도 10, 도 13, 도 16 및 도 19는 도 2 내지 도 4의 유기 발광 표시 장치를 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도이다.

도 6은 도 5의 VI-VI선을 따라 잘라 도시한 단면도이다.

도 7은 도 5의 VII-VII선을 따라 잘라 도시한 단면도이다.

도 8은 도 6의 다음 단계에서의 단면도이다.

도 9는 도 7의 다음 단계에서의 단면도이다.

도 11은 도 10의 XI-XI선을 따라 잘라 도시한 단면도이다.

도 12는 도 10의 XII-XII선을 따라 잘라 도시한 단면도이다.

도 17은 도 16의 XVII-XVII선을 따라 잘라 도시한 단면도이다.

도 18은 도 16의 XVIII-XVIII선을 따라 잘라 도시한 단면도이다.

도 20은 도 19의 XX-XX선을 따라 잘라 도시한 단면도이다.

도 21은 도 19의 XXI-XXI선을 따라 잘라 도시한 단면도이다.

도 22는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 배치도이다.

도 23은 도 22의 유기 발광 표시 장치를 XXIII-III 선을 따라 잘라 도시한 단면도이다.

도 24는 도 22의 유기 발광 표시 장치를 XXIV-XXIV선을 따라 잘라 도시한 단면도이다.

도 25, 도 30, 도 33, 도 36, 도 39, 도 42 및 도 45는 도 22 내지 도 24의 유기 발광 표시 장치를 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도이다.

도 26은 도 25의 XXVI-XXVI선을 따라 잘라 도시한 단면도이다.

도 27은 도 25의 XXVII-XXVII선을 따라 잘라 도시한 단면도이다.

도 28은 도 26의 다음 단계에서의 단면도이다.

도 29는 도 27의 다음 단계에서의 단면도이다.

도 31은 도 30의 XXXI-XXXI선을 따라 잘라 도시한 단면도이다.

도 32는 도 30의 XXXII-XXXII선을 따라 잘라 도시한 단면도이다.

도 34는 도 33의 XXXIV-XXXIV선을 따라 잘라 도시한 단면도이다.

도 35는 도 33의 XXXV-XXXV선을 따라 잘라 도시한 단면도이다.

도 37은 도 36의 XXXVII-XXXVII선을 따라 잘라 도시한 단면도이다.

도 38은 도 36의 XXXVIII-XXXVIII선을 따라 잘라 도시한 단면도이다.

도 40은 도 39의 XL-XL선을 따라 잘라 도시한 단면도이다.

도 41은 도 39의 XLI-XLI선을 따라 잘라 도시한 단면도이다.

도 43은 도 42의 XLIII-XLIII선을 따라 잘라 도시한 단면도이다.

도 44는 도 42의 XLIV-XLIV선을 따라 잘라 도시한 단면도이다.

도 46은 도 45의 XLVI-XLVI선을 따라 잘라 도시한 단면도이다.

도 47은 XLVII-XLVII선을 따라 잘라 도시한 단면도이다.

도 48은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 배치도이고, 도 49는 도 48의 유기 발광 표시 장치를 XLIX-XLIX'-XLIX''-XLX''' 선을 따라 잘라 도시한 단면도이다.

도 50은 유기 발광 표시 장치를 본 발명의 다른 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도이고, 도 51은 도 50의 유기 발광 표시 장치를 LI-LI'-LI''-LI''' 선을 따라 잘라 도시한 단면도이다.

도 52는 도 51의 다음 단계에서의 단면도로 도 50의 LI-LI'-LI''-LI''' 선을 따라 잘라 도시한 단면도이다.

도 53은 도 50의 다음 단계에서의 배치도이고, 도 54는 도 50의 유기 발광 표시 장치를 LIV-LIV'-LIV''-LIV''' 선을 따라 잘라 도시한 단면도이다.

도 55는 도 53의 다음 단계에서의 배치도이고, 도 56은 도 55의 유기 발광 표시 장치를 LVI-LVI'-LVI''-LVI''' 선을 따라 잘라 도시한 단면도이다.

도 57은 도 55의 다음 단계에서의 배치도이고, 도 58은 도 57의 유기 발광 표시 장치를 LVIII-LVIII'-LVIII''-LVIII''' 선을 따라 잘라 도시한 단면도이다.

도 59는 도 57의 다음 단계에서의 배치도이고, 도 60은 도 59의 유기 발광 표시 장치를 LXI-LXI'-LXI''-LXI'''선을 따라 잘라 도시한 단면도이다.

도 61은 도 59의 다음 단계에서의 배치도이고, 도 62는 도 61의 유기 발광 표시 장치를 LXII-LXII'-LXII''-LXII'''선을 따라 잘라 도시한 단면도이다.

<도면의 주요부분에 대한 부호의 설명>

110: 절연 기판 121: 게이트선

122: 보조 게이트선 124a, 124c: 보조 제어 전극

124b: 제1 제어 전극 124d: 제2 제어 전극

127: 유지 전극 129: 게이트선의 끝 부분

140: 게이트 절연막 154: 제1 반도체

155: 제2 반도체 171: 데이터선

172: 구동 전압선 85: 연결 부재

173a: 제1 입력 전극 173b: 제2 입력 전극

173c: 제3 입력 전극 173d: 제4 입력 전극

175a: 제1 출력 전극 175b: 제2 출력 전극

175c: 제3 출력 전극 175d: 제4 출력 전극

176: 제1 입출력 전극 178: 제2 입출력 전극

179: 데이터선의 끝 부분 81, 82: 접촉 보조 부재

181, 182, 184, 185c, 185d: 접촉 구멍

191: 화소 전극 270: 공통 전극

361: 격벽 370: 유기 발광 부재

Qs1, Qs2, Qs3: 스위칭 트랜지스터

Qd: 구동 트랜지스터

LD: 유기 발광 다이오드 Vss: 공통 전압

Cst: 유지 축전기

본 발명은 유기 발광 표시 장치 및 그 제조 방법에 관한 것이다.

최근 모니터 또는 텔레비전 등의 경량화 및 박형화가 요구되고 있으며, 이러한 요구에 따라 음극선관(cathode ray tube, CRT)이 액정 표시 장치(liquid crystal display, LCD)로 대체되고 있다.

그러나, 액정 표시 장치는 수발광 소자로서 별도의 백라이트(backlight)가 필요할 뿐만 아니라, 응답 속도 및 시야각 등에서 많은 문제점이 있다.

최근 이러한 문제점을 극복할 수 있는 표시 장치로서, 유기 발광 표시 장치(organic light emitting diode display, OLED display)가 주목 받고 있다.

유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정 공(hole)이 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.

유기 발광 표시 장치는 자체발광형으로 별도의 광원이 필요 없으므로 소비전력 측면에서 유리할 뿐만 아니라, 응답 속도, 시야각 및 대비비(contrast ratio)도 우수하다.

유기 발광 표시 장치는 구동 방식에 따라 단순 매트릭스 방식의 유기 발광 표시 장치(passive matrix OLED display)와 능동 매트릭스 방식의 유기 발광 표시 장치(active matrix OLED display)로 나눌 수 있다.

이 중, 능동 매트릭스 방식의 유기 발광 표시 장치는 신호선에 연결되어 데이터 전압을 제어하는 스위칭 박막 트랜지스터(switching thin film transistor)와 이로부터 전달받은 데이터 전압을 게이트 전압으로 인가하여 발광 소자에 전류를 흘리는 구동 박막 트랜지스터(driving thin film transistor)를 포함한다.

박막 트랜지스터의 반도체는 다결정 규소(polycrystalline silicon, polysilicon) 또는 비정질 규소(amorphous silicon)로 이루어진다.

일반적으로 규소는 결정 상태에 따라 비정질 규소와 결정질 규소(crystalline silicon)로 나눌 수 있다. 비정질 규소는 낮은 온도에서 증착하여 박막(thin film)을 형성하는 것이 가능하여, 낮은 용융점을 가지는 유리를 기판으로 사용하는 표시 장치에 주로 사용하나, 전계 이동도가 작아서 박막 트랜지스터의 성능에 한계가 있다. 이에 비하여, 다결정 규소는 전계 이동도가 커서 고성능 박막 트랜지스터를 구현할 수 있으나 제조상의 어려움이 있고 누설 전류가 큰 단점이 있다. 특히, 식각 공정 등으로 인하여 반도체 표면이 손상될 경우 누설 전류는 더욱 증가한다.

따라서 본 발명이 이루고자 하는 기술적 과제는 반도체의 표면 손상을 최소화하여 박막 트랜지스터의 전기적 특성을 안정화시키는 것이다.

상기한 기술적 과제를 달성하기 위한 본 발명의 한 실시예에 따른 유기 발광 표시 장치는 기판, 기판 위에 형성되어 있는 제1 반도체, 제1 반도체 위에 형성되어 있는 제1 및 제2 저항성 접촉 부재, 저항성 접촉 부재 위에 형성되어 있으며 제1 입력 전극을 가지는 구동 전압선과 상기 제1 입력 전극과 마주하고 있는 제1 출력 전극, 구동 전압선 및 제1 출력 전극 위에 형성되어 있는 제1 절연막, 제1 절연막 위에 형성되어 있으며 상기 제1 반도체와 중첩하는 제1 제어 전극을 포함하며, 제1 반도체는 균일한 두께를 가질 수 있다.

기판 위에 형성되어 있는 제2 반도체, 제2 반도체 위에 형성되어 있는 제3 및 제4 저항성 접촉 부재, 제3 저항성 접촉 부재 위에 형성되어 있는 제2 출력 전극, 제4 저항성 접촉 부재 위에 형성되어 있는 제2 입력 전극, 그리고 제1 절연막 위에 형성되며 상기 제2 반도체와 중첩하는 제2 제어 전극을 더 포함하고, 제2 출력 전극은 상기 제1 입력 전극과 전기적으로 연결되어 있을 수 있다.

제1 절연막 위에 형성되어 있는 제2 제어 전극, 제2 제어 전극 위에 형성되어 있는 제2 절연막, 절연막 위에 형성되어 있으며 상기 제2 제어 전극과 중첩하는 제2 반도체, 제2 반도체 위에 형성되어 있는 제3 및 제4 저항성 접촉 부재, 제3 저항성 접촉 부재 위에 형성되어 있는 제2 출력 전극, 그리고 제4 저항성 접촉 부재 위에 형성되어 있는 제2 입력 전극을 포함하고, 제2 출력 전극은 상기 제1 입력 전극과 전기적으로 연결되어 있을 수 있다.

기판 위에 형성되어 있는 제2 제어 전극, 제1 절연막 위에 형성되어 있으며 상기 제2 제어 전극과 중첩하는 제2 반도체, 제2 반도체 위에 형성되어 있는 제3 및 제4 저항성 접촉 부재, 제3 저항성 접촉 부재 위에 형성되어 있는 제2 출력 전극, 그리고 제4 저항성 접촉 부재 위에 형성되어 있는 제2 입력 전극을 포함하고, 제2 출력 전극은 상기 제1 입력 전극과 전기적으로 연결되어 있을 수 있다.

마주하는 상기 제1 출력 전극과 상기 제1 입력 전극 사이의 간격은 상기 제1 및 제2 저항성 접촉 부재 사이의 간격보다 작거나 클 수 있다.

마주하는 상기 제2 출력 전극과 상기 제1 입력 전극 사이의 간격은 상기 제3 및 제4 저항성 접촉 부재 사이의 간격보다 작거나 클 수 있다.

제2 반도체는 비정질 규소 또는 다결정 규소로 이루어질 수 있다.

제1 반도체는 다결정 규소로 이루어질 수 있다.

제1 출력 전극 및 제1 입력 전극 위에 형성되어 있는 보호막, 보호막 위에 형성되어 있으며 상기 제1 출력 전극과 연결되어 있는 제1 전극, 제1 전극 위에 형성되어 있는 발광 부재, 그리고 발광 부재 위에 형성되어 있는 제2 전극을 더 포함할 수 있다.

상기한 다른 과제를 달성하기 위한 본 발명에 따른 유기 발광 표시 장치의 제조 방법 기판 위에 제1 반도체를 형성하는 단계, 제1 반도체 위에 감광막 패턴을 형성하는 단계, 감광막 패턴 위에 도핑된 비정질 규소막을 형성하는 단계, 감광막 패턴을 제거하여 저항성 접촉 부재를 형성하는 단계, 저항성 접촉 부재 위에 제1 입력 전극 및 제1 출력 전극을 형성하는 단계, 제1 입력 전극 및 제1 출력 전극 위에 제1 절연막을 형성하는 단계, 그리고 제1 절연막 위에 제1 제어 전극을 형성하는 단계를 포함할 수 있다.

기판 위에 제2 입력 전극을 형성하는 단계, 기판 위에 상기 제1 입력 전극과 전기적으로 연결되는 제2 출력 전극을 형성하는 단계, 그리고 제1 절연막 위에 상기 제2 반도체와 중첩하는 제2 제어 전극을 형성하는 단계를 더 포함할 수 있다.

제1 절연막 위에 제2 제어 전극을 형성하는 단계, 제2 제어 전극 위에 제2 절연막을 형성하는 단계, 제2 절연막 위에 상기 제2 제어 전극과 중첩하는 제2 반도체를 형성하는 단계, 제2 반도체 위에 제3 및 제4 저항성 접촉 부재를 형성하는 단계, 제3 저항성 접촉 부재 위에 제2 입력 전극을 형성하는 단계, 그리고 제4 저항성 접촉 부재 위에 상기 제1 입력 전극과 전기적으로 연결되는 제2 출력 전극을 형성하는 단계를 더 포함할 수 있다.

기판 위에 제2 제어 전극를 형성하는 단계, 제1 절연막 위에 상기 제2 제어 전극과 중첩하는 제2 반도체를 형성하는 단계, 제2 반도체 위에 제3 및 제4 저항성 접촉 부재를 형성하는 단계, 제3 저항성 접촉 부재 위에 제2 입력 전극을 형성하는 단계, 그리고 제4 저항성 접촉 부재 위에 상기 제1 입력 전극과 전기적으로 연결되는 제2 출력 전극을 형성하는 단계를 더 포함할 수 있다.

제2 반도체는 비정질 규소 또는 다결정 규소로 형성할 수 있다.

도핑된 비정질 규소막은 150℃이하에서 저온 증착하여 형성할 수 있다.

제1 및 제2 저항성 접촉 부재를 형성한 후 상기 기판을 약 450℃의 온도로 열처리하는 단계를 더 포함할 수 있다.

열처리 단계 후, 기판을 HF로 세정하는 단계, 제1 및 제2 반도체를 플라스마 처리로 안정화하는 단계를 더 포함할 수 있다.

플라스마 처리는 파워(power)가 200W/12,000㎟, 압력(pressure)은 1000~3000mT, H₂ 유속(flow rate)은 1,000~3,000sccm으로 유지하고 90~180초 동안 진행할 수 있다.

제1 및 제2 반도체는 비정질 규소막을 형성한 후 고상 결정화한 후 패터닝하여 형성할 수 있다.

감광막 패턴은 상기 제1 반도체의 소정 영역을 노출하는 개구부를 포함하고, 개구부는 상기 제1 및 제2 저항성 접촉 부재와 동일한 평면 패턴으로 형성할 수 있다.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나 타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

먼저 본 발명의 한 실시예에 따른 유기 발광 표시 장치에 대하여 도 1을 참고로 상세하게 설명한다.

도 1을 참고하면, 본 실시예에 따른 유기 발광 표시 장치는 복수의 신호선(121, 171, 172)과 이들에 연결되어 있으며 대략 행렬(matrix)의 형태로 배열된 복수의 화소(pixel)를 포함한다.

신호선은 게이트 신호(또는 주사 신호)를 전달하는 복수의 게이트선(gate line)(121), 데이터 신호를 전달하는 복수의 데이터선(data line)(171) 및 구동 전압을 전달하는 복수의 구동 전압선(driving voltage line)(172)을 포함한다. 게이트선(121)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(171)과 구동 전압선(172)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.

각 화소(P)는 스위칭 트랜지스터(switching transistor)(Qs), 구동 트랜지스터(driving transistor)(Qd), 유지 축전기(storage capacitor)(Cst) 및 유기 발광 다이오드(organic light emitting diode, OLED)(LD)를 포함한다.

스위칭 트랜지스터(Qs)는 각각 제어 단자(control terminal), 입력 단자(input terminal) 및 출력 단자(output terminal)를 가지는데, 제어 단자는 게이트선(121)에 연결되어 있고, 입력 단자는 데이터선(171)에 연결되어 있으며, 출력 단자는 구동 박막 트랜지스터(Qd)에 연결되어 있다. 스위칭 트랜지스터(Qs)는 게이트선(121)에 인가되는 주사 신호에 응답하여 데이터선(171)에 인가되는 데이터 신호를 구동 트랜지스터(Qd)에 전달한다.

구동 트랜지스터(Qd) 또한 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스위칭 트랜지스터(Qs)에 연결되어 있고, 입력 단자는 구동 전압선(172)에 연결되어 있으며, 출력 단자는 유기 발광 다이오드(LD)에 연결되어 있다. 구동 트랜지스터(Qd)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류(I_LD)를 흘린다.

축전기(Cst)는 구동 트랜지스터(Qd)의 제어 단자와 입력 단자 사이에 연결되어 있다. 이 축전기(Cst)는 구동 트랜지스터(Qd)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(Qs)가 턴 오프(turn-off)된 뒤에도 이를 유지한다.

유기 발광 다이오드(LD)는 구동 트랜지스터(Qd)의 출력 단자에 연결되어 있는 애노드(anode)와 공통 전압(Vss)에 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 다이오드(LD)는 구동 트랜지스터(Qd)의 출력 전류(I_LD)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.

스위칭 트랜지스터(Qs) 및 구동 트랜지스터(Qd)는 n-채널 전계 효과 트랜지스터(field effect transistor, FET)이다. 그러나 스위칭 트랜지스터(Qs)와 구동 트랜지스터(Qd) 중 적어도 하나는 p-채널 전계 효과 트랜지스터일 수 있다. 또한, 트랜지스터(Qs, Qd), 축전기(Cst) 및 유기 발광 다이오드(LD)의 연결 관계가 바뀔 수 있다.

그러면 도 1에 도시한 유기 발광 표시 장치의 상세 구조에 대하여 도 2 내지 도 4와 도 1과 함께 참고하여 상세하게 설명한다.

도 2는 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 배치도이고, 도 3은 도 2의 유기 발광 표시 장치를 III-III선을 따라 잘라 도시한 단면도이고, 도 4는 도 2의 유기 발광 표시 장치를 IV-IV선을 따라 잘라 도시한 단면도이다.

투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에는 산화 규소(SiO₂) 또는 질화 규소(SiNx) 등으로 이루어진 차단막(blocking film)(111)이 형성되어 있다. 차단막(111)은 복층 구조를 가질 수도 있다.

차단막(111) 위에는 복수의 제1 및 제2 섬형 반도체(154a, 154b)가 형성되어 있다. 제1 및 제2 섬형 반도체(154a, 154b)는 비정질 규소 또는 다결정 규소로 이루어진다.

제1 및 제2 반도체(154a, 154b) 위에는 복수의 섬형 저항성 접촉 부재(163a, 165a, 163b, 165b)가 형성되어 있다. 저항성 접촉 부재(163a, 165a, 163b, 165b)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소로 이루 어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉 부재(163a, 165a, 163b, 165b)는 쌍을 이루어 제1 및 제2 반도체(154a, 154b) 위에 배치되어 있다.

저항성 접촉 부재(163a, 165a, 163b, 165b) 및 차단막(111) 위에는 복수의 데이터선(171), 복수의 구동 전압선(172)과 복수의 제1 및 제2 출력 전극(175a, 175b)을 포함하는 복수의 데이터 도전체(data conductor)가 형성되어 있다.

데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 있다. 각 데이터선(171)은 제1 반도체(154a)와 중첩하는 복수의 제1 입력 전극(input electrode)(173a)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(도시하지 않음)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 데이터 구동 회로와 직접 연결될 수 있다.

구동 전압선(172)은 구동 전압을 전달하며 주로 세로 방향으로 뻗어 있다. 각 구동 전압선(172)은 제2 반도체(154b)와 중첩하는 복수의 제2 입력 전극(173b)을 포함한다.

제1 및 제2 출력 전극(175a, 175b)은 서로 분리되어 있고 데이터선(171) 및 구동 전압선(172)과 분리되어 있다. 제1 입력 전극(173a)과 제1 출력 전극(175a)은 제1 반도체(154a) 위에서 서로 마주하고, 제2 입력 전극(173b)과 제2 출력 전극(175b)은 제2 반도체(154b) 위에서 서로 마주한다.

데이터 도전체(171, 172, 175a, 175b)는 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 데이터 도전체(171, 172, 175a, 175b)는 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.

데이터 도전체(171, 172, 175a, 175b)의 측면은 기판(110) 면에 대하여 30° 내지 80° 정도의 경사각으로 기울어진 것이 바람직하다.

데이터 도전체(171, 172, 175a, 175b)와 반도체(154a, 154b) 사이의 저항성 접촉 부재(163a, 165a, 163b, 165b)는 이들 사이의 접촉 저항을 감소시킨다.

데이터 도전체(171, 172, 175a, 175b) 위에는 질화규소(SiN_x) 또는 산화규소(SiO₂) 따위로 만들어진 게이트 절연막(140)이 형성되어 있다.

게이트 절연막(140) 위에는 복수의 제1 제어 전극(control electrode)(124a)을 포함하는 게이트선(121) 및 복수의 제2 제어 전극(124b)을 포함하는 복수의 게이트 도전체(gate conductor)가 형성되어 있다.

게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 데이터선(171) 및 구동 전압선(172)과 교차한다. 각 게이트선(121)은 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(도시하지 않음)을 포함하며, 제1 제어 전극(124a)은 게이트선(121)으로부터 뻗어 있다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 게이트 구동 회로와 직접 연결될 수 있다.

제2 제어 전극(124b)은 게이트선(121)과 분리되어 있고, 유지 전극(storage electrode)(127)을 포함하며. 유지 전극(127)은 구동 전압선(172)과 중첩한다.

게이트 도전체(121, 124b)는 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 등으로 만들어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 (합금) 상부막 및 알루미늄 (합금) 하부막과 몰리브덴 (합금) 상부막을 들 수 있다. 그러나 게이트선(121) 및 제어 전극(124b)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.

게이트 도전체(121, 124b)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30° 내지 약 80°인 것이 바람직하다.

게이트 도전체(121, 124b) 위에는 보호막(passivation layer)(180)이 형성되어 있다.

보호막(180)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다. 유기 절연물과 저유전율 절연물의 유전 상수는 4.0 이하인 것이 바람직하며 저유전율 절연물의 예로는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등을 들 수 있다. 유기 절연물 중 감광성(photosensitivity)을 가지는 것으로 보호막(180)을 만들 수도 있으며, 보호막(180)의 표면은 평탄할 수 있다.

보호막(180) 및 게이트 절연막(140)에는 데이터선(171)의 제1 및 제2 출력 전극(175a, 175b)을 각각 드러내는 복수의 접촉 구멍(185a, 185b)이 형성되어 있으며, 보호막(180)에는 제2 제어 전극(124b)을 드러내는 복수의 접촉 구멍(184)이 형성되어 있다.

보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191), 복수의 연결 부재(connecting member)(85)가 형성되어 있다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.

화소 전극(191)은 접촉 구멍(185b)을 통하여 제2 출력 전극(175b)과 물리적·전기적으로 연결되어 있으며, 연결 부재(85)는 접촉 구멍(184, 185a)을 통하여 제2 제어 전극(124b) 및 제1 출력 전극(175a)과 연결되어 있다.

화소 전극(191) 위에는 격벽(partition)(361)이 형성되어 있다. 격벽(361)은 화소 전극(191) 가장자리 주변을 둑(bank)처럼 둘러싸서 개구부(opening)(365)를 정의하며 유기 절연물 또는 무기 절연물로 만들어 진다. 격벽(361)은 또한 검정색 안료를 포함하는 감광제로 만들어질 수 있는데, 이 경우 격벽(361)은 차광 부재의 역할을 하며 그 형성 공정이 간단하다.

격벽(361)이 정의하는 화소 전극(191) 위의 개구부(365)에는 유기 발광 부재(organic light emitting member)(370)가 형성되어 있다. 유기 발광 부재(370)는 적색, 녹색, 청색의 삼원색 등 기본색(primary color) 중 어느 하나의 빛을 고유하게 내는 유기 물질로 만들어진다.

유기 발광 부재(370)는 빛을 내는 발광층(emitting layer)(도시하지 않음) 외에 발광층의 발광 효율을 향상하기 위한 부대층(auxiliary layer)(도시하지 않음)을 포함하는 다층 구조를 가질 수 있다. 부대층에는 전자와 정공의 균형을 맞추기 위한 전자 수송층(electron transport layer)(도시하지 않음) 및 정공 수송층(hole transport layer)(도시하지 않음)과 전자와 정공의 주입을 강화하기 위한 전자 주입층(electron injecting layer)(도시하지 않음) 및 정공 주입층(hole injecting layer)(도시하지 않음) 등이 있다.

유기 발광 부재(370) 위에는 공통 전극(common electrode)(270)이 형성되어 있다. 공통 전극(270)은 공통 전압(Vss)을 인가 받으며, ITO 또는 IZO 등의 투명한 도전 물질로 만들어진다.

이러한 유기 발광 표시 장치에서, 게이트선(121)에 연결되어 있는 제1 제어 전극(124a), 데이터선(171)에 연결되어 있는 제1 입력 전극(173a) 및 제1 출력 전극(175a)은 제1 반도체(154a)와 함께 스위칭 박막 트랜지스터(switching TFT)(Qs)를 이루며, 스위칭 박막 트랜지스터(Qs)의 채널(channel)은 제1 입력 전극(173a)과 제1 출력 전극(175a) 사이의 제1 반도체(154a)에 형성된다.

제1 출력 전극(175a)에 연결되어 있는 제2 제어 전극(124b), 구동 전압선(172)에 연결되어 있는 제2 입력 전극(173b) 및 화소 전극(191)에 연결되어 있는 제2 출력 전극(175b)은 제2 반도체(154b)와 함께 구동 박막 트랜지스터(driving TFT)(Qd)를 이루며, 구동 박막 트랜지스터(Qd)의 채널은 제2 입력 전극(173b)과 제2 출력 전극(175b) 사이의 제2 반도체(154b)에 형성된다. 화소 전극(191), 유기 발광 부재(370) 및 공통 전극(270)은 유기 발광 다이오드(LD)를 이루며, 화소 전극(191)이 애노드(anode), 공통 전극(270)이 캐소드(cathode)가 되거나 반대로 화소 전극(191)이 캐소드, 공통 전극(270)이 애노드가 된다. 서로 중첩하는 유지 전극(127)과 구동 전압선(172)은 유지 축전기(storage capacitor)(Cst)를 이룬다.

이러한 유기 발광 표시 장치는 기판(110)의 위쪽 또는 아래쪽으로 빛을 내보내어 영상을 표시한다. 불투명한 화소 전극(191)과 투명한 공통 전극(270)은 기판(110)의 위쪽 방향으로 영상을 표시하는 전면 발광(top emission) 방식의 유기 발광 표시 장치에 적용하며, 투명한 화소 전극(191)과 불투명한 공통 전극(270)은 기판(110)의 아래 방향으로 영상을 표시하는 배면 발광(bottom emission) 방식의 유기 발광 표시 장치에 적용한다.

그러면 도 2 내지 도 4에 도시한 유기 발광 표시 장치를 제조하는 방법에 대 하여 도 5 내지 도 21과 기 설명한 도 2 내지 도 4를 참조하여 상세하게 설명한다.

도 5, 도 10, 도 13, 도 16 및 도 19는 도 2 내지 도 4의 유기 발광 표시 장치를 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도이고, 도 6은 도 5의 VI-VI선을 따라 잘라 도시한 단면도이고, 도 7은 도 5의 VII-VII선을 따라 잘라 도시한 단면도이고, 도 8은 도 6의 다음 단계에서의 단면도이고, 도 9는 도 7의 다음 단계에서의 단면도이고, 도 11은 도 10의 XI-XI선을 따라 잘라 도시한 단면도이고, 도 12는 도 10의 XII-XII선을 따라 잘라 도시한 단면도이고, 도 17은 도 16의 XVII-XVII선을 따라 잘라 도시한 단면도이고, 도 18은 도 16의 XVIII-XVIII선을 따라 잘라 도시한 단면도이고, 도 20은 도 19의 XX-XX선을 따라 잘라 도시한 단면도이고, 도 21은 도 19의 XXI-XXI선을 따라 잘라 도시한 단면도이다.

도 5 내지 도 7에 도시한 바와 같이, 기판(110) 위에 산화 규소 따위를 증착하여 차단막(111)을 형성한다.

그리고 차단막(111) 위에 비정질 규소를 증착한 후 열처리로 결정화하여 다결정 규소막을 형성한다. 결정화는 고상 결정화(solid phase crystallization, SPC), 엑시머 레이저 결정화(excimer laser annealing, ELA) 또는 금속 유도 측면 결정화(metal induced lateral crystallization, MILC) 따위로 수행할 수 있으며, 이 중 고상 결정화 방법이 바람직하다.

이후 다결정 규소막을 패터닝하여 제1 및 제2 반도체(154a, 154b)를 형성한다.

다음 도 8 및 도 9에 도시한 바와 같이, 제1 및 제2 반도체(154a, 154b) 위에 감광막 패턴(PR)을 형성한다. 감광막 패턴(PR)은 박막 트랜지스터의 채널과 저항성 접촉 부재가 형성되는 영역을 정의하기 위한 것으로, 저항성 접촉 부재가 형성되는 영역에는 감광막 패턴(PR)이 형성되지 않고, 채널을 비롯한 나머지 부분은 감광막 패턴(PR)으로 덮인다.

그리고 감광막 패턴(PR) 위에 도핑된 비정질 규소막(60)을 약 500 정도 증착한다. 비정질 규소막(60)은 150℃이하의 저온에서 증착한다. 150℃보다 높은 온도에서 증착하면 감광막 패턴(PR)이 경화된다.

다음 도 10 내지 도 12에 도시한 바와 같이, 리프트 오프(lift off) 방식으로 감광막 패턴(PR)과 함께 감광막 패턴(PR) 상부에 형성되어 있는 비정질 규소막(60)도 제거하여 저항성 접촉 부재(163a, 165a, 163b, 165b)를 형성한다.

이후 약 450℃의 온도로 열처리하여 저항성 접촉 부재(163a, 165a, 163b, 165b)와 반도체(154a, 154b)의 접촉 특성을 향상시킨다.

그리고, HF로 세정하고 플라스마 처리하여 노출된 반도체(154a, 154b)의 표면을 안정화시킨다. 플라스마 처리는 파워(power)를 200W/12,000㎟, 압력(pressure)을 1,000~3,000mT, H₂ 유속(flow rate)을 1,000~3,000sccm으로 유지하고 90~180초 동안 진행한다.

도 13 내지 도 15에 도시한 바와 같이, 기판(110) 위에 스퍼터링 따위로 금속막을 형성한 후 패터닝하여 제1 입력 전극(173a)을 포함하는 데이터선(171), 제1 출력 전극(175a), 제2 입력 전극(173b)을 포함하는 구동 전압선(172), 제2 출력 전극(175b)을 포함하는 데이터 도전체를 형성한다.

다음 도 16 내지 도 18에 도시한 바와 같이, 데이터 도전체(171, 172, 175a, 175b) 위에 질화 규소 따위를 증착하여 게이트 절연막(140)을 형성한다.

이후 게이트 절연막(140) 위에 금속막을 형성한 후 패터닝하여 제1 제어 전극(124a)을 가지는 게이트선(121)과 유지 전극(127)을 가지는 제2 제어 전극(124b)을 포함하는 게이트 도전체를 형성한다.

다음 도 19 내지 도 21에 도시한 바와 같이, 게이트 도전체(121, 124b) 위에 보호막(180)을 형성하고, 사진 식각하여 접촉 구멍(184, 185a, 185b)을 형성한다.

그리고 보호막(180) 위에 ITO 따위의 투명 도전막을 형성한 후 패터닝하여 복수의 화소 전극(191), 복수의 연결 부재(85)를 형성한다.

다음, 도 2 내지 도 4에 도시한 바와 같이, 감광성 유기 절연막을 도포하고 노광 및 현상하여 화소 전극(191) 위에 개구부(365)를 가지는 격벽(361)을 형성한다.

이어서, 개구부(365)에 발광 부재(370)를 형성한다. 발광 부재(370)는 잉크젯 인쇄(inkjet printing) 방법과 같은 용액 공정(solution process) 또는 증착(evaporation)으로 형성할 수 있으며, 그 중 잉크젯 인쇄 방법이 바람직하다.

이어서, 격벽(361) 및 발광 부재(370) 위에 공통 전극(270)을 형성한다.

다음 도 22 내지 도 24를 참조하여 본 발명의 다른 실시예에 따른 유기 발광 표시 장치에 대해서 설명한다.

도 22는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 배치도이고, 도 23은 도 22의 유기 발광 표시 장치를 XXIII-XXIII 선을 따라 잘라 도시한 단면도이고, 도 24는 도 22의 유기 발광 표시 장치를 XXIV-XXIV선을 따라 잘라 도시한 단면도이다.

투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에는 차단막(111)이 형성되어 있다.

차단막(111) 위에는 복수의 제3 섬형 반도체(154c)가 형성되어 있다. 제3 섬형 반도체(154c)는 비정질 규소 또는 다결정 규소로 이루어진다.

제3 반도체(154c) 위에는 복수의 섬형 저항성 접촉 부재(163c, 165c)가 형성되어 있다. 저항성 접촉 부재(163c, 165c)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소로 이루어지거나 실리사이드로 만들어질 수 있다. 저항성 접촉 부재(163c, 165c)는 쌍을 이루어 제3 반도체(154c) 위에 배치되어 있다.

저항성 접촉 부재(163c, 165c) 및 차단막(111) 위에는 복수의 구동 전압선(172)과 복수의 제3 출력 전극(175c)이 형성되어 있다.

구동 전압선(172)은 구동 전압을 전달하며 주로 세로 방향으로 뻗어 있다. 각 구동 전압선(172)은 제3 반도체(154c)을 향하여 뻗은 복수의 제3 입력 전극(173c)을 포함한다.

구동 전압선(172) 및 제3 출력 전극(175c) 위에는 질화규소(SiN_x) 또는 산화 규소(SiO₂) 따위로 만들어진 제1 게이트 절연막(140a)이 형성되어 있다.

제1 게이트 절연막(140a) 위에는 제3 제어 전극(124c)을 포함하는 게이트선(121) 및 복수의 제4 제어 전극(124d)을 포함하는 복수의 게이트 도전체가 형성되어 있다.

게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 구동 전압선(172)과 교차한다. 각 게이트선(121)은 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(도시하지 않음)을 포함하며, 제3 제어 전극(124c)은 게이트선(121)으로부터 위로 뻗어 있다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 게이트 구동 회로와 직접 연결될 수 있다.

제4 제어 전극(124d)은 게이트선(121)과 분리되어 있고, 유지 전극(127)을 포함하며, 유지 전극(127)은 구동 전압선(172)과 중첩한다.

게이트 도전체(121, 124d)는 도 2 내지 도 4의 실시예에서와 같은 물질로 형성할 수 있다.

게이트 도전체(121, 124d)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30° 내지 약 80°인 것이 바람직하다.

게이트 도전체(121, 124d) 위에는 질화규소(SiN_x) 또는 산화규소(SiO₂) 따위로 만들어진 제2 게이트 절연막(140b)이 형성되어 있다.

제2 게이트 절연막(140b) 위에는 비정질 규소 또는 다결정 규소 등으로 만들 어진 복수의 제4 반도체(154d)가 형성되어 있다. 제4 반도체(154d)는 제3 제어 전극(124c) 위에 위치한다.

제4 반도체(154d) 위에는 복수의 섬형 저항성 접촉 부재(163d, 165d)가 형성되어 있다. 저항성 접촉 부재(163d, 165d)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드로 만들어질 수 있다. 저항성 접촉 부재(163d, 165d)는 쌍을 이루어 제4 반도체(154d) 위에 배치되어 있다.

저항성 접촉 부재(163d, 165d) 및 제2 게이트 절연막(140b) 위에는 복수의 데이터선(171)과 복수의 제4 출력 전극(175d)이 형성되어 있다.

데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 있으며 게이트선(121)과 교차한다. 각 데이터선(171)은 제3 제어 전극(124c)을 향하여 뻗은 복수의 제4 입력 전극(input electrode)(173d)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(도시하지 않음)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 데이터 구동 회로와 직접 연결될 수 있다.

제4 출력 전극(175d)은 데이터선(171)과 분리되어 있으며, 제3 제어 전극(124c)을 중심으로 제4 입력 전극(173d)과 마주한다.

데이터선(171) 및 제4 출력 전극(175d)도 측면이 기판(110) 면에 대하여 30° 내지 80° 정도의 경사각으로 기울어진 것이 바람직하다.

데이터선(171), 제4 출력 전극(175d) 및 제2 게이트 절연막(140b) 위에는 보 호막(180)이 형성되어 있다.

보호막(180), 제1 및 제2 게이트 절연막(140a, 140b)에는 제3 출력 전극(175c)을 드러내는 접촉 구멍(185c)이 형성되어 있고, 보호막(180)에는 제4 출력 전극(175d)을 드러내는 접촉 구멍(185d)이 형성되어 있으며, 보호막(180) 및 제2 게이트 절연막(140b)에는 제4 제어 전극(124b)을 드러내는 복수의 접촉 구멍(184)이 형성되어 있다.

화소 전극(191)은 접촉 구멍(185c)을 통하여 제3 출력 전극(175c)과 물리적·전기적으로 연결되어 있으며, 연결 부재(85)는 접촉 구멍(184, 185d)을 통하여 제4 제어 전극(124d) 및 제4 출력 전극(175d)과 연결되어 있다.

화소 전극(191) 위에는 제2 내지 제4의 실시예에서와 같이, 개구부(365)를 정의하는 격벽(361)이 형성되어 있고, 개구부(365)에는 유기 발광 부재(370)가 형성되어 있다. 그리고 유기 발광 부재(370) 위에는 공통 전극(270)이 형성되어 있다.

그러면 도 22 내지 도 24에 도시한 유기 발광 표시 장치를 제조하는 방법에 대하여 도 25 내지 도 47을 참조하여 상세하게 설명한다.

도 25, 도 30, 도 33, 도 36, 도 39, 도 42 및 도 45는 도 22 내지 도 24의 유기 발광 표시 장치를 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도이고, 도 26은 도 25의 XXVI-XXVI선을 따라 잘라 도시한 단면도이고, 도 27은 도 25의 XXVII-XXVII선을 따라 잘라 도시한 단면도이고, 도 28은 도 26의 다음 단계에서의 단면도이고, 도 29는 도 27의 다음 단계에서의 단면도이고, 도 31은 도 30의 XXXI-XXXI선을 따라 잘라 도시한 단면도이고, 도 32는 도 30의 XXXII-XXXII선을 따라 잘라 도시한 단면도이고, 도 34는 도 33의 XXXIV-XXXIV선을 따라 잘라 도시한 단면도이고, 도 35는 도 33의 XXXV-XXXV선을 따라 잘라 도시한 단면도이고, 도 37은 도 36의 XXXVII-XXXVII선을 따라 잘라 도시한 단면도이고, 도 38은 도 36의 XXXVIII-XXXVIII선을 따라 잘라 도시한 단면도이고, 도 40은 도 39의 XL-XL선을 따라 잘라 도시한 단면도이고, 도 41은 도 39의 XLI-XLI선을 따라 잘라 도시한 단면도이고, 도 43은 도 42의 XLIII-XLIII선을 따라 잘라 도시한 단면도이고, 도 44는 도 42의 XLIV-XLIV선을 따라 잘라 도시한 단면도이고, 도 46은 도 45의 XLVI-XLVI선을 따라 잘라 도시한 단면도이고, 도 47은 XLVII-XLVII선을 따라 잘라 도시한 단면도이다.

도 25 내지 도 27에 도시한 바와 같이, 기판(110) 위에 산화 규소 따위를 증착하여 차단막(111)을 형성한다.

그리고 차단막(111) 위에 비정질 규소를 증착한 후 열처리로 결정화하여 다결정 규소막을 형성한다. 도 5 내지 도 8에서 설명한 방법과 같은 방법으로 결정화 할 수 있다.

이후 다결정 규소막을 패터닝하여 제3 반도체(154c)를 형성한다.

다음 도 28 및 도 29에 도시한 바와 같이, 제3 반도체(154c) 위에 감광막 패턴(PR)을 형성한다. 감광막 패턴(PR)은 박막 트랜지스터의 채널과 저항성 접촉 부재가 형성되는 영역을 정의하기 위한 것으로, 저항성 접촉 부재가 형성되는 영역에는 감광막 패턴(PR)이 형성되지 않고, 채널을 비롯한 나머지 부분은 감광막 패턴으로 덮인다.

다음 도 30 내지 도 32에 도시한 바와 같이, 감광막 패턴(PR) 과 함께 비정질 규소막(60)도 제거하여 저항성 접촉 부재(163c, 165c)를 형성한다.

이후 약 450℃의 온도로 열처리하여 저항성 접촉 부재(163c, 165c)와 제3 반도체(154c)의 접촉 특성을 향상시킨다.

그리고, HF로 세정하고 플라스마 처리하여 노출된 제3 반도체(154c)의 표면을 안정화시킨다. 플라스마 처리는 파워(power)를 200W/12,000㎟, 압력(pressure) 를 1000~3000mT, H₂ 유속(flow rate)을 1,000~3,000sccm으로 유지하고 90~180초 동안 진행한다.

도 33 내지 도 35에 도시한 바와 같이, 기판(110) 위에 스퍼터링 따위로 금속막을 형성한 후 패터닝하여 제3 입력 전극(173c)을 포함하는 구동 전압선(172) 및 제3 출력 전극(175c)을 형성한다.

다음 도 36 내지 도 38에 도시한 바와 같이, 구동 전압선(172) 및 제3 출력 전극(175c) 위에 질화 규소 따위를 증착하여 제1 게이트 절연막(140a)을 형성한다.

이후 제1 게이트 절연막(140a) 위에 금속막을 형성한 후 패터닝하여 제3 제어 전극(123c)을 가지는 게이트선(121)과 유지 전극(127)을 가지는 제4 제어 전극(124d)을 포함하는 게이트 도전체를 형성한다.

다음 도 39 내지 도 41에 도시한 바와 같이, 게이트 도전체(121, 124d) 위에 질화 규소 따위를 증착하여 제2 게이트 절연막(140b)을 형성한다.

이후 제2 게이트 절연막(140a) 위에 도핑되지 않은 비정질 규소막과 도핑된 비정질 규소막을 적층한 후 패터닝하여 제4 반도체(154d) 및 저항성 접촉 패턴(164)을 형성한다.

다음 도 42 내지 도 44에 도시한 바와 같이, 저항성 접촉 패턴(164) 위에 스퍼터링 따위로 금속막을 증착한 후 패터닝하여 데이터선(171) 및 제4 출력 전극(175d)을 형성한다.

이후 데이터선(171) 및 제4 출력 전극(175d)을 마스크로 저항성 접촉 패 턴(164)을 식각하여 저항성 접촉 부재(163d, 165d)를 형성한다.

이상의 실시예에서와는 달리 저항성 접촉 부재(163d, 165d)는 도 28 내지 도 32에 도시한 바와 같이 감광막 패턴을 이용한 리프트 오프 방법으로 형성할 수 있다.

다음 도 45 내지 도 47에 도시한 바와 같이, 기판(110) 위에 보호막(180)을 적층하고 사진 식각하여 복수의 접촉 구멍(184, 185c, 185d)을 형성한다.

그리고 보호막(180) 위에 ITO 등의 투명 도전막을 형성한 후 패터닝하여 복수의 화소 전극(191), 복수의 연결 부재(85)를 형성한다.

다음, 도 22 내지 도 24에 도시한 바와 같이, 감광성 유기 절연막을 도포하고 노광 및 현상하여 화소 전극(191) 위에 개구부(365)를 가지는 격벽(361)을 형성한다.

그리고 개구부(365)에 발광 부재(370)를 형성하고, 격벽(361) 및 발광 부재(370) 위에 공통 전극(270)을 형성한다.

다음 본 발명의 다른 실시예에 대해서 도 48 및 도 49를 참조하여 상세히 설명한다.

도 48은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 배치도이고, 도 449는 도 48의 유기 발광 표시 장치를 XLIX-XLIX'-XLIX''-XLX''' 선을 따라 잘라 도시한 단면도이다.

투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에는 산화 규소 또는 질화 규소 등으로 이루어진 차단막(111)이 형성되어 있다. 차단막(111)은 복층 구조를 가질 수도 있다.

차단막(111) 위에는 복수의 제5 반도체(154e)가 형성되어 있다.

제5 반도체(154e)는 섬형이며 다결정 규소 따위의 결정질 반도체 물질로 만들어질 수 있다.

제5 반도체(154e) 위에는 제9 및 제10 섬형 저항성 접촉 부재(163e, 165e)가 형성되어 있다. 섬형 저항성 접촉 부재(163e, 165e)는 분리되어 있으며 짝을 이루어 서로 마주하고 있다. 저항성 접촉 부재(163e, 165e)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소 또는 다결정 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.

기판(110), 제9 및 제10 섬형 저항성 접촉 부재(163e, 165e) 위에는 복수의 게이트선(121), 복수의 제5 입력 전극(173e) 및 복수의 제5 출력 전극(175e)이 형성되어 있다.

게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 위로 뻗어 있는 제5 제어 전극(124e)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함한다.

제5 입력 전극(173e) 및 제5 출력 전극(175e)는 각각 섬형이며, 게이트선(121)과 분리되어 있다. 제5 입력 전극(173e)과 제5 출력 전극(175e)은 제5 반도체(154e)를 중심으로 서로 마주한다.

게이트선(121), 제5 입력 전극(173e) 및 제5 출력 전극(175e) 위에는 산화 규소(SiO₂) 또는 질화규소(SiN_x) 따위로 만들어진 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 단일 층일 수도 있고, 산화규소와 질화규소의 이중층으로 형성할 수도 있다.

게이트 절연막(140) 위에는 수소화 비정질 규소로 만들어진 복수의 제6 반도체(154f)가 형성되어 있다. 제6 반도체(154f)는 섬형이며, 제5 제어 전극(124e)과 중첩되어 있다.

기판(110) 및 제6 반도체(154f) 위에는 복수의 데이터선(171), 복수의 구동 전압선(172) 및 복수의 전극 부재(176)가 형성되어 있다.

데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 제5 제어 전극(124e)을 향하여 뻗은 복수의 제6 입력 전극(173f)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함한다.

구동 전압선(172)은 구동 전압을 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터선(171)과 거의 평행하다. 각 구동 전압선(172)은 돌출부(177)를 포함한다.

전극 부재(176)는 섬형이며 데이터선(171) 및 구동 전압선(172)과 분리되어 있다. 전극 부재(176)는 제6 입력 전극(173f)과 마주하는 부분(이하 '제6 출력 전극'이라 한다)(175f)과 제5 반도체(154e)와 중첩하는 부분(이하 '제6 제어 전극'이라 한다)(124f)을 포함한다. 제6 입력 전극(173f)과 제6 출력 전극(175f)은 제6 반도체(154f)를 중심으로 서로 마주한다.

제6 반도체(154f)와 제6 입력 전극(173f) 사이 및 제6 반도체(154f)와 제6 출력 전극(175f) 사이에는 각각 복수 쌍의 저항성 접촉 부재(163f, 165f)가 형성되어 있다. 저항성 접촉 부재(163f, 165f)는 섬 모양이며, 인(P) 따위의 불순물이 고동도로 도핑되어 있는 n+ 수소화 비정질 규소 따위로 만들어질 수 있다.

데이터선(171), 구동 전압선(172) 및 전극 부재(176) 위에는 보호막(180)이 형성되어 있다.

보호막(180)에는 구동 전압선(172)의 돌출부(177) 및 데이터선(171)의 끝 부분(179)을 드러내는 복수의 접촉 구멍(185a, 182)이 형성되어 있으며, 보호막(180) 및 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129), 제5 입력 전극(173e) 및 제5 출력 전극(175e)을 드러내는 복수의 접촉 구멍(181, 184, 185b)이 형성되어 있다.

보호막(180) 위에는 복수의 화소 전극(191), 복수의 연결 부재(85) 및 복수의 접촉 보조 부재(81, 82)가 형성되어 있다.

화소 전극(191)은 접촉 구멍(185b)을 통하여 제5 출력 전극(175e)과 연결되어 있다.

연결 부재(85)는 접촉 구멍(184, 185a)을 통하여 구동 전압선(172)의 돌출부(177)와 제5 입력 전극(173e)과 각각 연결되어 있다.

접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 끝 부분(129, 179)과 외부 장치와의 접착성을 보완하고 이들을 보호한다.

화소 전극(191), 연결 부재(85) 및 접촉 보조 부재(81, 82)는 ITO 또는 IZO 따위의 투명 도전체로 만들어질 수 있다.

또한, 제2 내지 제4에 도시한 실시예에서와 같이, 화소 전극(191) 위에는 개구부(365)를 정의하는 격벽(361)이 형성되어 있고, 개구부(365)에는 유기 발광 부재(370)가 형성되어 있다. 그리고 유기 발광 부재(370) 위에는 공통 전극(270)이 형성되어 있다.

그러면 도 48 및 도 49에 도시한 유기 발광 표시 장치를 제조하는 방법에 대하여 도 50 내지 도 62를 참조하여 상세하게 설명한다.

도 50은 유기 발광 표시 장치를 본 발명의 다른 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도이고, 도 51은 도 50의 유기 발광 표시 장치를 LI-LI'-LI''-LI''' 선을 따라 잘라 도시한 단면도이고, 도 52는 도 51의 다음 단계에서의 단면도로 도 50의 LI-LI'-LI''-LI''' 선을 따라 잘라 도시한 단면도이고, 도 53은 도 50의 다음 단계에서의 배치도이고, 도 54는 도 50의 유기 발광 표시 장치를 LIV-LIV'-LIV''-LIV''' 선을 따라 잘라 도시한 단면도이고, 도 55는 도 53의 다음 단계에서의 배치도이고, 도 56은 도 55의 유기 발광 표시 장치를 LVI-LVI'-LVI''-LVI''' 선을 따라 잘라 도시한 단면도이고, 도 57은 도 55의 다음 단계에서의 배치도이고, 도 58은 도 57의 유기 발광 표시 장치를 LVIII-LVIII'-LVIII''-LVIII''' 선을 따라 잘라 도시한 단면도이고, 도 59는 도 57의 다음 단계에서의 배 치도이고, 도 60은 도 59의 유기 발광 표시 장치를 LXI-LXI'-LXI''-LXI'''선을 따라 잘라 도시한 단면도이고, 도 61은 도 59의 다음 단계에서의 배치도이고, 도 62는 도 61의 유기 발광 표시 장치를 LXII-LXII'-LXII''-LXII'''선을 따라 잘라 도시한 단면도이다.

도 50 및 도 51에 도시한 바와 같이, 기판(110) 위에 산화 규소 따위를 증착하여 차단막(111)을 형성한다.

이후 다결정 규소막을 패터닝하여 제5 반도체(154e)를 형성한다.

다음 도 52에 도시한 바와 같이, 제5 반도체(154e) 위에 감광막 패턴(PR)을 형성한다. 감광막 패턴(PR)은 박막 트랜지스터의 채널과 저항성 접촉 부재가 형성되는 영역을 정의하기 위한 것으로, 저항성 접촉 부재가 형성되는 영역에는 감광막 패턴(PR)이 형성되지 않고, 채널을 비롯한 나머지 부분은 감광막 패턴(PR)으로 덮인다.

다음 도 53 및 도 54에 도시한 바와 같이, 리프트 오프 방식으로 감광막 패턴(PR)과 함께 감광막 패턴(PR) 상부에 형성되어 있는 비정질 규소막(60)도 제거하 여 저항성 접촉 부재(163e, 165e)를 형성한다.

이후 약 450℃의 온도로 열처리하여 저항성 접촉 부재(163e, 165e)와 제5 반도체(154e)의 접촉 특성을 향상시킨다.

그리고, HF로 세정하고 플라스마 처리하여 노출된 제5 반도체(154e)의 표면을 안정화시킨다. 플라스마 처리는 파워(power)를 200W/12,000㎟, 압력(pressure)를 1000~3000mT, H₂ 유속(flow rate)을 1,000~3,000sccm으로 유지하고 90~180초 동안 진행한다.

도 55 및 도 56에 도시한 바와 같이, 기판(110) 위에 스퍼터링 따위로 금속막을 형성한 후 패터닝하여 제5 입력 전극(173e), 제5 출력 전극(175e) 및 제5 제어 전극(124e)을 포함하는 게이트선(121)을 형성한다.

다음 도 57 및 도 58에 도시한 바와 같이, 제5 입력 전극(173e), 제5 출력 전극(175e) 및 게이트선(121) 위에 질화 규소 따위를 증착하여 게이트 절연막(140)을 형성한다.

이후 게이트 절연막(140) 위에 도핑되지 않은 비정질 규소막과 도핑된 비정질 규소막을 적층한 후 패터닝하여 제6 반도체(154f) 및 저항성 접촉 패턴(164)을 형성한다.

다음 도 59 및 도 60에 도시한 바와 같이, 저항성 접촉 패턴(164) 위에 스퍼터링 따위로 금속막을 증착한 후 패터닝하여 데이터선(171), 전극 부재(176) 및 돌출부(177)를 가지는 구동 전압선(172)을 형성한다.

이후 데이터선(171), 전극 부재(176) 및 구동 전압선(172)을 마스크로 저항성 접촉 패턴(164)을 식각하여 저항성 접촉 부재(163f, 165f)를 형성한다.

이상의 실시예에서와는 달리 저항성 접촉 부재(163e, 165e)는 도 28 내지 도 32에 도시한 바와 같이 감광막 패턴을 이용한 리프트 오프 방법으로 형성할 수 있다.

다음 도 61 및 도 62에 도시한 바와 같이, 기판(110) 위에 보호막(180)을 적층하고 사진 식각하여 복수의 접촉 구멍(184, 185a, 185b)을 형성한다.

다음, 도 48 및 도 49에 도시한 바와 같이, 감광성 유기 절연막을 도포하고 노광 및 현상하여 화소 전극(191) 위에 개구부(365)를 가지는 격벽(361)을 형성한다.

이처럼, 구동 트랜지스터의 반도체를 다결정 규소로 형성하면, 구동 트랜지스터에서 필요한 높은 전하 이동도 및 안정성을 가질 수 있고, 이에 따라 발광 소자에 흐르는 전류량을 늘릴 수 있어서 휘도를 높일 수 있다.

또한, 스위칭 트랜지스터도 다결정 규소로 형성할 수 있으나, 비정질 규소로 형성할 경우 다결정 규소에 비해서 오프 전류를 줄일 수 있어 온/오프 특성이 향상된다.

본 발명의 실시예에서는 스위칭 트랜지스터와 구동 트랜지스터를 각 1개씩 형성하였으나 이들 외에 적어도 하나의 박막 트랜지스터 및 이를 구동하기 위한 복수의 배선을 더 포함함으로써, 장시간 구동하여도 유기 발광 다이오드 및 구동 트랜지스터가 열화되는 것을 방지하거나 보상하여 유기 발광 표시 장치의 수명이 단축되는 것을 방지할 수 있다.

또한, 저항성 접촉 부재를 형성하기 위해서 채널부에 형성된 규소막을 식각하지 않고 리프트 오프 방법을 이용하여 용이하게 저항성 접촉 부재를 형성함으로써 채널이 형성되는 반도체의 표면 손상을 최소화할 수 있다. 그리고 감광막 패턴 제거 후에 세정 및 플라스마 처리를 실시하여 반도체 표면을 안정화시킴으로써 전기적 특성이 향상된 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 제공할 수 있다.

이상 설명한 바와 같이, 본 발명은 리프트 오프 방법을 이용하여 용이하게 저항성 접촉 부재를 형성하여 반도체의 표면 손상을 최소화할 수 있다. 그리고 세정 및 플라스마 처리를 실시하여 반도체 표면을 안정화시킴으로써 전기적 특성이 향상된 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 제공할 수 있다.

이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.

Claims

기판,

상기 기판 위에 형성되어 있는 제1 반도체,

상기 제1 반도체 위에 형성되어 있는 제1 및 제2 저항성 접촉 부재,

상기 저항성 접촉 부재 위에 형성되어 있으며 제1 입력 전극을 가지는 구동 전압선과 상기 제1 입력 전극과 마주하고 있는 제1 출력 전극,

상기 구동 전압선 및 제1 출력 전극 위에 형성되어 있는 제1 절연막,

상기 제1 절연막 위에 형성되어 있으며 상기 제1 반도체와 중첩하는 제1 제어 전극을 포함하며,

상기 제1 반도체는 균일한 두께를 가지는 유기 발광 표시 장치.
제1항에서,

상기 기판 위에 형성되어 있는 제2 반도체,

상기 제2 반도체 위에 형성되어 있는 제3 및 제4 저항성 접촉 부재,

상기 제3 저항성 접촉 부재 위에 형성되어 있는 제2 출력 전극,

상기 제4 저항성 접촉 부재 위에 형성되어 있는 제2 입력 전극, 그리고

상기 제1 절연막 위에 형성되며 상기 제2 반도체와 중첩하는 제2 제어 전극

을 더 포함하고,

상기 제2 출력 전극은 상기 제1 입력 전극과 전기적으로 연결되어 있는 유기 발광 표시 장치.
제1항에서,

상기 제1 절연막 위에 형성되어 있는 제2 제어 전극,

상기 제2 제어 전극 위에 형성되어 있는 제2 절연막,

상기 절연막 위에 형성되어 있으며 상기 제2 제어 전극과 중첩하는 제2 반도체,

상기 제2 반도체 위에 형성되어 있는 제3 및 제4 저항성 접촉 부재,

상기 제3 저항성 접촉 부재 위에 형성되어 있는 제2 출력 전극, 그리고

상기 제4 저항성 접촉 부재 위에 형성되어 있는 제2 입력 전극

을 포함하고,

상기 제2 출력 전극은 상기 제1 입력 전극과 전기적으로 연결되어 있는 유기 발광 표시 장치.
제1항에서,

상기 기판 위에 형성되어 있는 제2 제어 전극,

상기 제1 절연막 위에 형성되어 있으며 상기 제2 제어 전극과 중첩하는 제2 반도체,

상기 제2 반도체 위에 형성되어 있는 제3 및 제4 저항성 접촉 부재,

상기 제3 저항성 접촉 부재 위에 형성되어 있는 제2 출력 전극, 그리고

상기 제4 저항성 접촉 부재 위에 형성되어 있는 제2 입력 전극

을 포함하고,

상기 제2 출력 전극은 상기 제1 입력 전극과 전기적으로 연결되어 있는 유기 발광 표시 장치.
제2항, 제3항 및 제4항 중 어느 한 항에서,

마주하는 상기 제1 출력 전극과 상기 제1 입력 전극 사이의 간격은 상기 제1 및 제2 저항성 접촉 부재 사이의 간격보다 작거나 큰 유기 발광 표시 장치.
제5항에서,

마주하는 상기 제2 출력 전극과 상기 제1 입력 전극 사이의 간격은 상기 제3 및 제4 저항성 접촉 부재 사이의 간격보다 작거나 큰 유기 발광 표시 장치.
제2항, 제3항 및 제4항 중 어느 한 항에서,

상기 제2 반도체는 비정질 규소 또는 다결정 규소로 이루어지는 유기 발광 표시 장치.
제1항에서,

상기 제1 반도체는 다결정 규소로 이루어진 유기 발광 표시 장치.
제1항에서,

상기 제1 출력 전극 및 제1 입력 전극 위에 형성되어 있는 보호막,

상기 보호막 위에 형성되어 있으며 상기 제1 출력 전극과 연결되어 있는 제1 전극,

상기 제1 전극 위에 형성되어 있는 발광 부재, 그리고

상기 발광 부재 위에 형성되어 있는 제2 전극

을 더 포함하는 유기발광 표시 장치.
기판 위에 제1 반도체를 형성하는 단계,

상기 제1 반도체 위에 감광막 패턴을 형성하는 단계,

상기 감광막 패턴 위에 도핑된 비정질 규소막을 형성하는 단계,

상기 감광막 패턴을 제거하여 저항성 접촉 부재를 형성하는 단계,

상기 저항성 접촉 부재 위에 제1 입력 전극 및 제1 출력 전극을 형성하는 단계,

상기 제1 입력 전극 및 제1 출력 전극 위에 제1 절연막을 형성하는 단계, 그리고

상기 제1 절연막 위에 제1 제어 전극을 형성하는 단계

를 포함하는 유기 발광 표시 장치의 제조 방법.
제10항에서,

상기 기판 위에 제2 반도체를 형성하는 단계,

상기 제2 반도체 위에 제2 입력 전극을 형성하는 단계,

상기 제2 반도체 위에 상기 제1 입력 전극과 전기적으로 연결되는 제2 출력 전극을 형성하는 단계, 그리고

상기 제1 절연막 위에 상기 제2 반도체와 중첩하는 제2 제어 전극을 형성하는 단계

를 더 포함하는 유기 발광 표시 장치의 제조 방법.
제10항에서,

상기 제1 절연막 위에 제2 제어 전극을 형성하는 단계,

상기 제2 제어 전극 위에 제2 절연막을 형성하는 단계,

상기 제2 절연막 위에 상기 제2 제어 전극과 중첩하는 제2 반도체를 형성하는 단계,

상기 제2 반도체 위에 제3 및 제4 저항성 접촉 부재를 형성하는 단계,

상기 제3 저항성 접촉 부재 위에 제2 입력 전극을 형성하는 단계, 그리고

상기 제4 저항성 접촉 부재 위에 상기 제1 입력 전극과 전기적으로 연결되는 제2 출력 전극을 형성하는 단계를 더 포함하는 유기 발광 표시 장치의 제조 방법.
제10항에서,

상기 기판 위에 제2 제어 전극를 형성하는 단계,

상기 제1 절연막 위에 상기 제2 제어 전극과 중첩하는 제2 반도체를 형성하 는 단계,

상기 제2 반도체 위에 제3 및 제4 저항성 접촉 부재를 형성하는 단계,

상기 제3 저항성 접촉 부재 위에 제2 입력 전극을 형성하는 단계, 그리고

상기 제4 저항성 접촉 부재 위에 상기 제1 입력 전극과 전기적으로 연결되는 제2 출력 전극을 형성하는 단계를 더 포함하는 유기 발광 표시 장치의 제조 방법.
제11항, 제12항 및 제13항 중 어느 한 항에서,

상기 제2 반도체는 비정질 규소 또는 다결정 규소로 형성하는 유기 발광 표시 장치의 제조 방법.
제10항에서,

상기 도핑된 비정질 규소막은 150℃이하에서 저온 증착하여 형성하는 유기 발광 표시 장치의 제조 방법.
제10항에서,

상기 저항성 접촉 부재를 형성한 후 상기 기판을 450℃의 온도로 열처리하는 단계를 더 포함하는 유기 발광 표시 장치의 제조 방법.
제16항에서,

상기 열처리 단계 후,

상기 기판을 HF로 세정하는 단계,

상기 제1 반도체를 플라스마 처리로 안정화하는 단계

를 더 포함하는 유기 발광 표시 장치의 제조 방법.
제17항에서,

상기 플라스마 처리는 파워(power)가 200W/12,000㎟, 압력(pressure)은 1000~3000mT, H₂ 유속(flow rate)은 1,000~3,000sccm으로 유지하고 90~180초 동안 진행하는 유기 발광 표시 장치의 제조 방법.
제10항에서,

상기 제1 반도체는 비정질 규소막을 형성한 후 고상 결정화한 후 패터닝하여 형성하는 유기 발광 표시 장치의 제조 방법.
제10항에서,

상기 감광막 패턴은 상기 제1 반도체의 소정 영역을 노출하는 개구부를 포함하고,

상기 개구부는 상기 저항성 접촉 부재와 동일한 평면 패턴으로 형성하는 유기 발광 표시 장치의 제조 방법.