KR20110072270A - 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 - Google Patents
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Abstract
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관해 개시되어 있다. 개시된 트랜지스터는 적어도 일면이 플라즈마 처리된 게이트절연체를 포함할 수 있다. 상기 게이트절연체의 플라즈마 처리된 면은 채널층과 접촉된 계면일 수 있다. 상기 계면은 불소(F) 함유 기체를 사용하여 플라즈마 처리되어 불소를 포함할 수 있다. 상기 플라즈마 처리된 계면은 광에 의한 트랜지스터의 특성 변화를 억제하는 역할을 할 수 있다.
Description
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭소자(switching device)나 구동소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(Thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다.
트랜지스터의 동작 특성을 향상시키기 위해, 캐리어 이동도(carrier mobility)가 높은 산화물층을 채널층으로 적용하는 방법이 시도되고 있다. 이러한 방법은 주로 평판표시장치용 박막 트랜지스터에 적용된다.
그러나 산화물층을 채널층으로 갖는 트랜지스터(산화물 트랜지스터)의 경우, 산화물 채널층이 광에 민감하기 때문에, 광에 의해 트랜지스터의 특성이 쉽게 변화되는 문제가 있다.
광에 의한 특성 변화가 억제된 트랜지스터 및 그 제조방법을 제공한다.
상기 트랜지스터를 포함하는 전자소자를 제공한다.
본 발명의 한 측면(aspect)에 따르면, 산화물 반도체를 포함하는 채널층; 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인; 상기 채널층에 대응하는 게이트; 및 상기 채널층과 상기 게이트 사이에 구비된 게이트절연층;을 포함하고, 상기 게이트절연층의 상기 채널층과 접촉된 계면에 불소(F) 함유영역이 존재하는 것을 특징으로 하는 트랜지스터가 제공된다.
상기 불소 함유영역은 불소를 포함하는 플라즈마로 처리된 영역일 수 있다.
상기 불소 함유영역은 1∼100Å 정도의 두께를 가질 수 있다.
상기 산화물 반도체는 ZnO 계열 산화물을 포함할 수 있다.
상기 ZnO 계열 산화물은 In, Ga, Al, Ti, Sn, Zr, Hf, Y, Ta, 및 Cr 으로 이루어진 군에서 선택된 적어도 하나의 원소를 더 포함할 수 있다.
상기 게이트절연층은 실리콘 산화물층 및 실리콘 질화물층 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다.
상기 게이트는 상기 채널층 아래에 구비될 수 있다.
상기 게이트는 상기 채널층 위에 구비될 수 있다.
본 발명의 다른 측면에 따르면, 전술한 트랜지스터를 포함하는 평판표시장치 가 제공된다.
본 발명의 다른 측면에 따르면, 게이트를 형성하는 단계; 상기 게이트를 덮는 게이트절연층을 형성하는 단계; 상기 게이트절연층의 표면을 플라즈마 처리하는 단계; 상기 게이트절연층 상에 산화물 반도체로 채널층을 형성하는 단계; 및 상기 채널층의 양단에 각각 접촉되는 소오스 및 드레인을 형성하는 단계;를 포함하는 트랜지스터 제조방법이 제공된다.
상기 플라즈마 처리는 불소(F) 함유 기체를 사용하여 수행할 수 있다.
상기 플라즈마 처리는 PECVD(plasma-enhanced chemical vapor deposition) 장비 또는 RIE(reactive ion etching) 장비를 사용하여 수행할 수 있다.
상기 PECVD 장비를 이용한 상기 플라즈마 처리 단계는 20∼500℃ 정도의 온도범위 및 1∼1000 mTorr 정도의 압력범위에서 약 1∼300 초 동안 수행할 수 있다.
상기 RIE 장비를 이용한 상기 플라즈마 처리 단계는 20∼200℃ 정도의 온도범위 및 1∼500 mTorr 정도의 압력범위에서 약 1∼300 초 동안 수행할 수 있다.
상기 게이트절연층은 실리콘 산화물층 및 실리콘 질화물층 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수 있다.
상기 산화물 반도체는 ZnO 계열 산화물을 포함할 수 있다.
상기 ZnO 계열 산화물은 In, Ga, Al, Ti, Sn, Zr, Hf, Y, Ta, 및 Cr 으로 이루어진 군에서 선택된 적어도 하나의 원소를 더 포함하는 복합 산화물일 수 있다.
본 발명의 다른 측면에 따르면, 산화물 반도체로 채널층을 형성하는 단계; 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인을 형성하는 단계; 상기 채널 층, 소오스 및 드레인을 덮는 제1 게이트절연층을 형성하는 단계; 상기 제1 게이트절연층을 플라즈마 처리하는 단계; 상기 플라즈마 처리된 제1 게이트절연층 상에 제2 게이트절연층을 형성하는 단계; 및 상기 제2 게이트절연층 상에 게이트를 형성하는 단계;를 포함하는 트랜지스터 제조방법이 제공된다.
상기 플라즈마 처리는 불소(F) 함유 기체를 사용하여 수행할 수 있다.
상기 플라즈마 처리는 PECVD(plasma-enhanced chemical vapor deposition) 장비 또는 RIE(reactive ion etching) 장비를 사용하여 수행할 수 있다.
상기 제1 게이트절연층은 1∼100Å 정도의 두께로 형성할 수 있다.
상기 제1 게이트절연층은 실리콘 산화물로 형성할 수 있다.
상기 제2 게이트절연층은 실리콘 산화물층 및 실리콘 질화물층 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수 있다.
상기 산화물 반도체는 ZnO 계열 산화물을 포함할 수 있다.
상기 ZnO 계열 산화물은 In, Ga, Al, Ti, Sn, Zr, Hf, Y, Ta, 및 Cr 으로 이루어진 군에서 선택된 적어도 하나의 원소를 더 포함하는 복합 산화물일 수 있다.
광에 의한 특성 변화가 억제된 트랜지스터를 구현할 수 있다. 이러한 트랜지스터를 평판표시장치에 적용하면, 평판표시장치의 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 실시예에 따른 트랜지스터, 트랜지스터의 제조방법 및 트랜지스터를 포함하는 전자소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여준다. 본 실시예의 트랜지스터는 게이트(G1)가 채널층(C1) 아래에 구비되는 바텀(bottom) 게이트 구조의 박막 트랜지스터이다.
도 1을 참조하면, 기판(SUB1) 상에 게이트(G1)가 형성될 수 있다. 기판(SUB1)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트(G1)는 Cu, Ti, Mo, Al, Ni, W, Pt, Cr 등의 금속 물질 및 IZO, ITO 등의 전도성 산화물 등으로 형성될 수 있으며, 서로 다른 물질층을 복수 개 포함하는 다층 구조로 형성하거나, 두 종류 이상의 금속을 합금한 물질로 형성하는 것도 가능하다.
기판(SUB1) 상에 게이트(G1)를 덮는 게이트절연층(GI1)이 형성될 수 있다. 게이트절연층(GI1)은 실리콘 산화물층이나 실리콘 질화물층일 수 있으나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전물질층일 수도 있다. 또한 한 종류 이상의 물질층을 복수 개 포함하는 다층 구조를 가질 수 있다. 일례로, 게이트절연층(GI1)은 실리콘 질화물층과 실리콘 산화물층이 순차로 적층된 다층 구조를 가질 수 있다.
게이트절연층(GI1)의 상면부에 불소(F) 함유영역(10)이 구비될 수 있다. 불소 함유영역(10)을 게이트절연층(GI1)의 일부로 여길 수도 있다. 불소 함유영역(10)은 추후에 설명할 채널층(C1)에 접촉되어 있다. 따라서 불소 함유영역(10)은 게이트절연층(GI1)과 채널층(C1)의 계면에 위치한다고 할 수 있다. 불소 함유영역(10)은 불소를 포함하는 플라즈마로 처리된 영역일 수 있다. 즉, 게이트절연층(GI1)의 표면부를 상기 플라즈마로 처리하여 불소 함유영역(10)을 형성할 수 있다. 이러한 불소 함유영역(10)의 두께는 1∼100Å 정도일 수 있다.
불소 함유영역(10) 상에 채널층(C1)이 구비될 수 있다. 채널층(C1)은 게이트(G1) 위쪽에 위치할 수 있다. 채널층(C1)의 X축 방향 폭은 게이트(G1)의 X축 방향 폭보다 다소 클 수 있다. 채널층(C1)은 산화물 반도체, 예컨대, ZnO 계열의 산화물 반도체로 형성될 수 있다. 이 경우, 상기 ZnO 계열의 산화물 반도체는 In, Ga 및 Al 과 같은 3족 원소, Ti, Sn, Zr 및 Hf 과 같은 4족 원소, 그 이외 Y, Ta, Cr 등의 원소로 이루어진 군에서 선택된 일종 이상의 원소를 더 포함하는 복합 산화물일 수 있다. 또한 상기 산화물 반도체는 비정질 또는 결정질이거나, 비정질과 결정질이 혼합된 결정구조를 가질 수 있다.
채널층(C1)에 광이 조사되면, 채널층(C1)에서 잉여 전하가 발생할 수 있고, 그에 따라, 트랜지스터의 특성이 변화될 수 있다. 채널층(C1)과 게이트절연층(GI1) 사이에 존재하는 불소 함유영역(10)(예컨대, 불소 함유 플라즈마로 처리된 영역)은 상기 잉여 전하, 즉, 광에 의해 발생된 전자 또는 정공과 같은 캐리어(carrier)의 트랩 사이트(trap site) 형성을 방지하여 트랜지스터의 특성 변화를 억제 또는 방지하는 역할을 하는 것으로 추정된다. 불소(F)는 전기음성도가 강하여 양이온 결합 특성을 나타낸다. 따라서 불소(F) 원소가 채널층(C1) 하면부의 댕글링 본드(dangling bond)에 결합하여 결함(defect)의 발생 가능성을 낮추는 것으로 사료된다. 댕글링 본드(dangling bond)는 결합에 참여하지 않은 원소(금속 또는 산소)의 결합손으로, 결함(defect)과 같이 작용할 수 있다. 이러한 댕글링 본드(dangling bond)가 감소함에 따라, 상기 잉여 전하의 트랩 사이트(trap site) 발생이 억제되는 것이라 여겨진다. 따라서, 본 실시예에 따르면 광에 의한 특성 변화가 억제된 산화물 트랜지스터를 구현할 수 있다.
불소 함유영역(10)을 포함하는 게이트절연층(GI1) 상에 채널층(C1) 양단에 각각 접촉되는 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단일 금속층 또는 다중 금속층일 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 Cu, Ti, Mo, Al, Ni, W, Pt, Cr 등의 금속 물질 및 IZO, ITO 등의 전도성 산화물 등으로 형성될 수 있으며, 서로 다른 물질층을 복수 개 포함하는 다층 구조로 형성하거나, 두 종류 이상의 금속을 합금한 물질로 형성하는 것도 가능하다. 소오스전극(S1) 및 드레인전극(D1)은 게이트(G1)과 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다. 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)을 덮는 보호층(passivation layer)(P1)이 형성될 수 있다. 보호층(P1)은 실리콘 산화물층, 실리콘 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 게이트(G1), 게이트절연층(GI1), 소오스전극(S1) 및 드레인전극(D1)의 두께는 각각 50∼300nm, 50∼400nm, 10∼200nm 및 10∼200nm 정도일 수 있다.
이하에서는, 도 2a 내지 2e는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 설명한다. 도 1과 도 2a 내지 2e에서 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 2a를 참조하면, 기판(SUB1) 상에 게이트(G1)를 형성하기 위한 전극 물질을 형성한 후 패터닝 하여 게이트(G1)를 형성할 수 있다. 다음으로 게이트(G1)를 덮는 게이트절연층(GI1)을 형성할 수 있다. 게이트절연층(GI1)은 실리콘 산화물 또는 실리콘 질화물로 형성하거나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질로 형성할 수 있다. 또한 적어도 두 개의 서로 다른 물질을 사용하여 다층 구조로 형성할 수 있다. 일례로, 게이트절연층(GI1)은 실리콘 질화물층과 실리콘 산화물층이 순차로 적층된 다층 구조로 형성할 수 있다.
도 2b를 참조하면, 게이트절연층(GI1)의 표면부를 플라즈마 처리할 수 있다. 상기 플라즈마 처리는 불소(F)를 함유하는 가스를 사용하여 수행할 수 있다. 예컨대, 상기 가스는 CF4 및 SF6 중 적어도 하나를 포함할 수 있다. 상기 플라즈마 처리는 PECVD(plasma-enhanced chemical vapor deposition) 장비 또는 RIE(reactive ion etching) 장비 등을 사용하여 수행할 수 있다. 상기 플라즈마 처리에 의해 게이트절연층(GI1) 표면부에 불소 함유영역(10)이 형성될 수 있다. 불소 함유영역(10)은 불소 원소가 도핑된 영역이라 할 수 있다. 불소 원소는 1∼100Å 정도의 깊이로 도핑될 수 있다. 즉, 불소 함유영역(10)의 두께는 1∼100Å 정도일 수 있다. 상기 PECVD 장비로 플라즈마 처리를 진행하는 경우, 20∼500℃ 정도의 온도범 위 및 1∼1000 mTorr 정도의 압력범위에서 약 1∼300 초 동안 수행될 수 있다. 반면 상기 RIE 장비로 플라즈마 처리를 진행하는 경우, 20∼200℃ 정도의 온도범위 및 1∼500 mTorr 정도의 압력범위에서 약 1∼300 초 동안 수행할 수 있다.
도 2c를 참조하면, 게이트절연층(GI1) 상에 채널용 산화물층(C10)을 형성할 수 있다. 산화물층(C10)은 스퍼터링(sputtering)법 또는 증발(evaporation)법과 같은 물리 기상 증착(physical vapor deposition) 방법, 또는 화학 기상 증착법(chemical vapor deposition) 등으로 증착할 수 있다. 상기 산화물층(C10)은, 예컨대, ZnO 계열의 산화물 반도체를 포함할 수 있다. 이 경우, 상기 ZnO 계열의 산화물 반도체는 In, Ga 및 Al 과 같은 3족 원소, Ti, Sn, Zr 및 Hf 과 같은 4족 원소, 그 이외 Y, Ta, Cr 등의 원소로 이루어진 군에서 선택된 일종 이상의 원소를 더 포함하는 복합 산화물일 수 있다.
도 2d를 참조하면, 산화물층(C10)을 패터닝하여 채널층(C1)을 형성한다. 채널층(C1)은 게이트(G1) 위쪽에 위치할 수 있다.
도 2e를 참조하면, 표면에 불소 함유영역(10)을 갖는 게이트절연층(GI1) 상에 채널층(C1)의 양단에 각각 접촉된 소오스전극(S1) 및 드레인전극(D1)을 형성할 수 있다. 소오스전극(S1) 및 드레인전극(D1) 사이의 채널층(C1)의 상부면 일부는 노출될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 전극 물질층을 채널층(C1) 상에 형성한 후, 이를 패터닝하여 형성할 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단일층 또는 다중층으로 형성할 수 있다. 다음으로, 기판(SUB1) 상에 채널층(C1)의 상기 노출된 부분과, 소오스전극(S1) 및 드레인전극(D1)을 덮는 보호 층(P1)을 형성할 수 있다. 보호층(P1)은 실리콘 산화물층, 실리콘 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 200∼400℃ 정도의 온도로 어닐링할 수 있다. 상기 어닐링에 의해 채널층(C1) 내부의 캐리어 농도가 조절될 수 있고, 결함(defect)이 제거될 수 있다.
이하, 구체적인 실험예를 예시적으로 설명한다.
하기 조건으로 바텀 게이트 구조의 트랜지스터를 제조한다.
- 게이트(G1) : Mo 2000Å
- 게이트절연층(GI1) : SiNx 2000Å / SiOx 500Å (PECVD)
- 채널층(C1): HfInZnO 500Å
- 소오스/드레인전극(S1, D1) : Mo 1000Å
- 보호층(P1) : SiOx 2000Å
상기 게이트절연층(GI1)으로 SiNx층 및 SiOx층을 순차 형성한 후 SiOx층의 표면부를 플라즈마 처리하였다. 상기 플라즈마 처리는 PECVD 장비를 이용한 경우와 RIE 장비를 이용한 경우로 구분하여 진행하였다. 상기 PECVD 장비를 이용한 플라즈마 처리는 CF4 가스를 사용하여 약 300℃ 에서 550 mTorr 정도의 압력으로 약 10초간 진행하였다. 상기 RIE 장비를 이용한 플라즈마 처리는 SF4 가스를 사용하여 상온에서 150 mTorr 정도의 압력으로 약 30초간 진행하였다. 이후, 위 두 가지 경우에 대해, 채널층(C1), 소오스/드레인전극(S1. D1) 및 보호층(P1) 공정을 진행하여 트 랜지스터를 제조하였다.
도 5 및 도 6은 전술한 구체적인 실험예에 따른 트랜지스터에 대한 광전기 신뢰성을 평가한 결과이다. 도 5는 상기 PECVD 장비를 이용하여 플라즈마 처리를 진행한 트랜지스터에 대한 결과이고, 도 6은 상기 RIE 장비를 이용하여 플라즈마 처리를 진행한 트랜지스터에 대한 결과이다. 여기서, 광전기 신뢰성은 광조사 및 전압 스트레스에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 측정함으로써 평가하였다. 보다 구체적으로 설명하면, 상기 광전기 신뢰성은 트랜지스터에 20000 nit 정도의 광을 조사하고, 동시에 게이트, 드레인전극 및 소오스전극에 각각 -20V, 10V 및 OV 의 전압을 인가한 후, 각 트랜지스터의 게이트전압(VGS)-드레인전류(IDS) 특성 변화를 측정함으로써 평가하였다. 그래프에서 시간(sec)은 광전기 스트레스의 인가시간을 나타낸다. 시간이 0 인 경우는, 광전기 스트레스를 인가하기 전의 트랜지스터에 대한 결과이다. 상기 광전기 신뢰성 평가는 상온에서 수행하였다.
한편, 도 7은 플라즈마 처리 없이 제조된 비교예에 따른 트랜지스터의 광전기 신뢰성 평가 결과를 나타낸다. 플라즈마 처리를 하지 않았다는 것을 제외하면, 상기 비교예에 따른 트랜지스터는 전술한 본 발명의 구체적인 실험예와 동일하다. 광전기 신뢰성 평가 조건도 동일하였다.
도 5 내지 도 7을 참조하면, 플라즈마 처리를 하지 않은 도 7의 경우 광전기 스트레스에 의해 그래프가 왼쪽으로 큰 폭으로 이동하였으나(문턱전압이 약 4.5V 감소), 플라즈마 처리를 수행한 도 5 및 도 6의 경우 광전기 스트레스에 의한 그래프의 이동이 상대적으로 매우 적은 것을 알 수 있다. 이는 플라즈마 처리를 통해 게이트절연층과 채널층의 계면에 불소 함유영역을 형성하는 경우, 광에 의한 트랜지스터의 특성 변화가 억제 또는 방지되는 것을 의미한다. 따라서 본 발명의 실시예에 따르면, 광전기 신뢰성이 우수한 산화물 트랜지스터를 구현할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 트랜지스터를 보여준다. 본 실시예에 따른 트랜지스터는 게이트(G2)가 채널층(C2) 위에 형성되는 탑(top) 게이트 구조의 박막 트랜지스터이다.
도 3을 참조하면, 기판(SUB2) 상에 채널층(C2)이 구비될 수 있다. 기판(SUB2) 상에 채널층(C2)의 양단에 각각 접촉되는 소오스전극(S2) 및 드레인전극(D2)이 구비될 수 있다. 채널층(C2), 소오스전극(S2) 및 드레인전극(D2)을 덮는 불소 함유영역(20)이 구비될 수 있다. 불소 함유영역(20) 상에 게이트절연층(GI2)이 구비될 수 있다. 불소 함유영역(20)은 게이트절연층(GI2)의 일부로 볼 수도 있다. 그러므로, 게이트절연층(GI2)의 채널층(C2)과 접촉된 계면에 불소 함유영역(20)이 존재한다고 할 수 있다. 게이트절연층(GI2) 상에 게이트(G2)가 구비될 수 있다. 게이트(G2)는 채널층(C2) 위쪽에 위치할 수 있다. 게이트절연층(GI2) 상에 게이트(G2)를 덮는 보호층(P2)이 구비될 수 있다. 도 3의 기판(SUB2), 채널층(C2), 소오스전극(S2), 드레인전극(D2), 불소 함유영역(20), 게이트절연층(GI2), 게이트(G2) 및 보호층(P2) 각각의 물질 및 두께는 도 1의 기판(SUB1), 채널층(C1), 소오스전극(S1), 드레인전극(D1), 불소 함유영역(20), 게이트절연층(GI1), 게이 트(G1) 및 보호층(P1) 각각의 그것들과 동일(혹은 유사)할 수 있다. 불소 함유영역(20)과 게이트절연층(G12)을 합한 구조체는 도 1의 불소 함유영역(10)과 게이트절연층(GI1)을 합한 구조체가 상하로 뒤집힌 역구조와 유사한 구조를 갖는다고 할 수 있다. 본 실시예에서도, 불소 함유영역(20)은 불소 함유 플라즈마로 처리된 영역일 수 있고, 불소 함유영역(20)에 의해 트랜지스터의 광전기 신뢰성이 향상될 수 있다.
도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여준다. 도 3과 도 4a 내지 도 4c에서 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 4a를 참조하면, 기판(SUB2) 상에 채널층(C2)을 형성할 수 있다. 채널층(C2)은 도 2d의 채널층(C1)과 동일한 물질 및 공정으로 형성할 수 있다. 다음, 기판(SUB2) 상에 채널층(C2)의 양단에 각각 접촉된 소오스전극(S2) 및 드레인전극(D2)을 형성할 수 있다.
도 4b를 참조하면, 기판(SUB2) 상에 채널층(C2)의 노출된 부분과 소오스전극(S2) 및 드레인전극(D2)을 덮는 제1 게이트절연층(1)을 형성할 수 있다. 제1 게이트절연층(1)은 실리콘 산화물층이나 실리콘 질화물층일 수 있으나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전 상수가 높은 고유전 물질층일 수도 있다. 제1 게이트절연층(1)은 1∼100Å 정도의 두께로 형성할 수 있다.
도 4c를 참조하면, 제1 게이트절연층(1)을 플라즈마 처리할 수 있다. 참조번호 1'는 플라즈마 처리된 제1 게이트절연층(1')을 나타낸다. 이때, 상기 플라즈마 처리는 불소(F)를 포함하는 가스, 예컨대, CF4 및 SF6 중 적어도 하나를 포함하는 가스를 이용해서 수행할 수 있다. 상기 플라즈마 처리는 PECVD(plasma-enhanced chemical vapor deposition) 장비 또는 RIE(reactive ion etching) 장비 등을 사용하여 수행할 수 있다. 상기 플라즈마 처리의 상세한 공정 조건은 도 2b를 참조하여 설명한 바와 유사할 수 있다. 상기 플라즈마 처리시, 제1 게이트절연층(1')의 두께가 1∼100Å 정도로 얇기 때문에, 불소 원소는 제1 게이트절연층(1')과 채널층(C2) 사이의 계면까지 도달할 수 있다. 제1 게이트절연층(1')은 도 3의 불소 함유영역(20)에 대응될 수 있다. 이하에서는, 제1 게이트절연층(1')을 "불소 함유영역"이라 한다.
도 4d를 참조하면, 불소 함유영역(1') 상에 제2 게이트절연층(2)을 형성할 수 있다. 제2 게이트절연층(2)은 실리콘 산화물층이나 실리콘 질화물층일 수 있으나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전물질층일 수도 있다. 또한 한 종류 이상의 물질층을 복수 개 포함하는 다층 구조를 가질 수 있다. 제2 게이트절연층(2)은 도 3의 게이트절연층(GI2)에 대응될 수 있다. 이하에서는, 제2 게이트절연층(2)을 "게이트절연층" 이라 한다.
도 4e를 참조하면, 게이트절연층(2) 상에 게이트(G2)를 형성할 수 있다. 게이트(G2)는 채널층(C2) 위쪽에 형성할 수 있다. 게이트절연층(2) 상에 게이트(G2)을 덮는 보호층(P2)을 형성할 수 있다. 보호층(P2)은 도 2e의 보호층(P1)과 동일한 물질로 형성할 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링될 수 있다. 상기 어닐링 조건은 도 2e를 참조하여 설명한 바와 동일할 수 있다.
본 발명의 실시예에 따른 트랜지스터는 액정표시장치 및 유기발광표시장치 등과 같은 평판표시장치에 스위칭소자 또는 구동소자로 적용될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 트랜지스터는 광에 의한 특성 변화가 적기 때문에, 이를 평판표시장치에 적용하면, 평판표시장치의 신뢰성을 향상시킬 수 있다. 액정표시장치 및 유기발광표시장치 등의 구조는 잘 알려진바, 이들에 대한 자세한 설명은 생략한다. 본 발명의 실시예에 따른 트랜지스터는 평판표시장치뿐 아니라, 메모리소자 및 논리소자 등 다른 전자소자 분야에 다양한 용도로 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 및 도 3의 트랜지스터의 구성요소 및 구조는 각각 다양화 및 변형될 수 있음을 알 수 있을 것이다. 본 발명의 실시예에 따른 트랜지스터는 더블 게이트 구조를 가질 수 있고, 채널층은 2층 이상의 다층 구조를 가질 수 있다. 소오스/드레인전극은 채널층의 상면이 아닌 하면의 양단에 접촉될 수도 있다. 그리고 도 2a 내지 도 2e 및 도 4a 내지 도 4e의 제조방법도 다양하게 변화될 수 있다. 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 실시예에 따른 트랜지스터의 단면도이다.
도 2a 내지 2e는 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 3은 다른 실시예에 따른 트랜지스터의 단면도이다.
도 4a 내지 4e는 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 5 및 도 6은 실시예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여주는 그래프이다.
도 7은 비교예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여주는 그래프이다.
* 도면의 주요 부분에 대한 부호설명 *
C1, C2 : 채널층 D1, D2 : 드레인전극
G1, G2 : 게이트 GI1, GI2 : 게이트절연층
S1, S2 : 소오스전극 P1, P2 : 보호층
SUB1, SUB2 : 기판 10, 20 : 불소 함유영역
Claims (25)
- 산화물 반도체를 포함하는 채널층;상기 채널층의 양단에 각각 접촉된 소오스 및 드레인;상기 채널층에 대응하는 게이트; 및상기 채널층과 상기 게이트 사이에 구비된 게이트절연층;을 포함하고,상기 게이트절연층의 상기 채널층과 접촉된 계면에 불소(F) 함유영역이 존재하는 것을 특징으로 하는 트랜지스터.
- 제 1 항에 있어서,상기 불소 함유영역은 불소를 포함하는 플라즈마로 처리된 영역인 트랜지스터.
- 제 1 항에 있어서,상기 불소 함유영역은 1∼100Å 의 두께를 갖는 트랜지스터.
- 제 1 항에 있어서,상기 산화물 반도체는 ZnO 계열 산화물을 포함하는 트랜지스터.
- 제 4 항에 있어서,상기 ZnO 계열 산화물은 In, Ga, Al, Ti, Sn, Zr, Hf, Y, Ta, 및 Cr 으로 이 루어진 군에서 선택된 적어도 하나의 원소를 더 포함하는 복합 산화물인 트랜지스터.
- 제 1 항에 있어서,상기 게이트절연층은 실리콘 산화물층 및 실리콘 질화물층 중 적어도 하나를 포함하는 단층 또는 다층 구조를 갖는 트랜지스터.
- 제 1 항에 있어서,상기 게이트는 상기 채널층 아래에 구비된 트랜지스터.
- 제 1 항에 있어서,상기 게이트는 상기 채널층 위에 구비된 트랜지스터.
- 청구항 1에 기재된 트랜지스터를 포함하는 평판표시장치.
- 게이트를 형성하는 단계;상기 게이트를 덮는 게이트절연층을 형성하는 단계;상기 게이트절연층의 표면을 플라즈마 처리하는 단계;상기 게이트절연층 상에 산화물 반도체로 채널층을 형성하는 단계; 및상기 채널층의 양단에 각각 접촉되는 소오스 및 드레인을 형성하는 단계;를 포함하는 트랜지스터 제조방법.
- 제 10 항에 있어서,상기 플라즈마 처리는 불소(F) 함유 기체를 사용하여 수행하는 트랜지스터 제조방법.
- 제 10 항에 있어서,상기 플라즈마 처리는 PECVD(plasma-enhanced chemical vapor deposition) 장비 또는 RIE(reactive ion etching) 장비를 사용하여 수행하는 트랜지스터 제조방법.
- 제 12 항에 있어서,상기 PECVD 장비를 이용한 상기 플라즈마 처리 단계는 20∼500℃ 의 온도범위 및 1∼1000 mTorr 의 압력범위에서 1∼300 초 동안 수행하는 트랜지스터 제조방법.
- 제 12 항에 있어서,상기 RIE 장비를 이용한 상기 플라즈마 처리 단계는 20∼200℃ 의 온도범위 및 1∼500 mTorr 의 압력범위에서 1∼300 초 동안 수행하는 트랜지스터 제조방법.
- 제 10 항에 있어서,상기 게이트절연층은 실리콘 산화물층 및 실리콘 질화물층 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성하는 트랜지스터 제조방법.
- 제 10 항에 있어서,상기 산화물 반도체는 ZnO 계열 산화물을 포함하는 트랜지스터 제조방법.
- 제 16 항에 있어서,상기 ZnO 계열 산화물은 In, Ga, Al, Ti, Sn, Zr, Hf, Y, Ta, 및 Cr 으로 이루어진 군에서 선택된 적어도 하나의 원소를 더 포함하는 복합 산화물인 트랜지스터 제조방법.
- 산화물 반도체로 채널층을 형성하는 단계;상기 채널층의 양단에 각각 접촉된 소오스 및 드레인을 형성하는 단계;상기 채널층, 소오스 및 드레인을 덮는 제1 게이트절연층을 형성하는 단계;상기 제1 게이트절연층을 플라즈마 처리하는 단계;상기 플라즈마 처리된 제1 게이트절연층 상에 제2 게이트절연층을 형성하는 단계; 및상기 제2 게이트절연층 상에 게이트를 형성하는 단계;를 포함하는 트랜지스터 제조방법.
- 제 18 항에 있어서,상기 플라즈마 처리는 불소(F) 함유 기체를 사용하여 수행하는 트랜지스터 제조방법.
- 제 18 항에 있어서,상기 플라즈마 처리는 PECVD(plasma-enhanced chemical vapor deposition) 장비 또는 RIE(reactive ion etching) 장비를 사용하여 수행하는 트랜지스터 제조방법.
- 제 18 항에 있어서,상기 제1 게이트절연층은 1∼100Å 의 두께로 형성하는 트랜지스터 제조방법.
- 제 18 항에 있어서,상기 제1 게이트절연층은 실리콘 산화물로 형성하는 트랜지스터 제조방법.
- 제 18 항 또는 제 22 항에 있어서,상기 제2 게이트절연층은 실리콘 산화물층 및 실리콘 질화물층 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성하는 트랜지스터 제조방법.
- 제 18 항에 있어서,상기 산화물 반도체는 ZnO 계열 산화물을 포함하는 트랜지스터 제조방법.
- 제 24 항에 있어서,상기 ZnO 계열 산화물은 In, Ga, Al, Ti, Sn, Zr, Hf, Y, Ta, 및 Cr 으로 이루어진 군에서 선택된 적어도 하나의 원소를 더 포함하는 복합 산화물인 트랜지스터 제조방법.
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| US12/801,531 US8354670B2 (en) | 2009-12-22 | 2010-06-14 | Transistor, method of manufacturing transistor, and electronic device including transistor |
| EP10167614.6A EP2339633B1 (en) | 2009-12-22 | 2010-06-29 | Method of manufacturing transistor, and of electronic device including transistor |
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Cited By (5)
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|---|---|---|---|---|
| KR101456355B1 (ko) * | 2011-12-28 | 2014-11-03 | 보에 테크놀로지 그룹 컴퍼니 리미티드 | 금속 산화물의 표면 처리 방법과 박막 트랜지스터를 제조하는 방법 |
| KR20150007788A (ko) * | 2013-07-12 | 2015-01-21 | 삼성디스플레이 주식회사 | 박막 트랜지스터와 이를 포함하는 박막 트랜지스터 표시판 및 유기 발광 표시 장치 |
| US8940647B2 (en) | 2011-12-28 | 2015-01-27 | Boe Technology Group Co., Ltd. | Method for surface treatment on a metal oxide and method for preparing a thin film transistor |
| KR20180061751A (ko) * | 2016-11-30 | 2018-06-08 | 엘지디스플레이 주식회사 | 표시 장치 및 그 제조 방법 |
| KR101851431B1 (ko) * | 2014-03-13 | 2018-06-11 | 도쿄엘렉트론가부시키가이샤 | 반도체 디바이스, 그 제조 방법, 및 그 제조 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR20150012874A (ko) * | 2013-07-26 | 2015-02-04 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 이의 제조 방법 및 평판 표시 장치용 백플레인의 제조 방법. |
| KR102263827B1 (ko) * | 2014-03-21 | 2021-06-14 | 삼성디스플레이 주식회사 | 산화물 반도체 증착장치 및 이를 이용한 산화물 반도체의 제조 방법 |
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| US10224432B2 (en) * | 2017-03-10 | 2019-03-05 | Applied Materials, Inc. | Surface treatment process performed on devices for TFT applications |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090184315A1 (en) * | 2008-01-18 | 2009-07-23 | Je-Hun Lee | Thin film transistor array substrate having improved electrical characteristics and method of manufacturing the same |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2002252353A (ja) * | 2001-02-26 | 2002-09-06 | Hitachi Ltd | 薄膜トランジスタおよびアクティブマトリクス型液晶表示装置 |
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| KR100997964B1 (ko) * | 2003-06-16 | 2010-12-02 | 삼성전자주식회사 | 박막 트랜지스터 표시판의 제조 방법 |
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| KR20080014386A (ko) * | 2006-08-11 | 2008-02-14 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| EP1933393A1 (en) * | 2006-12-13 | 2008-06-18 | Samsung SDI Co., Ltd. | Method of manufacturing a substrate for an electronic device |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090184315A1 (en) * | 2008-01-18 | 2009-07-23 | Je-Hun Lee | Thin film transistor array substrate having improved electrical characteristics and method of manufacturing the same |
Non-Patent Citations (2)
| Title |
|---|
| M. M. Sung et al., Self-Assembled Monolayers, Electronic Materials Letters, vol.3, pp.137-145(2007년 공개) * |
| M. S. Oh et al., Transparent Photo-Stable Complementary Inverter with an organic inorganic Nanohybrid Dielectric Layer, Advanced Functional Materials, vol.19, pp 726-732(2008.12.18.) * |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101456355B1 (ko) * | 2011-12-28 | 2014-11-03 | 보에 테크놀로지 그룹 컴퍼니 리미티드 | 금속 산화물의 표면 처리 방법과 박막 트랜지스터를 제조하는 방법 |
| US8940647B2 (en) | 2011-12-28 | 2015-01-27 | Boe Technology Group Co., Ltd. | Method for surface treatment on a metal oxide and method for preparing a thin film transistor |
| KR20150007788A (ko) * | 2013-07-12 | 2015-01-21 | 삼성디스플레이 주식회사 | 박막 트랜지스터와 이를 포함하는 박막 트랜지스터 표시판 및 유기 발광 표시 장치 |
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