JP2002299614A - Ｍｉｓ型電界効果トランジスタ及びその製造方法及び半導体記憶装置及びその製造方法 - Google Patents
Ｍｉｓ型電界効果トランジスタ及びその製造方法及び半導体記憶装置及びその製造方法Info
- Publication number
- JP2002299614A JP2002299614A JP2001100401A JP2001100401A JP2002299614A JP 2002299614 A JP2002299614 A JP 2002299614A JP 2001100401 A JP2001100401 A JP 2001100401A JP 2001100401 A JP2001100401 A JP 2001100401A JP 2002299614 A JP2002299614 A JP 2002299614A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- metal oxide
- fluorine
- film
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】欠陥が誘起され難くかつ水素や水分の耐性が強
い金属酸化物をゲート絶縁膜として用いたＭＩＳ型電界
効果トランジスタ及びその製造方法を提供することを目
的とする。 【解決手段】シリコン基板１０１と、シリコン基板１０
１上に形成された少なくとも一部にフッ素を含有する金
属酸化物からなるゲート絶縁膜１０３と、ゲート絶縁膜
１０３上に形成されたゲート電極１０４とを具備するこ
とを特徴とするＭＩＳ型電界効果トランジスタ。
い金属酸化物をゲート絶縁膜として用いたＭＩＳ型電界
効果トランジスタ及びその製造方法を提供することを目
的とする。 【解決手段】シリコン基板１０１と、シリコン基板１０
１上に形成された少なくとも一部にフッ素を含有する金
属酸化物からなるゲート絶縁膜１０３と、ゲート絶縁膜
１０３上に形成されたゲート電極１０４とを具備するこ
とを特徴とするＭＩＳ型電界効果トランジスタ。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ型電界効果
トランジスタ及びその製造方法及び半導体記憶装置に関
する。
トランジスタ及びその製造方法及び半導体記憶装置に関
する。
【０００２】
【従来の技術】近年、集積回路（ＬＳＩ）の高集積化及
び高速化を図るため、ＭＯＳ型電界効果トランジスタの
ゲート酸化膜は微細化及び薄膜化が進んできている。こ
のようなゲート酸化膜では、微細化及び薄膜化が進むほ
ど膜中に高い電界が印加されることとなり、その絶縁性
を向上することが求められている。
び高速化を図るため、ＭＯＳ型電界効果トランジスタの
ゲート酸化膜は微細化及び薄膜化が進んできている。こ
のようなゲート酸化膜では、微細化及び薄膜化が進むほ
ど膜中に高い電界が印加されることとなり、その絶縁性
を向上することが求められている。
【０００３】また、電気的な書き込み及び消去が可能な
不揮発性半導体メモリ（ＥＥＰＲＯＭ）に代表されるよ
うな、ゲート酸化膜をトンネル酸化膜として利用する素
子では、書き込み及び消去の際に、数ＭＶ/ｃｍを上回
る高い電界がゲート酸化膜に印加されるため、やはり絶
縁性を向上することが要求される。
不揮発性半導体メモリ（ＥＥＰＲＯＭ）に代表されるよ
うな、ゲート酸化膜をトンネル酸化膜として利用する素
子では、書き込み及び消去の際に、数ＭＶ/ｃｍを上回
る高い電界がゲート酸化膜に印加されるため、やはり絶
縁性を向上することが要求される。
【０００４】これらの要求を満たすために金属酸化物に
代表される高誘電率材料をゲート絶縁膜として用いる方
法が検討されている。高誘電率材料は、誘電率が高いた
め物理的膜厚が厚くても電気的膜厚は薄く高容量である
という特徴を有する。したがって物理膜厚は厚いのでゲ
ート絶縁膜に印加される電界を低減することができ、絶
縁破壊耐性が向上する。
代表される高誘電率材料をゲート絶縁膜として用いる方
法が検討されている。高誘電率材料は、誘電率が高いた
め物理的膜厚が厚くても電気的膜厚は薄く高容量である
という特徴を有する。したがって物理膜厚は厚いのでゲ
ート絶縁膜に印加される電界を低減することができ、絶
縁破壊耐性が向上する。
【０００５】しかしながら金属酸化物には、ゲート絶縁
膜中で金属元素が高い配位数を有するために、歪やダン
グリングボンドといった欠陥を誘起しやすく、この欠陥
を介してリーク電流が流れやすくなるため絶縁破壊耐性
が劣化しやすい。また、金属酸化物は、水素や空気中の
水分等への耐性が弱く、経時変化を起こしやすいという
問題を有している。
膜中で金属元素が高い配位数を有するために、歪やダン
グリングボンドといった欠陥を誘起しやすく、この欠陥
を介してリーク電流が流れやすくなるため絶縁破壊耐性
が劣化しやすい。また、金属酸化物は、水素や空気中の
水分等への耐性が弱く、経時変化を起こしやすいという
問題を有している。
【０００６】
【発明が解決しようとする課題】上述したように、ゲー
ト絶縁膜の微細化及び薄膜化を実現するための一つの方
法として、高誘電率材料である金属酸化物をゲート絶縁
膜として用いることが期待されている。しかしながら金
属酸化物はそのままでは、欠陥が誘起されやすく水素や
水分の耐性が弱いという問題を有している。
ト絶縁膜の微細化及び薄膜化を実現するための一つの方
法として、高誘電率材料である金属酸化物をゲート絶縁
膜として用いることが期待されている。しかしながら金
属酸化物はそのままでは、欠陥が誘起されやすく水素や
水分の耐性が弱いという問題を有している。
【０００７】本発明は、このような問題点に鑑みてなさ
れたものであり、欠陥が誘起され難くかつ水素や水分の
耐性が強い金属酸化物をゲート絶縁膜として用いたＭＩ
Ｓ型電界効果トランジスタ及びその製造方法を提供する
ことを目的とする。
れたものであり、欠陥が誘起され難くかつ水素や水分の
耐性が強い金属酸化物をゲート絶縁膜として用いたＭＩ
Ｓ型電界効果トランジスタ及びその製造方法を提供する
ことを目的とする。
【０００８】また、このような金属酸化物をトンネル絶
縁膜として用いた不揮発性の半導体記憶装置及びその製
造方法を提供することを目的とする。
縁膜として用いた不揮発性の半導体記憶装置及びその製
造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、シリコン基板と、前記シリコン基板上に形成された
少なくとも一部にフッ素を含有する金属酸化物からなる
ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲー
ト電極とを具備することを特徴とするＭＩＳ型電界効果
トランジスタを提供する。
に、シリコン基板と、前記シリコン基板上に形成された
少なくとも一部にフッ素を含有する金属酸化物からなる
ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲー
ト電極とを具備することを特徴とするＭＩＳ型電界効果
トランジスタを提供する。
【００１０】このとき、前記ゲート絶縁膜にシリコンを
含有することが好ましい。
含有することが好ましい。
【００１１】また、前記ゲート絶縁膜に窒素を含有する
ことが好ましい。
ことが好ましい。
【００１２】また、前記ゲート絶縁膜が強誘電体である
ことが好ましい。
ことが好ましい。
【００１３】また、前記フッ素の平均濃度が１atomic％
以下であることが好ましい。
以下であることが好ましい。
【００１４】また、前記金属酸化物はＺｒ、Ｈｆ、Ｔ
ｉ、Ａｌ、Ｙ、Ｍｇ、Ｂｉ及びＴａから選ばれる少なく
とも一種の金属の酸化物であることが好ましい。
ｉ、Ａｌ、Ｙ、Ｍｇ、Ｂｉ及びＴａから選ばれる少なく
とも一種の金属の酸化物であることが好ましい。
【００１５】また、前記金属酸化物はＬａ、Ｐｒ、Ｃ
ｅ、Ｓｍ、Ｅｃ、Ｇｄ、Ｄｙ、Ｅｒ、Ｓｒ及びＢａから
選ばれる少なくとも一種の元素の酸化物であることが好
ましい。
ｅ、Ｓｍ、Ｅｃ、Ｇｄ、Ｄｙ、Ｅｒ、Ｓｒ及びＢａから
選ばれる少なくとも一種の元素の酸化物であることが好
ましい。
【００１６】また、前記金属酸化物の平均配位数が３以
上であることが好ましい。
上であることが好ましい。
【００１７】また、本発明は、シリコン基板上に金属酸
化膜を形成する工程と、前記金属酸化膜上に３Ａ族或い
は５Ａ族元素を含有するシリコン膜を形成する工程と、
前記シリコン膜及び前記金属酸化膜中にフッ素或いはフ
ッ素を含むイオンを導入し熱処理する工程とを具備する
ことを特徴とするＭＩＳ型電界効果トランジスタの製造
方法を提供する。
化膜を形成する工程と、前記金属酸化膜上に３Ａ族或い
は５Ａ族元素を含有するシリコン膜を形成する工程と、
前記シリコン膜及び前記金属酸化膜中にフッ素或いはフ
ッ素を含むイオンを導入し熱処理する工程とを具備する
ことを特徴とするＭＩＳ型電界効果トランジスタの製造
方法を提供する。
【００１８】また、本発明は、シリコン基板上に、フッ
素を膜中に導入しながらフッ素含有金属酸化膜を形成す
る工程と、前記フッ素含有金属酸化膜上にゲート電極を
形成する工程とを具備することを特徴とするＭＩＳ型電
界効果トランジスタの製造方法を提供する。
素を膜中に導入しながらフッ素含有金属酸化膜を形成す
る工程と、前記フッ素含有金属酸化膜上にゲート電極を
形成する工程とを具備することを特徴とするＭＩＳ型電
界効果トランジスタの製造方法を提供する。
【００１９】また、本発明は、シリコン基板と、前記シ
リコン基板上に形成された第１の絶縁膜と、前記第１の
絶縁膜上に形成された第１の電極と、前記第１の電極上
に形成された第２の絶縁膜と、前記第２の絶縁膜上に形
成された第２の電極とを具備し、前記第１の絶縁膜及び
前記第２の絶縁膜のうち少なくとも一方が、フッ素を含
有する金属酸化物からなることを特徴とする半導体記憶
装置を提供する。
リコン基板上に形成された第１の絶縁膜と、前記第１の
絶縁膜上に形成された第１の電極と、前記第１の電極上
に形成された第２の絶縁膜と、前記第２の絶縁膜上に形
成された第２の電極とを具備し、前記第１の絶縁膜及び
前記第２の絶縁膜のうち少なくとも一方が、フッ素を含
有する金属酸化物からなることを特徴とする半導体記憶
装置を提供する。
【００２０】このとき、前記金属酸化物はＺｒ、Ｈｆ、
Ｔｉ、Ａｌ、Ｙ、Ｍｇ、Ｂｉ及びＴａから選ばれる少な
くとも一種の金属の酸化物であることが好ましい。
Ｔｉ、Ａｌ、Ｙ、Ｍｇ、Ｂｉ及びＴａから選ばれる少な
くとも一種の金属の酸化物であることが好ましい。
【００２１】また、前記金属酸化物はＬａ、Ｐｒ、Ｃ
ｅ、Ｓｍ、Ｅｃ、Ｇｄ、Ｄｙ、Ｅｒ、Ｓｒ及びＢａから
選ばれる少なくとも一種の元素の酸化物であることが好
ましい。
ｅ、Ｓｍ、Ｅｃ、Ｇｄ、Ｄｙ、Ｅｒ、Ｓｒ及びＢａから
選ばれる少なくとも一種の元素の酸化物であることが好
ましい。
【００２２】また、前記金属酸化物の平均配位数が３以
上であることが好ましい。
上であることが好ましい。
【００２３】また、本発明は、シリコン基板上に金属酸
化物からなる第１の絶縁膜を形成する工程と、前記第１
の絶縁膜上に第１の電極を形成する工程と、前記第１の
電極上に金属酸化物からなる第２の絶縁膜を形成する工
程と、前記第２の絶縁膜上に第２の電極を形成する工程
を具備し、前記第１の絶縁膜、前記第１の電極、前記第
２の絶縁膜及び前記第２の電極から選ばれる少なくとも
一つにフッ素を導入する工程とを具備することを特徴と
する半導体記憶装置の製造方法を提供する。
化物からなる第１の絶縁膜を形成する工程と、前記第１
の絶縁膜上に第１の電極を形成する工程と、前記第１の
電極上に金属酸化物からなる第２の絶縁膜を形成する工
程と、前記第２の絶縁膜上に第２の電極を形成する工程
を具備し、前記第１の絶縁膜、前記第１の電極、前記第
２の絶縁膜及び前記第２の電極から選ばれる少なくとも
一つにフッ素を導入する工程とを具備することを特徴と
する半導体記憶装置の製造方法を提供する。
【００２４】
【発明の実施の形態】一般に、ゲート絶縁膜に用いる金
属酸化物として例えばＨｆＯ２、ＺｒＯ２、ＴｉＯ２が
ある。これらＨｒＯ２、ＺｒＯ２、ＴｉＯ２の金属Ｈ
ｆ、Ｚｒ、Ｔｉの平均配位数は、それぞれ５．１、５．
１、４である。これらの金属酸化物をそのままゲート絶
縁膜として、シリコン基板上に形成する場合、シリコン
基板とゲート絶縁膜との界面における欠陥密度が高くな
る。そこで種々の金属酸化物について、その金属の平均
配位数（Ｎａｖ．）を横軸にとり、シリコン基板とゲー
ト絶縁膜との界面近傍の欠陥密度との関係を、ＴｉＯ２
の欠陥密度を１として規格化したものを縦軸にとった。
図１にその結果を示す。
属酸化物として例えばＨｆＯ２、ＺｒＯ２、ＴｉＯ２が
ある。これらＨｒＯ２、ＺｒＯ２、ＴｉＯ２の金属Ｈ
ｆ、Ｚｒ、Ｔｉの平均配位数は、それぞれ５．１、５．
１、４である。これらの金属酸化物をそのままゲート絶
縁膜として、シリコン基板上に形成する場合、シリコン
基板とゲート絶縁膜との界面における欠陥密度が高くな
る。そこで種々の金属酸化物について、その金属の平均
配位数（Ｎａｖ．）を横軸にとり、シリコン基板とゲー
ト絶縁膜との界面近傍の欠陥密度との関係を、ＴｉＯ２
の欠陥密度を１として規格化したものを縦軸にとった。
図１にその結果を示す。
【００２５】図１から平均配位数が３を境にして、平均
配位数（Ｎａｖ．）が低くなると、急激に欠陥密度が小
さくなっていることが分かる。
配位数（Ｎａｖ．）が低くなると、急激に欠陥密度が小
さくなっていることが分かる。
【００２６】以上の結果から、本発明者らは、Ｈｒ
Ｏ２、ＺｒＯ２、ＴｉＯ２等金属の平均配位数が３より
も大きい金属酸化物でも、何らかの方法で平均配位数を
低くすることで、欠陥密度を減少できると考えた。そこ
で本発明者らは、金属酸化物中にフッ素を添加すること
で平均配位数を低下させ、欠陥密度を減少することがで
きることを見出した。このことは以下の原理に基づくも
のである。 （１）金属酸化物中の金属原子のダングリングボンドを
フッ素によって終端させることで欠陥を安定化させるこ
とができる。 （２）欠陥の原因となる金属原子と水素原子の弱い結合
をフッ素原子に置換することで、強い金属原子とフッ素
原子間結合にできる。 （３）金属原子と酸素原子との結合が弱く歪が生じてい
る場合に、フッ素を作用させることで金属原子とフッ素
原子間結合及び金属原子と酸素原子間結合に分離するこ
とができ歪が緩和する。 （４）金属酸化物中に窒素が含有している場合、金属原
子と窒素原子との結合が弱く歪が生じている場合に、フ
ッ素を作用させることで金属原子とフッ素原子間結合及
び金属原子と窒素原子間結合に分離することができ歪が
緩和する。また、金属原子とフッ素原子間結合は、結合
エネルギーが高くゲート絶縁膜が安定化する効果を有す
る。
Ｏ２、ＺｒＯ２、ＴｉＯ２等金属の平均配位数が３より
も大きい金属酸化物でも、何らかの方法で平均配位数を
低くすることで、欠陥密度を減少できると考えた。そこ
で本発明者らは、金属酸化物中にフッ素を添加すること
で平均配位数を低下させ、欠陥密度を減少することがで
きることを見出した。このことは以下の原理に基づくも
のである。 （１）金属酸化物中の金属原子のダングリングボンドを
フッ素によって終端させることで欠陥を安定化させるこ
とができる。 （２）欠陥の原因となる金属原子と水素原子の弱い結合
をフッ素原子に置換することで、強い金属原子とフッ素
原子間結合にできる。 （３）金属原子と酸素原子との結合が弱く歪が生じてい
る場合に、フッ素を作用させることで金属原子とフッ素
原子間結合及び金属原子と酸素原子間結合に分離するこ
とができ歪が緩和する。 （４）金属酸化物中に窒素が含有している場合、金属原
子と窒素原子との結合が弱く歪が生じている場合に、フ
ッ素を作用させることで金属原子とフッ素原子間結合及
び金属原子と窒素原子間結合に分離することができ歪が
緩和する。また、金属原子とフッ素原子間結合は、結合
エネルギーが高くゲート絶縁膜が安定化する効果を有す
る。
【００２７】また、金属酸窒化物にシリコンを含有した
シリケイトのように、シリコンを含んだ材料の場合には
さらに以下の効果を有する。 （５）金属シリケイト酸化物中のシリコン原子のダング
リングボンドをフッ素によって終端させることで欠陥を
安定化させることができる。 （６）欠陥の原因となるシリコン原子と水素原子の弱い
結合をフッ素原子に置換することで、強いシリコン原子
とフッ素原子間結合にできる。 （７）シリコン原子と酸素原子との結合が弱く歪が生じ
ている場合に、フッ素を作用させることでシリコン原子
とフッ素原子間結合及びシリコン原子と酸素原子間結合
に分離することができ歪が緩和する。 （８）金属シリケイト酸化物中に窒素が含有している場
合、シリコン原子と窒素原子との結合が弱く歪が生じて
いる場合に、フッ素を作用させることでシリコン原子と
フッ素原子間結合及びシリコン原子と窒素原子間結合に
分離することができ歪が緩和する。また、シリコン原子
とフッ素原子間結合は、結合エネルギーが高くゲート絶
縁膜が安定化する効果を有する。
シリケイトのように、シリコンを含んだ材料の場合には
さらに以下の効果を有する。 （５）金属シリケイト酸化物中のシリコン原子のダング
リングボンドをフッ素によって終端させることで欠陥を
安定化させることができる。 （６）欠陥の原因となるシリコン原子と水素原子の弱い
結合をフッ素原子に置換することで、強いシリコン原子
とフッ素原子間結合にできる。 （７）シリコン原子と酸素原子との結合が弱く歪が生じ
ている場合に、フッ素を作用させることでシリコン原子
とフッ素原子間結合及びシリコン原子と酸素原子間結合
に分離することができ歪が緩和する。 （８）金属シリケイト酸化物中に窒素が含有している場
合、シリコン原子と窒素原子との結合が弱く歪が生じて
いる場合に、フッ素を作用させることでシリコン原子と
フッ素原子間結合及びシリコン原子と窒素原子間結合に
分離することができ歪が緩和する。また、シリコン原子
とフッ素原子間結合は、結合エネルギーが高くゲート絶
縁膜が安定化する効果を有する。
【００２８】これらの効果をまとめると以下の式として
表すことができる。 Ｍ− ＋ Ｆ ＝ Ｍ−Ｆ ・・・（１） 式（１）は、金属Ｍのダングリングボンドをフッ素Ｆに
よる終端を示す。−は結合を表す。 Ｍ−Ｈ ＋ Ｆ ＝ Ｍ−Ｆ ＋ Ｈ・・・（２） 式（２）は、弱い金属及び水素間の結合Ｍ−Ｈの水素Ｈ
をフッ素Ｆによる置換を示す。−は結合を表す。 Ｍ〜Ｏ〜Ｍ ＋ Ｆ ＝ Ｍ−Ｏ ＋ Ｆ−Ｍ・・・（３） 式（３）は、歪んだ金属及び酸素間の結合Ｍ〜Ｏ〜Ｍに
おける一方の結合にフッ素Ｆを置換することによる応力
緩和を示す。〜は歪んだ結合を表す。 Ｍ〜Ｎ〜Ｍ ＋ Ｆ ＝ Ｍ−Ｎ ＋ Ｆ−Ｍ・・・（４） 式（４）は、歪んだ金属及び窒素間の結合Ｍ〜Ｎ〜Ｍに
おける一方の結合にフッ素Ｆを置換することによる応力
緩和を示す。〜は歪んだ結合を表す。 Ｓｉ− ＋ Ｆ ＝ Ｓｉ−Ｆ ・・・（５） 式（５）は、シリコンＳｉのダングリングボンドをフッ
素Ｆによる終端を示す。−は結合を表す。 Ｓｉ−Ｈ ＋ Ｆ ＝ Ｓｉ−Ｆ ＋ Ｈ・・・（６） 式（６）は、弱いシリコン及び水素間の結合Ｓｉ−Ｈの
水素Ｈをフッ素Ｆによる置換を示す。−は結合を表す。 Ｓｉ〜Ｏ〜Ｓｉ ＋ Ｆ ＝ Ｓｉ−Ｏ ＋ Ｆ−Ｓｉ・・・（７） 式（７）は、歪んだ金属及び酸素間の結合Ｓｉ〜Ｏ〜Ｓ
ｉにおける一方の結合にフッ素Ｆを置換することによる
応力緩和を示す。〜は歪んだ結合を表す。 Ｓｉ〜Ｎ〜Ｓｉ ＋ Ｆ ＝ Ｓｉ−Ｎ ＋ Ｆ−Ｓｉ・・・（８） 式（８）は、歪んだシリコン及び窒素間の結合Ｓｉ〜Ｎ
〜Ｓｉにおける一方の結合にフッ素Ｆを置換することで
応力緩和を示す。〜は歪んだ結合を表す。
表すことができる。 Ｍ− ＋ Ｆ ＝ Ｍ−Ｆ ・・・（１） 式（１）は、金属Ｍのダングリングボンドをフッ素Ｆに
よる終端を示す。−は結合を表す。 Ｍ−Ｈ ＋ Ｆ ＝ Ｍ−Ｆ ＋ Ｈ・・・（２） 式（２）は、弱い金属及び水素間の結合Ｍ−Ｈの水素Ｈ
をフッ素Ｆによる置換を示す。−は結合を表す。 Ｍ〜Ｏ〜Ｍ ＋ Ｆ ＝ Ｍ−Ｏ ＋ Ｆ−Ｍ・・・（３） 式（３）は、歪んだ金属及び酸素間の結合Ｍ〜Ｏ〜Ｍに
おける一方の結合にフッ素Ｆを置換することによる応力
緩和を示す。〜は歪んだ結合を表す。 Ｍ〜Ｎ〜Ｍ ＋ Ｆ ＝ Ｍ−Ｎ ＋ Ｆ−Ｍ・・・（４） 式（４）は、歪んだ金属及び窒素間の結合Ｍ〜Ｎ〜Ｍに
おける一方の結合にフッ素Ｆを置換することによる応力
緩和を示す。〜は歪んだ結合を表す。 Ｓｉ− ＋ Ｆ ＝ Ｓｉ−Ｆ ・・・（５） 式（５）は、シリコンＳｉのダングリングボンドをフッ
素Ｆによる終端を示す。−は結合を表す。 Ｓｉ−Ｈ ＋ Ｆ ＝ Ｓｉ−Ｆ ＋ Ｈ・・・（６） 式（６）は、弱いシリコン及び水素間の結合Ｓｉ−Ｈの
水素Ｈをフッ素Ｆによる置換を示す。−は結合を表す。 Ｓｉ〜Ｏ〜Ｓｉ ＋ Ｆ ＝ Ｓｉ−Ｏ ＋ Ｆ−Ｓｉ・・・（７） 式（７）は、歪んだ金属及び酸素間の結合Ｓｉ〜Ｏ〜Ｓ
ｉにおける一方の結合にフッ素Ｆを置換することによる
応力緩和を示す。〜は歪んだ結合を表す。 Ｓｉ〜Ｎ〜Ｓｉ ＋ Ｆ ＝ Ｓｉ−Ｎ ＋ Ｆ−Ｓｉ・・・（８） 式（８）は、歪んだシリコン及び窒素間の結合Ｓｉ〜Ｎ
〜Ｓｉにおける一方の結合にフッ素Ｆを置換することで
応力緩和を示す。〜は歪んだ結合を表す。
【００２９】このようにフッ素を金属酸化物に作用させ
ることによって、配位数を３以下にすることが可能とな
り、図１に示すようにゲート絶縁膜の欠陥を減少させる
ことが可能となる。
ることによって、配位数を３以下にすることが可能とな
り、図１に示すようにゲート絶縁膜の欠陥を減少させる
ことが可能となる。
【００３０】図２は、フッ素を含有する金属酸化物から
なるゲート絶縁膜及びフッ素を含有しない金属酸化物か
らなるゲート絶縁膜に高電界を長時間印加した場合の特
性（Ｔｉｍｅ−Ｄｅｐｅｎｄｅｎｃｅ−Ｄｉｅｌｅｃｔ
ｒｉｃ−Ｂｒｅａｋｄｏｗｎ（ＴＤＤＢ））である。横
軸は一定電界を印加し続けた場合の絶縁破壊に至るまで
のゲート絶縁膜中への電荷注入量（Ｃｈａｒｇｅ−ｔｏ
−Ｂｒｅａｋｄｏｗｎ（ＱＢＤ））を表し、縦軸は絶縁
破壊の累積不良率Ｐをｌｎ（−ｌｎ（１−Ｐ））として
表している。
なるゲート絶縁膜及びフッ素を含有しない金属酸化物か
らなるゲート絶縁膜に高電界を長時間印加した場合の特
性（Ｔｉｍｅ−Ｄｅｐｅｎｄｅｎｃｅ−Ｄｉｅｌｅｃｔ
ｒｉｃ−Ｂｒｅａｋｄｏｗｎ（ＴＤＤＢ））である。横
軸は一定電界を印加し続けた場合の絶縁破壊に至るまで
のゲート絶縁膜中への電荷注入量（Ｃｈａｒｇｅ−ｔｏ
−Ｂｒｅａｋｄｏｗｎ（ＱＢＤ））を表し、縦軸は絶縁
破壊の累積不良率Ｐをｌｎ（−ｌｎ（１−Ｐ））として
表している。
【００３１】図２に示すように、フッ素を含有する金属
酸化物からなるゲート絶縁膜では、フッ素を含有しない
金属酸化物からなるゲート絶縁膜と比較して、ＱＢＤ値
全体が高い方にシフトされ、絶縁破壊耐性が向上してい
ることが分かる。特に累積不良率が低い段階でのＱＢＤ
値のシフト量が大きい。
酸化物からなるゲート絶縁膜では、フッ素を含有しない
金属酸化物からなるゲート絶縁膜と比較して、ＱＢＤ値
全体が高い方にシフトされ、絶縁破壊耐性が向上してい
ることが分かる。特に累積不良率が低い段階でのＱＢＤ
値のシフト量が大きい。
【００３２】このようにフッ素を含有する金属酸化物で
は、ＱＢＤ値の分布がシャープに立っていることから、
ゲート絶縁膜の膜質が均質化されていることが分かる。
は、ＱＢＤ値の分布がシャープに立っていることから、
ゲート絶縁膜の膜質が均質化されていることが分かる。
【００３３】次に、金属酸化物にフッ素を添加すること
によって、耐環境性が向上する効果について説明する。
特にＬａ、Ｐｒ、Ｃｅ、Ｓｍ、ＥｃＧｄ、ＤｙＥｒ等の
ランタノイド及びＳｒ、Ｂａ等の酸化物は吸水性及び潮
解性があるために、プロセス中のエッチングや洗浄に対
してゲート絶縁膜が劣化する。
によって、耐環境性が向上する効果について説明する。
特にＬａ、Ｐｒ、Ｃｅ、Ｓｍ、ＥｃＧｄ、ＤｙＥｒ等の
ランタノイド及びＳｒ、Ｂａ等の酸化物は吸水性及び潮
解性があるために、プロセス中のエッチングや洗浄に対
してゲート絶縁膜が劣化する。
【００３４】そこで、これらの金属を用いた金属酸化物
及びシリコンを含有させた金属シリケイト酸化物からな
るゲート絶縁膜にフッ素を添加して、溶解性、潮解性及
び吸湿性を測定した。この実験により、例えばＬａ酸化
物は非常に高い溶解性、潮解性及び吸湿性を示していた
が、これにフッ素を添加したＬａ弗化酸化物は難溶性及
び高耐湿性を示した。特に、ゲート絶縁膜の表面、側面
及び界面にフッ素結合を添加することで、ゲート絶縁膜
の耐プロセス性を向上させることが可能であることが分
かった。
及びシリコンを含有させた金属シリケイト酸化物からな
るゲート絶縁膜にフッ素を添加して、溶解性、潮解性及
び吸湿性を測定した。この実験により、例えばＬａ酸化
物は非常に高い溶解性、潮解性及び吸湿性を示していた
が、これにフッ素を添加したＬａ弗化酸化物は難溶性及
び高耐湿性を示した。特に、ゲート絶縁膜の表面、側面
及び界面にフッ素結合を添加することで、ゲート絶縁膜
の耐プロセス性を向上させることが可能であることが分
かった。
【００３５】また、金属酸化物は誘電率が上がるほど、
シリコンの伝導電子帯に対するバリア高さが減少する傾
向が報告されている。これは金属酸化物をシリコン基板
のゲート絶縁膜として用いるには、重要な問題とされて
いる。
シリコンの伝導電子帯に対するバリア高さが減少する傾
向が報告されている。これは金属酸化物をシリコン基板
のゲート絶縁膜として用いるには、重要な問題とされて
いる。
【００３６】本発明では、金属酸化膜にフッ素を添加す
ることによって、エネルギーバンドギャップを広げるこ
とができ、シリコンの伝導電子帯に対するバリア高さが
増加する効果も有する。こうすることで電子状態（バン
ドアライメント）の改善を可能にし、リーク電流を低減
することが可能となる。
ることによって、エネルギーバンドギャップを広げるこ
とができ、シリコンの伝導電子帯に対するバリア高さが
増加する効果も有する。こうすることで電子状態（バン
ドアライメント）の改善を可能にし、リーク電流を低減
することが可能となる。
【００３７】図３は、本発明の実施形態にかかるゲート
構造を有するＭＩＳ型電界効果トランジスタの断面図で
ある。
構造を有するＭＩＳ型電界効果トランジスタの断面図で
ある。
【００３８】このＭＩＳ型電界効果トランジスタは、ｐ
型シリコン基板１０１と、このシリコン基板１０１上に
形成されたフッ素を含有する金属酸化物からなるゲート
絶縁膜１０３と、このゲート絶縁膜上に形成されたポリ
シリコンからなるゲート電極とを具備している。ゲート
電極１０４としては、ポリシリコンの換わりに、Ｔｉ
Ｎ、ＴａＮ、Ｗ、Ｎｂ、Ｚｒ、Ｒｕ、Ｒｕ酸化物等の金
属を有する電極を用いても良い。
型シリコン基板１０１と、このシリコン基板１０１上に
形成されたフッ素を含有する金属酸化物からなるゲート
絶縁膜１０３と、このゲート絶縁膜上に形成されたポリ
シリコンからなるゲート電極とを具備している。ゲート
電極１０４としては、ポリシリコンの換わりに、Ｔｉ
Ｎ、ＴａＮ、Ｗ、Ｎｂ、Ｚｒ、Ｒｕ、Ｒｕ酸化物等の金
属を有する電極を用いても良い。
【００３９】シリコン基板１０１中のゲート電極１０４
を挟む位置には、ｎ型不純物が導入された拡散層である
ソース／ドレイン領域１０５が形成されている。ゲート
電極１０４の側壁にはシリコン窒化膜からなるゲート側
壁１０６が形成されている。１０７はシリコン酸化膜か
らなる層間絶縁膜であり、層間絶縁膜１０７に設けられ
たコンタクト孔を介して、ゲート電極１０４及びソース
／ドレイン領域 １０５にＡｌ配線１０８が接続されて
いる。このＭＩＳ型電界効果トランジスタは素子分離領
域１０２によって、それぞれ素子分離されている。
を挟む位置には、ｎ型不純物が導入された拡散層である
ソース／ドレイン領域１０５が形成されている。ゲート
電極１０４の側壁にはシリコン窒化膜からなるゲート側
壁１０６が形成されている。１０７はシリコン酸化膜か
らなる層間絶縁膜であり、層間絶縁膜１０７に設けられ
たコンタクト孔を介して、ゲート電極１０４及びソース
／ドレイン領域 １０５にＡｌ配線１０８が接続されて
いる。このＭＩＳ型電界効果トランジスタは素子分離領
域１０２によって、それぞれ素子分離されている。
【００４０】このＭＩＳ型電界効果トランジスタのゲー
ト長を５０ｎｍとして形成し、動作確認をしたところ、
欠陥によるリーク電流も確認されず、水素や水分による
素子特性の劣化は見られなかった。
ト長を５０ｎｍとして形成し、動作確認をしたところ、
欠陥によるリーク電流も確認されず、水素や水分による
素子特性の劣化は見られなかった。
【００４１】次に、図３に示したＭＩＳ型電界効果トラ
ンジスタのゲート絶縁膜１０３の具体的な形成方法を説
明する。
ンジスタのゲート絶縁膜１０３の具体的な形成方法を説
明する。
【００４２】先ず、図４（ａ）に示すように、面方位
（１００）、比抵抗４Ωｃｍ〜６Ωｃｍのｐ型シリコン
基板１０１上に、反応性イオンエッチングにより、素子
分離のための溝を形成する。続いて、例えばＬＰ（ロー
プレッシャー）−ＴＥＯＳ膜を埋め込むことにより素子
分離領域１０２を形成する。
（１００）、比抵抗４Ωｃｍ〜６Ωｃｍのｐ型シリコン
基板１０１上に、反応性イオンエッチングにより、素子
分離のための溝を形成する。続いて、例えばＬＰ（ロー
プレッシャー）−ＴＥＯＳ膜を埋め込むことにより素子
分離領域１０２を形成する。
【００４３】次に、図４（ｂ）に示すように、例えば、
レーザーアブレーション成膜法を用いて、例えば酸素分
圧１×１０４Ｐａの雰囲気中、基板温度４００℃でＨｆ
Ｏ２からなる金属酸化物膜１０９を厚さ５ｎｍでシリコ
ン基板１０１上に形成する。レーザーアブレーション成
膜法を用いることで、原料ガスを光励起することによっ
て、各元素が十分なエネルギーを有し、金属原子と酸素
原子との組成比にずれが少ない膜を形成できる。組成比
にずれがないとダングリングボンドが生じ難く、欠陥が
少ない絶縁膜を形成することに有利に働く。
レーザーアブレーション成膜法を用いて、例えば酸素分
圧１×１０４Ｐａの雰囲気中、基板温度４００℃でＨｆ
Ｏ２からなる金属酸化物膜１０９を厚さ５ｎｍでシリコ
ン基板１０１上に形成する。レーザーアブレーション成
膜法を用いることで、原料ガスを光励起することによっ
て、各元素が十分なエネルギーを有し、金属原子と酸素
原子との組成比にずれが少ない膜を形成できる。組成比
にずれがないとダングリングボンドが生じ難く、欠陥が
少ない絶縁膜を形成することに有利に働く。
【００４４】また、レーザーアブレーション成膜法の変
わりに、スパッタ成膜法を用いて金属酸化物膜１０９を
形成しても良い。この場合、例えば酸素分圧４０ｍｔｏ
ｒｒの雰囲気中、基板温度３００℃で、Ｈｆ金属膜或い
はＨｆＯ２からなる金属酸化物を、厚さ３ｎｍでシリコ
ン基板１０１上に堆積した後に、６００℃〜８００℃の
酸素雰囲気中でアニールして、金属酸化物膜１０９を形
成できる。
わりに、スパッタ成膜法を用いて金属酸化物膜１０９を
形成しても良い。この場合、例えば酸素分圧４０ｍｔｏ
ｒｒの雰囲気中、基板温度３００℃で、Ｈｆ金属膜或い
はＨｆＯ２からなる金属酸化物を、厚さ３ｎｍでシリコ
ン基板１０１上に堆積した後に、６００℃〜８００℃の
酸素雰囲気中でアニールして、金属酸化物膜１０９を形
成できる。
【００４５】また、蒸着法を用いて金属酸化物膜１０９
を形成しても良い。この場合、例えば基板温度２００℃
で、Ｈｆ金属膜或いはＨｆＯ２からなる金属酸化物膜
を、厚さ４ｎｍでシリコン基板１０１上に堆積した後、
６００℃〜８００℃の酸素雰囲気中でアニールして、金
属酸化物膜１０９を形成できる。
を形成しても良い。この場合、例えば基板温度２００℃
で、Ｈｆ金属膜或いはＨｆＯ２からなる金属酸化物膜
を、厚さ４ｎｍでシリコン基板１０１上に堆積した後、
６００℃〜８００℃の酸素雰囲気中でアニールして、金
属酸化物膜１０９を形成できる。
【００４６】また、ＣＶＤ成膜法を用いて金属酸化物膜
１０９を形成しても良い。この場合、例えば、Ｃ１６Ｈ
３６ＨｆＯ４ガスと酸素ガスの混合ガス或いはＨｆＣｌ
４ガスとＮＨ３ガスと酸素ガスの混合ガス若しくはＨｆ
（ＳＯ４）２ガスとＮＨ３ガスと酸素ガスの混合ガス
等、Ｈｆを含むガスと酸素ガスの混合ガスを、１Ｐａ〜
１０4Ｐａの圧力、１ｓｃｃｍ〜１０００ｓｃｃｍの流
量で、それぞれ供給、排気し、基板温度を室温８００℃
程度の温度範囲で堆積した後、６００℃〜９００℃の酸
素雰囲気中でアニールして金属酸化物１０９を形成でき
る。このとき酸素ガスとして励起酸素を照射しても良
い。
１０９を形成しても良い。この場合、例えば、Ｃ１６Ｈ
３６ＨｆＯ４ガスと酸素ガスの混合ガス或いはＨｆＣｌ
４ガスとＮＨ３ガスと酸素ガスの混合ガス若しくはＨｆ
（ＳＯ４）２ガスとＮＨ３ガスと酸素ガスの混合ガス
等、Ｈｆを含むガスと酸素ガスの混合ガスを、１Ｐａ〜
１０4Ｐａの圧力、１ｓｃｃｍ〜１０００ｓｃｃｍの流
量で、それぞれ供給、排気し、基板温度を室温８００℃
程度の温度範囲で堆積した後、６００℃〜９００℃の酸
素雰囲気中でアニールして金属酸化物１０９を形成でき
る。このとき酸素ガスとして励起酸素を照射しても良
い。
【００４７】また、金属酸化物膜１０９に、シリコンを
含有する金属シリケイト酸化物膜を形成しても良い。こ
の場合、例えば、レーザーアブレーション成膜法を用い
て、例えば酸素分圧１×１０４Ｐａの雰囲気中、基板温
度４００℃でＨｆ、Ｓｉ、酸素原子を有するターゲット
を用いて、Ｈｆシリケイト酸化物膜１０９を厚さ５ｎｍ
でシリコン基板１０１上に形成できる。レーザーアブレ
ーション成膜法を用いることで、原料ガスを光励起する
ことによって、各元素が十分なエネルギーを有し、金属
原子と酸素原子との組成比にずれが少ない膜を形成でき
る。組成比にずれがないとダングリングボンドが生じ難
く、欠陥が少ない絶縁膜を形成することに有利に働く。
含有する金属シリケイト酸化物膜を形成しても良い。こ
の場合、例えば、レーザーアブレーション成膜法を用い
て、例えば酸素分圧１×１０４Ｐａの雰囲気中、基板温
度４００℃でＨｆ、Ｓｉ、酸素原子を有するターゲット
を用いて、Ｈｆシリケイト酸化物膜１０９を厚さ５ｎｍ
でシリコン基板１０１上に形成できる。レーザーアブレ
ーション成膜法を用いることで、原料ガスを光励起する
ことによって、各元素が十分なエネルギーを有し、金属
原子と酸素原子との組成比にずれが少ない膜を形成でき
る。組成比にずれがないとダングリングボンドが生じ難
く、欠陥が少ない絶縁膜を形成することに有利に働く。
【００４８】また、レーザーアブレーション成膜法の変
わりに、スパッタ成膜法を用いて金属シリケイト酸化物
膜１０９を形成しても良い。この場合、例えば酸素分圧
４０ｍｔｏｒｒの雰囲気中、基板温度３００℃で、Ｈｆ
金属膜又はＨｆシリサイド膜をシリコン基板１０１上に
堆積した後に、６００℃〜８００℃の酸素雰囲気中でア
ニールして、Ｈｆシリケイト酸化物膜１０９を形成する
ことができる。
わりに、スパッタ成膜法を用いて金属シリケイト酸化物
膜１０９を形成しても良い。この場合、例えば酸素分圧
４０ｍｔｏｒｒの雰囲気中、基板温度３００℃で、Ｈｆ
金属膜又はＨｆシリサイド膜をシリコン基板１０１上に
堆積した後に、６００℃〜８００℃の酸素雰囲気中でア
ニールして、Ｈｆシリケイト酸化物膜１０９を形成する
ことができる。
【００４９】また、蒸着法を用いて金属シリケイト酸化
物膜１０９を形成しても良い。この場合、例えば基板温
度２００℃で、Ｈｆ金属膜又はＨｆシリサイド膜を、厚
さ４ｎｍでシリコン基板１０１上に堆積した後、６００
℃〜８００℃の酸素雰囲気中でアニールして、Ｈｆシリ
ケイト酸化物膜１０９を形成できる。
物膜１０９を形成しても良い。この場合、例えば基板温
度２００℃で、Ｈｆ金属膜又はＨｆシリサイド膜を、厚
さ４ｎｍでシリコン基板１０１上に堆積した後、６００
℃〜８００℃の酸素雰囲気中でアニールして、Ｈｆシリ
ケイト酸化物膜１０９を形成できる。
【００５０】また、ＣＶＤ成膜法を用いて金属シリケイ
ト酸化物膜１０９を形成しても良い。この場合、例え
ば、Ｃ１６Ｈ３６ＨｆＯ４ガスとモノシラン（Ｓｉ
Ｈ４）ガスと窒素ガスの混合ガス或いはＨｆＣｌ４ガス
とＮＨ３ガスとモノシラン（ＳｉＨ ４）ガスの混合ガス
若しくはＨｆ（ＳＯ４）２ガスとＮＨ３ガスとモノシラ
ン（ＳｉＨ４）ガスの混合ガス等、Ｈｆを含むガスとシ
リコンを含むガスの混合ガスを、１Ｐａ〜１０4Ｐａの
圧力、１ｓｃｃｍ〜１０００ｓｃｃｍの流量で、それぞ
れ供給、排気し、基板温度を室温８００℃程度の温度範
囲で堆積した後、６００℃〜９００℃の酸素雰囲気中で
アニールして金属シリケイト酸化物膜１０９を形成でき
る。
ト酸化物膜１０９を形成しても良い。この場合、例え
ば、Ｃ１６Ｈ３６ＨｆＯ４ガスとモノシラン（Ｓｉ
Ｈ４）ガスと窒素ガスの混合ガス或いはＨｆＣｌ４ガス
とＮＨ３ガスとモノシラン（ＳｉＨ ４）ガスの混合ガス
若しくはＨｆ（ＳＯ４）２ガスとＮＨ３ガスとモノシラ
ン（ＳｉＨ４）ガスの混合ガス等、Ｈｆを含むガスとシ
リコンを含むガスの混合ガスを、１Ｐａ〜１０4Ｐａの
圧力、１ｓｃｃｍ〜１０００ｓｃｃｍの流量で、それぞ
れ供給、排気し、基板温度を室温８００℃程度の温度範
囲で堆積した後、６００℃〜９００℃の酸素雰囲気中で
アニールして金属シリケイト酸化物膜１０９を形成でき
る。
【００５１】また、金属シリケイト酸化物膜１０９を形
成する別の方法として、図４（ｃ）に示すように、酸素
雰囲気中で加熱又はＢＯＸ（燃焼酸化）或いはＣＶＤに
よって、シリコン基板１０１上に厚さ１ｎｍ〜４ｎｍ程
度のＳｉＯ２膜１１４を形成する。次に、例えばＨｆ金
属ターゲット或いはＨｆ金属原子とシリコン原子を少な
くとも含んだターゲットを用いて、蒸着法でＳｉＯ２膜
上に金属元素を有する膜１１５を堆積する。
成する別の方法として、図４（ｃ）に示すように、酸素
雰囲気中で加熱又はＢＯＸ（燃焼酸化）或いはＣＶＤに
よって、シリコン基板１０１上に厚さ１ｎｍ〜４ｎｍ程
度のＳｉＯ２膜１１４を形成する。次に、例えばＨｆ金
属ターゲット或いはＨｆ金属原子とシリコン原子を少な
くとも含んだターゲットを用いて、蒸着法でＳｉＯ２膜
上に金属元素を有する膜１１５を堆積する。
【００５２】次に、例えば、真空中もしくは窒素中で４
００℃〜９００℃の加熱することによって、金属元素を
含有する膜１１５をＳｉＯ２膜１１４中に拡散させる。
こうして図４（ｂ）に示すように、シリコン基板１０１
上に、金属原子、シリコン原子、酸素原子を含有する金
属シリケイト酸化物膜１０９を形成できる。
００℃〜９００℃の加熱することによって、金属元素を
含有する膜１１５をＳｉＯ２膜１１４中に拡散させる。
こうして図４（ｂ）に示すように、シリコン基板１０１
上に、金属原子、シリコン原子、酸素原子を含有する金
属シリケイト酸化物膜１０９を形成できる。
【００５３】金属酸化物膜或いは金属シリケイト酸化物
膜１０９には窒素原子を含有する処理を行っても良い。
膜１０９には窒素原子を含有する処理を行っても良い。
【００５４】次に、上述した工程によりシリコン基板１
０１上に、金属酸化物膜１０９を形成した後に、金属酸
化物膜１０９上にゲート電極を形成する工程を説明す
る。
０１上に、金属酸化物膜１０９を形成した後に、金属酸
化物膜１０９上にゲート電極を形成する工程を説明す
る。
【００５５】先ず、図４（ｄ）に示すように、ＣＶＤ成
膜法によって、金属酸化物膜或いは金属シリケイト酸化
物膜１０９上にポリシリコン膜を全面に堆積して、パタ
ーニングし素子領域にポリシリコン膜１０４ を形成す
る。
膜法によって、金属酸化物膜或いは金属シリケイト酸化
物膜１０９上にポリシリコン膜を全面に堆積して、パタ
ーニングし素子領域にポリシリコン膜１０４ を形成す
る。
【００５６】次に、ポリシリコン膜１０４中に、例えば
オキシ塩化リン（ＰＯＣｌ３）を用いて、８５０℃で３
０分間のリン拡散処理を行い、ポリシリコン膜１０４を
低抵抗化させる。
オキシ塩化リン（ＰＯＣｌ３）を用いて、８５０℃で３
０分間のリン拡散処理を行い、ポリシリコン膜１０４を
低抵抗化させる。
【００５７】次に、図５（ａ）に示すように、全面に、
例えば加速電圧８０ｋｅＶ、ドーズ量１×１０１５ｃｍ
−２でフッ素をイオン注入する。イオン注入するフッ素
はＦやＦ＋、ＢＦ３の形で注入される。このとき、イオ
ン注入直後のフッ素の分布は、金属酸化物膜１０９、シ
リコン基板１０１及びポリシリコン膜１０４に拡がった
分布となる。
例えば加速電圧８０ｋｅＶ、ドーズ量１×１０１５ｃｍ
−２でフッ素をイオン注入する。イオン注入するフッ素
はＦやＦ＋、ＢＦ３の形で注入される。このとき、イオ
ン注入直後のフッ素の分布は、金属酸化物膜１０９、シ
リコン基板１０１及びポリシリコン膜１０４に拡がった
分布となる。
【００５８】次に、図５（ｂ）に示すように、例えば、
窒素雰囲気中、８５０℃で３０分間の熱処理をすること
で注入されたフッ素を金属酸化物膜１０９に拡散させる
ことで、フッ素を含有する金属酸化物からなるゲート絶
縁膜１０３を形成する。
窒素雰囲気中、８５０℃で３０分間の熱処理をすること
で注入されたフッ素を金属酸化物膜１０９に拡散させる
ことで、フッ素を含有する金属酸化物からなるゲート絶
縁膜１０３を形成する。
【００５９】ここではゲート電極となるポリシリコン膜
１０４上から直接フッ素をイオン注入したが、イオン注
入時にダメージを与える恐れがある。特にゲート電極に
金属（酸化物）電極を用いた場合、ダメージによって電
極構成元素がゲート絶縁膜中へ混入することが考えられ
るために、図５（ｃ）に示すように、ゲート電極１０４
上に酸化膜等からなる犠牲層１１６を例えば厚さ２０ｎ
ｍ形成し、これを通過させるようにフッ素をイオン注入
してもよい。
１０４上から直接フッ素をイオン注入したが、イオン注
入時にダメージを与える恐れがある。特にゲート電極に
金属（酸化物）電極を用いた場合、ダメージによって電
極構成元素がゲート絶縁膜中へ混入することが考えられ
るために、図５（ｃ）に示すように、ゲート電極１０４
上に酸化膜等からなる犠牲層１１６を例えば厚さ２０ｎ
ｍ形成し、これを通過させるようにフッ素をイオン注入
してもよい。
【００６０】次に、図５（ｄ）に示すように、ゲート部
を残してポリシリコン膜１０４及びゲート絶縁膜１０３
を、シリコン基板１０１表面が露出するまでエッチング
する。次に、ゲート部の側壁に厚さ１００ｎｍ程度のＣ
ＶＤシリコン窒化膜からなるゲート側壁１０６を形成す
る。このゲート側壁１０６は、例えば、全面に厚さ１０
０ｎｍのシリコン窒化膜をＣＶＤ法により堆積し、反応
性イオンエッチング法によりエッチングして形成すれば
よい。
を残してポリシリコン膜１０４及びゲート絶縁膜１０３
を、シリコン基板１０１表面が露出するまでエッチング
する。次に、ゲート部の側壁に厚さ１００ｎｍ程度のＣ
ＶＤシリコン窒化膜からなるゲート側壁１０６を形成す
る。このゲート側壁１０６は、例えば、全面に厚さ１０
０ｎｍのシリコン窒化膜をＣＶＤ法により堆積し、反応
性イオンエッチング法によりエッチングして形成すれば
よい。
【００６１】以後の工程は、通常のＭＩＳ型電界効果ト
ランジスタの製造工程と同様に、例えば加速電圧２０Ｋ
ｅＶ、ドーズ量１×１０１５ｃｍ−２で砒素のイオン注
入を行い、９５０℃で３０秒間の熱処理を行い、砒素を
シリコン基板１０１中に拡散して活性化させ、ソース／
ドレイン領域１０５を形成する。続いて、化学気相成長
法によって全面に酸化シリコンからなる層間絶縁膜１０
７を堆積し、この層間絶縁膜１０７にコンタクト孔を開
口する。続いて、スパッタ法によって全面にＡｌ膜を堆
積し、このＡｌ膜を反応性イオンエッチングによってパ
ターニングして、配線１０８を形成する。
ランジスタの製造工程と同様に、例えば加速電圧２０Ｋ
ｅＶ、ドーズ量１×１０１５ｃｍ−２で砒素のイオン注
入を行い、９５０℃で３０秒間の熱処理を行い、砒素を
シリコン基板１０１中に拡散して活性化させ、ソース／
ドレイン領域１０５を形成する。続いて、化学気相成長
法によって全面に酸化シリコンからなる層間絶縁膜１０
７を堆積し、この層間絶縁膜１０７にコンタクト孔を開
口する。続いて、スパッタ法によって全面にＡｌ膜を堆
積し、このＡｌ膜を反応性イオンエッチングによってパ
ターニングして、配線１０８を形成する。
【００６２】このような工程を経て、図３に示すＭＩＳ
型電界効果トランジスタを形成することができる。
型電界効果トランジスタを形成することができる。
【００６３】このようにして形成されたＭＩＳ型電界効
果トランジスタの絶縁特性を調べたところ、良好なもの
であった。また、フッ素を導入して金属酸化物膜中の結
合を切ったあとに、熱処理を行うことによって、結合の
再構成をすることも可能である。
果トランジスタの絶縁特性を調べたところ、良好なもの
であった。また、フッ素を導入して金属酸化物膜中の結
合を切ったあとに、熱処理を行うことによって、結合の
再構成をすることも可能である。
【００６４】また、本実施形態のＭＩＳ型電界効果トラ
ンジスタの製造方法において、図６に示すように、フッ
素を含有する金属酸化物からなるゲート絶縁膜１０３を
形成する際に、励起酸素を照射しながら金属原子と酸素
原子を含むターゲットを使い、蒸着法やスパッタ法によ
って絶縁膜を堆積させた後に、フッ素原子を含む雰囲
気、例えばＮＦ３ガス及び酸素ガスの混合ガス等にさら
して加熱し、ゲート絶縁膜１０３にフッ素を浸透させて
も良い。この場合に、励起酸素、励起窒素、励起フッ素
を代用、もしくは併用しても良い。
ンジスタの製造方法において、図６に示すように、フッ
素を含有する金属酸化物からなるゲート絶縁膜１０３を
形成する際に、励起酸素を照射しながら金属原子と酸素
原子を含むターゲットを使い、蒸着法やスパッタ法によ
って絶縁膜を堆積させた後に、フッ素原子を含む雰囲
気、例えばＮＦ３ガス及び酸素ガスの混合ガス等にさら
して加熱し、ゲート絶縁膜１０３にフッ素を浸透させて
も良い。この場合に、励起酸素、励起窒素、励起フッ素
を代用、もしくは併用しても良い。
【００６５】また、本実施形態のＭＩＳ型電界効果トラ
ンジスタの製造方法において、図７に示すように、金属
酸化物膜を形成する前に、予めシリコン基板１０１にフ
ッ素元素をイオン注入する。そして金属酸化物膜を成膜
した後に、この基板をアニールすることで、シリコン基
板１０１から金属酸化物膜中にフッ素を拡散させて、フ
ッ素を含有する金属酸化物膜からなるゲート絶縁膜１０
３を形成しても良い。
ンジスタの製造方法において、図７に示すように、金属
酸化物膜を形成する前に、予めシリコン基板１０１にフ
ッ素元素をイオン注入する。そして金属酸化物膜を成膜
した後に、この基板をアニールすることで、シリコン基
板１０１から金属酸化物膜中にフッ素を拡散させて、フ
ッ素を含有する金属酸化物膜からなるゲート絶縁膜１０
３を形成しても良い。
【００６６】また、本実施形態のＭＩＳ型電界効果トラ
ンジスタの製造方法において、図８に示すように、ソー
ス／ドレイン領域１０５にフッ素を過剰（１×１０１５
ｃｍ −２以上）にインプラし、アニールすることによっ
て、ソース／ドレイン領域１０５から金属酸化物膜中に
フッ素を拡散させて、フッ素を含有する金属酸化物膜か
らなるゲート絶縁膜１０３を形成しても良い。
ンジスタの製造方法において、図８に示すように、ソー
ス／ドレイン領域１０５にフッ素を過剰（１×１０１５
ｃｍ −２以上）にインプラし、アニールすることによっ
て、ソース／ドレイン領域１０５から金属酸化物膜中に
フッ素を拡散させて、フッ素を含有する金属酸化物膜か
らなるゲート絶縁膜１０３を形成しても良い。
【００６７】また、本実施形態のＭＩＳ型電界効果トラ
ンジスタの製造方法において、図９に示すように、ＣＶ
Ｄ法にてＮＦ３ガスをキャリアガスに用いて成膜するこ
とによって、フッ素を含有する金属酸化物からなるゲー
ト絶縁膜１０３を形成しても良い。
ンジスタの製造方法において、図９に示すように、ＣＶ
Ｄ法にてＮＦ３ガスをキャリアガスに用いて成膜するこ
とによって、フッ素を含有する金属酸化物からなるゲー
ト絶縁膜１０３を形成しても良い。
【００６８】また、本実施形態のＭＩＳ型電界効果トラ
ンジスタの製造方法において、図１０に示すように、フ
ッ素或いはフッ素イオンをイオン注入もしくはＣＶＤガ
スにフッ素ガスを用いることで、窒化シリコン等からな
るゲート側壁１０６にフッ素を含有させ、熱処理によっ
てゲート側壁１０６から絶縁膜にフッ素を拡散させて、
フッ素を含有する金属酸化物からなるゲート絶縁膜１０
３を形成しても良い。
ンジスタの製造方法において、図１０に示すように、フ
ッ素或いはフッ素イオンをイオン注入もしくはＣＶＤガ
スにフッ素ガスを用いることで、窒化シリコン等からな
るゲート側壁１０６にフッ素を含有させ、熱処理によっ
てゲート側壁１０６から絶縁膜にフッ素を拡散させて、
フッ素を含有する金属酸化物からなるゲート絶縁膜１０
３を形成しても良い。
【００６９】また、本実施形態のＭＩＳ型電界効果トラ
ンジスタの製造方法において、図１１に示すように、フ
ッ素或いはフッ素イオンを、素子分離領域１０２に過剰
（１×１０１５ｃｍ−２以上）に浸透させ、熱処理によ
って、素子分離領域１０２から絶縁膜にフッ素を拡散さ
せて、フッ素を含有する金属酸化物からなるゲート絶縁
膜１０３を形成しても良い。
ンジスタの製造方法において、図１１に示すように、フ
ッ素或いはフッ素イオンを、素子分離領域１０２に過剰
（１×１０１５ｃｍ−２以上）に浸透させ、熱処理によ
って、素子分離領域１０２から絶縁膜にフッ素を拡散さ
せて、フッ素を含有する金属酸化物からなるゲート絶縁
膜１０３を形成しても良い。
【００７０】また、本実施形態のＭＩＳ型電界効果トラ
ンジスタの製造方法において、図１２に示すように、ゲ
ート加工後フッ素をシリコン基板１０１に対して角度を
持たせて斜めからイオン注入させることにより、ゲート
電極１０４及びゲート絶縁膜１０３に導入させても良
い。こうしてフッ素を含有する金属酸化物からなるゲー
ト絶縁膜１０３を形成できる。
ンジスタの製造方法において、図１２に示すように、ゲ
ート加工後フッ素をシリコン基板１０１に対して角度を
持たせて斜めからイオン注入させることにより、ゲート
電極１０４及びゲート絶縁膜１０３に導入させても良
い。こうしてフッ素を含有する金属酸化物からなるゲー
ト絶縁膜１０３を形成できる。
【００７１】また、ゲート絶縁膜１０３へダメージを与
えないようにする必要があるため、絶縁膜へフッ素を導
入する手法として、ゲート電極、基板、側壁、素子分
離、層間絶縁膜、拡散領域等へフッ素、フッ素イオンを
導入し、絶縁膜へ拡散させる手法が望ましい。
えないようにする必要があるため、絶縁膜へフッ素を導
入する手法として、ゲート電極、基板、側壁、素子分
離、層間絶縁膜、拡散領域等へフッ素、フッ素イオンを
導入し、絶縁膜へ拡散させる手法が望ましい。
【００７２】また、フッ素イオン注入後に高温の熱処理
が不可能な素子の場合、ゲート絶縁膜１０３を通過する
ようにフッ素をイオン注入すると、ゲート絶縁膜１０３
の構造を再構築することができない。そこでシリコン基
板１０１及びゲート電極１０４にフッ素を導入しておけ
ば、低温でゲート絶縁膜１０３にフッ素を導入させるこ
とができる。
が不可能な素子の場合、ゲート絶縁膜１０３を通過する
ようにフッ素をイオン注入すると、ゲート絶縁膜１０３
の構造を再構築することができない。そこでシリコン基
板１０１及びゲート電極１０４にフッ素を導入しておけ
ば、低温でゲート絶縁膜１０３にフッ素を導入させるこ
とができる。
【００７３】また、本発明は、基板と、この基板上に形
成されたトンネル絶縁膜と、このトンネル絶縁膜上に形
成された浮遊ゲートと、この浮遊ゲート上に形成された
ゲート絶縁膜と、このゲート絶縁膜上に形成された制御
ゲートを具備する不揮発性半導体記憶装置にも用いるこ
とができる。
成されたトンネル絶縁膜と、このトンネル絶縁膜上に形
成された浮遊ゲートと、この浮遊ゲート上に形成された
ゲート絶縁膜と、このゲート絶縁膜上に形成された制御
ゲートを具備する不揮発性半導体記憶装置にも用いるこ
とができる。
【００７４】この場合トンネル絶縁膜、浮遊ゲート、ゲ
ート絶縁膜及びゲート電極のうち少なくとも一つの層に
フッ素を添加して、熱処理によってトンネル絶縁膜或い
はゲート絶縁膜にフッ素を導入すればよい。こうするこ
とで欠陥が誘起され難く、水素や水分の耐性が強い絶縁
膜が得られる。
ート絶縁膜及びゲート電極のうち少なくとも一つの層に
フッ素を添加して、熱処理によってトンネル絶縁膜或い
はゲート絶縁膜にフッ素を導入すればよい。こうするこ
とで欠陥が誘起され難く、水素や水分の耐性が強い絶縁
膜が得られる。
【００７５】
【発明の効果】本発明は、欠陥が誘起され難くかつ水素
や水分の耐性が強い金属酸化物をゲート絶縁膜として用
いたＭＩＳ型電界効果トランジスタ或いは不揮発性半導
体記憶装置を提供できる。
や水分の耐性が強い金属酸化物をゲート絶縁膜として用
いたＭＩＳ型電界効果トランジスタ或いは不揮発性半導
体記憶装置を提供できる。
【図１】 種々の金属酸化物について、その金属の平均
配位数（Ｎａｖ．）を横軸にとり、シリコン基板とゲー
ト絶縁膜との界面近傍の欠陥密度との関係を、ＴｉＯ２
の欠陥密度を１として規格化したものを縦軸にとったグ
ラフ。
配位数（Ｎａｖ．）を横軸にとり、シリコン基板とゲー
ト絶縁膜との界面近傍の欠陥密度との関係を、ＴｉＯ２
の欠陥密度を１として規格化したものを縦軸にとったグ
ラフ。
【図２】 フッ素を含有する金属酸化物からなるゲート
絶縁膜及びフッ素を含有しない金属酸化物からなるゲー
ト絶縁膜に高電界を長時間印加した場合の特性図。
絶縁膜及びフッ素を含有しない金属酸化物からなるゲー
ト絶縁膜に高電界を長時間印加した場合の特性図。
【図３】 本発明の実施形態にかかるゲート構造を有す
るＭＩＳ型電界効果トランジスタの断面図。
るＭＩＳ型電界効果トランジスタの断面図。
【図４】 図３に示したＭＩＳ型電界効果トランジスタ
のゲート絶縁膜の具体的な形成方法を説明するための断
面図。
のゲート絶縁膜の具体的な形成方法を説明するための断
面図。
【図５】 図３に示したＭＩＳ型電界効果トランジスタ
のゲート絶縁膜の具体的な形成方法を説明するための断
面図。
のゲート絶縁膜の具体的な形成方法を説明するための断
面図。
【図６】 図３に示したＭＩＳ型電界効果トランジスタ
のゲート絶縁膜の具体的な形成方法を説明するための断
面図。
のゲート絶縁膜の具体的な形成方法を説明するための断
面図。
【図７】 図３に示したＭＩＳ型電界効果トランジスタ
のゲート絶縁膜の具体的な形成方法を説明するための断
面図。
のゲート絶縁膜の具体的な形成方法を説明するための断
面図。
【図８】 図３に示したＭＩＳ型電界効果トランジスタ
の製造方法を説明するための断面図。
の製造方法を説明するための断面図。
【図９】 図３に示したＭＩＳ型電界効果トランジスタ
の製造方法を説明するための断面図。
の製造方法を説明するための断面図。
【図１０】 図３に示したＭＩＳ型電界効果トランジス
タの製造方法を説明するための断面図。
タの製造方法を説明するための断面図。
【図１１】 図３に示したＭＩＳ型電界効果トランジス
タの製造方法を説明するための断面図。
タの製造方法を説明するための断面図。
【図１２】 図３に示したＭＩＳ型電界効果トランジス
タの製造方法を説明するための断面図。
タの製造方法を説明するための断面図。
１０１・・・シリコン基板 １０２・・・素子分離領域 １０３・・・ゲート絶縁膜 １０４・・・ゲート電極 １０５・・・ソース／ドレイン領域 １０６・・・ゲート側壁 １０７・・・層間絶縁膜 １０８・・・Ａｌ配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 (72)発明者 佐竹 秀喜 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 福島 伸 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5F058 BA07 BA20 BC03 BC04 BF23 BF27 BF37 BF80 BH03 BJ01 BJ10 5F083 EP42 EP44 GA06 JA01 JA02 JA07 JA38 JA39 JA40 PR21 PR22 PR33 5F101 BA42 BA45 BA48 BA62 BC01 BF09 BH16 5F140 AA19 AA24 AC32 BA01 BD01 BD11 BD17 BE09 BE10 BE15 BE17 BF01 BF04 BF05 BF07 BF10 BG08 BG14 BG20 BG28 BG42 BG44 BG52 BK13 BK21 CA03 CB04 CC03 CC12
Claims (15)
- 【請求項１】シリコン基板と、 前記シリコン基板上に形成された少なくとも一部にフッ
素を含有する金属酸化物からなるゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極とを具備す
ることを特徴とするＭＩＳ型電界効果トランジスタ。 - 【請求項２】前記ゲート絶縁膜にシリコンを含有するこ
とを特徴とする請求項１記載のＭＩＳ型電界効果トラン
ジスタ。 - 【請求項３】前記ゲート絶縁膜に窒素を含有することを
特徴とする請求項１記載のＭＩＳ型電界効果トランジス
タ。 - 【請求項４】前記ゲート絶縁膜が強誘電体であることを
特徴とする請求項１記載のＭＩＳ型電界効果トランジス
タ。 - 【請求項５】前記フッ素の平均濃度が１atomic％以下で
あることを特徴とする請求項１乃至請求項４のいずれか
に記載されたＭＩＳ型電界効果トランジスタ。 - 【請求項６】前記金属酸化物はＺｒ、Ｈｆ、Ｔｉ、Ａ
ｌ、Ｙ、Ｍｇ、Ｂｉ及びＴａから選ばれる少なくとも一
種の金属の酸化物であることを特徴とする請求項１乃至
請求項５のいずれかに記載されたＭＩＳ型電界効果トラ
ンジスタ。 - 【請求項７】前記金属酸化物はＬａ、Ｐｒ、Ｃｅ、Ｓ
ｍ、Ｅｃ、Ｇｄ、Ｄｙ、Ｅｒ、Ｓｒ及びＢａから選ばれ
る少なくとも一種の元素の酸化物であることを特徴とす
る請求項１乃至請求項５のいずれかに記載されたＭＩＳ
型電界効果トランジスタ。 - 【請求項８】前記金属酸化物の平均配位数が３以上であ
ることを特徴とする請求項１乃至請求項５のいずれかに
記載されたＭＩＳ型電界効果トランジスタ。 - 【請求項９】シリコン基板上に金属酸化膜を形成する工
程と、 前記金属酸化膜上に３Ａ族或いは５Ａ族元素を含有する
シリコン膜を形成する工程と、 前記シリコン膜及び前記金属酸化膜中にフッ素或いはフ
ッ素を含むイオンを導入し熱処理する工程とを具備する
ことを特徴とするＭＩＳ型電界効果トランジスタの製造
方法。 - 【請求項１０】シリコン基板上に、フッ素を膜中に導入
しながらフッ素含有金属酸化膜を形成する工程と、 前記フッ素含有金属酸化膜上にゲート電極を形成する工
程とを具備することを特徴とするＭＩＳ型電界効果トラ
ンジスタの製造方法。 - 【請求項１１】シリコン基板と、 前記シリコン基板上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成された第１の電極と、 前記第１の電極上に形成された第２の絶縁膜と、 前記第２の絶縁膜上に形成された第２の電極とを具備
し、 前記第１の絶縁膜及び前記第２の絶縁膜のうち少なくと
も一方が、フッ素を含有する金属酸化物からなることを
特徴とする半導体記憶装置。 - 【請求項１２】前記金属酸化物はＺｒ、Ｈｆ、Ｔｉ、Ａ
ｌ、Ｙ、Ｍｇ、Ｂｉ及びＴａから選ばれる少なくとも一
種の金属の酸化物であることを特徴とする請求項１１記
載の半導体記憶装置。 - 【請求項１３】前記金属酸化物の金属はＬａ、Ｐｒ、Ｃ
ｅ、Ｓｍ、Ｅｃ、Ｇｅ、Ｄｙ、Ｅｒ、Ｓｒ及びＢａから
選ばれる少なくとも一種の元素の酸化物であることを特
徴とする請求項１１記載の半導体記憶装置。 - 【請求項１４】前記金属酸化物の平均配位数が３以上で
あることを特徴とする請求項１１記載の半導体記憶装
置。 - 【請求項１５】シリコン基板上に金属酸化物からなる第
１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第１の電極を形成する工程と、 前記第１の電極上に金属酸化物からなる第２の絶縁膜を
形成する工程と、 前記第２の絶縁膜上に第２の電極を形成する工程を具備
し、 前記第１の絶縁膜、前記第１の電極、前記第２の絶縁膜
及び前記第２の電極から選ばれる少なくとも一つにフッ
素を導入する工程とを具備することを特徴とする半導体
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001100401A JP2002299614A (ja) | 2001-03-30 | 2001-03-30 | Ｍｉｓ型電界効果トランジスタ及びその製造方法及び半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001100401A JP2002299614A (ja) | 2001-03-30 | 2001-03-30 | Ｍｉｓ型電界効果トランジスタ及びその製造方法及び半導体記憶装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006270742A Division JP2007053392A (ja) | 2006-10-02 | 2006-10-02 | Ｍｉｓ型電界効果トランジスタの製造方法及び半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002299614A true JP2002299614A (ja) | 2002-10-11 |
Family
ID=18953844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001100401A Pending JP2002299614A (ja) | 2001-03-30 | 2001-03-30 | Ｍｉｓ型電界効果トランジスタ及びその製造方法及び半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002299614A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004084313A1 (ja) * | 2003-03-20 | 2004-09-30 | Fujitsu Limited | 固定電荷を中和した高誘電体膜を有する半導体装置 |
| JP2005019463A (ja) * | 2003-06-23 | 2005-01-20 | Toshiba Corp | 半導体装置 |
| JP2005353999A (ja) * | 2004-06-14 | 2005-12-22 | Semiconductor Leading Edge Technologies Inc | 半導体装置およびその製造方法 |
| JP2006073704A (ja) * | 2004-09-01 | 2006-03-16 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2006114747A (ja) * | 2004-10-15 | 2006-04-27 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2006120688A (ja) * | 2004-10-19 | 2006-05-11 | Kobe Steel Ltd | 絶縁膜及びその製造方法、並びに絶縁膜を備えた電子デバイス |
| JP2007520091A (ja) * | 2004-02-03 | 2007-07-19 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | ドープされたゲート誘電体を有するトランジスタ |
| JP2008071976A (ja) * | 2006-09-14 | 2008-03-27 | Toshiba Corp | 絶縁膜、およびそれを用いた半導体装置 |
| JP2011103481A (ja) * | 2011-01-13 | 2011-05-26 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2012023360A (ja) * | 2010-06-18 | 2012-02-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8354670B2 (en) | 2009-12-22 | 2013-01-15 | Samsung Electronics Co., Ltd. | Transistor, method of manufacturing transistor, and electronic device including transistor |
| US10886132B2 (en) | 2016-07-06 | 2021-01-05 | SCREEN Holdings Co., Ltd. | Manufacturing method of high-dielectric-constant gate insulating film of semiconductor device |
| WO2023189491A1 (ja) * | 2022-03-30 | 2023-10-05 | 株式会社ジャパンディスプレイ | 半導体装置 |
-
2001
- 2001-03-30 JP JP2001100401A patent/JP2002299614A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004084313A1 (ja) * | 2003-03-20 | 2004-09-30 | Fujitsu Limited | 固定電荷を中和した高誘電体膜を有する半導体装置 |
| JP2005019463A (ja) * | 2003-06-23 | 2005-01-20 | Toshiba Corp | 半導体装置 |
| JP2007520091A (ja) * | 2004-02-03 | 2007-07-19 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | ドープされたゲート誘電体を有するトランジスタ |
| JP4719161B2 (ja) * | 2004-02-03 | 2011-07-06 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | トランジスタの製造方法 |
| JP2005353999A (ja) * | 2004-06-14 | 2005-12-22 | Semiconductor Leading Edge Technologies Inc | 半導体装置およびその製造方法 |
| JP2006073704A (ja) * | 2004-09-01 | 2006-03-16 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2006114747A (ja) * | 2004-10-15 | 2006-04-27 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2006120688A (ja) * | 2004-10-19 | 2006-05-11 | Kobe Steel Ltd | 絶縁膜及びその製造方法、並びに絶縁膜を備えた電子デバイス |
| US7898015B2 (en) | 2006-09-14 | 2011-03-01 | Kabushiki Kaisha Toshiba | Insulating film and semiconductor device using this film |
| JP2008071976A (ja) * | 2006-09-14 | 2008-03-27 | Toshiba Corp | 絶縁膜、およびそれを用いた半導体装置 |
| US8354670B2 (en) | 2009-12-22 | 2013-01-15 | Samsung Electronics Co., Ltd. | Transistor, method of manufacturing transistor, and electronic device including transistor |
| JP2012023360A (ja) * | 2010-06-18 | 2012-02-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9076876B2 (en) | 2010-06-18 | 2015-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9349820B2 (en) | 2010-06-18 | 2016-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US9685561B2 (en) | 2010-06-18 | 2017-06-20 | Semiconductor Energy Laboratories Co., Ltd. | Method for manufacturing a semiconductor device |
| JP2011103481A (ja) * | 2011-01-13 | 2011-05-26 | Seiko Epson Corp | 半導体装置の製造方法 |
| US10886132B2 (en) | 2016-07-06 | 2021-01-05 | SCREEN Holdings Co., Ltd. | Manufacturing method of high-dielectric-constant gate insulating film of semiconductor device |
| WO2023189491A1 (ja) * | 2022-03-30 | 2023-10-05 | 株式会社ジャパンディスプレイ | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6303481B2 (en) | Method for forming a gate insulating film for semiconductor devices | |
| EP1433196B1 (en) | Apparatus to prevent lateral oxidation in a transistor utilizing an ultra thin oxygen-diffusion barrier | |
| US6444592B1 (en) | Interfacial oxidation process for high-k gate dielectric process integration | |
| US8722484B2 (en) | High-K dielectric stack and method of fabricating same | |
| US7737511B2 (en) | Semiconductor device and method of manufacturing the same | |
| US7205186B2 (en) | System and method for suppressing oxide formation | |
| US20050275044A1 (en) | System and device including a barrier alayer | |
| JP2003008011A (ja) | 半導体装置及びその製造方法 | |
| KR20060106255A (ko) | 박막 처리방법 및 이를 이용한 불 휘발성 메모리 셀의제조방법 | |
| US6225171B1 (en) | Shallow trench isolation process for reduced for junction leakage | |
| JP2002299612A (ja) | 半導体装置及びその製造方法 | |
| JP2002299607A (ja) | Ｍｉｓ型電界効果トランジスタ及びこれの製造方法 | |
| JP2002299614A (ja) | Ｍｉｓ型電界効果トランジスタ及びその製造方法及び半導体記憶装置及びその製造方法 | |
| JP2001332547A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2007053392A (ja) | Ｍｉｓ型電界効果トランジスタの製造方法及び半導体記憶装置の製造方法 | |
| JPH11274489A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP3399413B2 (ja) | 酸窒化膜およびその形成方法 | |
| JPH1140803A (ja) | 半導体装置及びその製造方法 | |
| JP2004214608A (ja) | 半導体素子の製造方法 | |
| JP2005064032A (ja) | 半導体装置及びその製造方法 | |
| JP3998403B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000260867A (ja) | 半導体装置および半導体装置の製造方法 | |
| US20060115967A1 (en) | Methods of manufacturing a semiconductor device | |
| JPH1197683A (ja) | 半導体装置及びその製造方法 | |
| JP3376305B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041021 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060801 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061002 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20061006 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070116 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070319 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070423 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070518 |