JP2002299612A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】電気的な信頼性の高いゲート絶縁膜を具備する
半導体装置及びその製造方法を提供することを目的とす
る。 【解決手段】シリコン基板１と、シリコン基板１上に形
成され、酸素及び窒素の少なくとも一方及び重水素原子
を含むゲート絶縁膜３と、ゲート絶縁膜３上に形成され
たゲート電極４とを具備する。ゲート絶縁膜３のゲート
電極との界面近傍における重水素濃度が１×１０１７ｃ
ｍ−３以上であり、かつゲート絶縁膜のシリコン基板と
の界面近傍における重水素濃度はゲート電極との界面近
傍における重水素濃度よりも大きいことを特徴とする半
導体装置。
半導体装置及びその製造方法を提供することを目的とす
る。 【解決手段】シリコン基板１と、シリコン基板１上に形
成され、酸素及び窒素の少なくとも一方及び重水素原子
を含むゲート絶縁膜３と、ゲート絶縁膜３上に形成され
たゲート電極４とを具備する。ゲート絶縁膜３のゲート
電極との界面近傍における重水素濃度が１×１０１７ｃ
ｍ−３以上であり、かつゲート絶縁膜のシリコン基板と
の界面近傍における重水素濃度はゲート電極との界面近
傍における重水素濃度よりも大きいことを特徴とする半
導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】電気的な書き込み及び消去が可能な不揮
発性半導体メモリ（ＥＥＰＲＯＭ）に代表されるよう
な、ゲート絶縁膜がトンネル絶縁膜として利用される素
子では、書き込み及び消去の際に、１０ＭＶ／ｃｍを上
回る高い電界がゲート酸化膜に印加される。また、論理
演算素子のＭＯＳＦＥＴに用いられるゲート絶縁膜で
は、性能を維持するために、微細化されるほど高い電界
が印加されるようになる。
発性半導体メモリ（ＥＥＰＲＯＭ）に代表されるよう
な、ゲート絶縁膜がトンネル絶縁膜として利用される素
子では、書き込み及び消去の際に、１０ＭＶ／ｃｍを上
回る高い電界がゲート酸化膜に印加される。また、論理
演算素子のＭＯＳＦＥＴに用いられるゲート絶縁膜で
は、性能を維持するために、微細化されるほど高い電界
が印加されるようになる。
【０００３】このようなゲート絶縁膜は、高い電界が印
加され、この電界から高いエネルギーを得た電子が通過
するために、高い信頼性が要求される。例えば電気的ス
トレスを印加した時にゲート絶縁膜中に欠陥が生じる問
題がある。この欠陥は、ストレス誘起リーク電流（ＳＩ
ＬＣ）と呼ばれる低電界リーク電流や絶縁破壊を引き起
こす種となるために、この欠陥生成をいかにして低減さ
せるかが、ゲート絶縁膜を有する半導体装置の信頼性を
左右する。
加され、この電界から高いエネルギーを得た電子が通過
するために、高い信頼性が要求される。例えば電気的ス
トレスを印加した時にゲート絶縁膜中に欠陥が生じる問
題がある。この欠陥は、ストレス誘起リーク電流（ＳＩ
ＬＣ）と呼ばれる低電界リーク電流や絶縁破壊を引き起
こす種となるために、この欠陥生成をいかにして低減さ
せるかが、ゲート絶縁膜を有する半導体装置の信頼性を
左右する。
【０００４】このような欠陥が生じるメカニズムは、膜
中に存在する水素原子が深い関係にあると指摘されてい
る。このため従来ではゲート絶縁膜中の水素を、その同
位体である重水素や三重水素に置換して、欠陥の発生を
低減する技術が提案されている。例えば重水素をゲート
絶縁膜中に導入する方法としては、トランジスタのシン
ター工程で、窒素希釈した水素ガスでアニールする代わ
りに窒素希釈した重水素ガス雰囲気中或いは１００％の
重水素ガス雰囲気中に晒し、アニールする方法がある。
また、重水（Ｄ２Ｏ）をシリコン基板上に晒して、ゲー
ト酸化膜を形成する方法（特開平１０−１２６０９号公
報）或いはゲート酸化膜を重水素アンモニア（ＮＤ３）
中に晒して窒化し、重水素を含有するシリコン酸窒化膜
を形成する方法（特開平１１−２７４４８９号公報）が
ある。
中に存在する水素原子が深い関係にあると指摘されてい
る。このため従来ではゲート絶縁膜中の水素を、その同
位体である重水素や三重水素に置換して、欠陥の発生を
低減する技術が提案されている。例えば重水素をゲート
絶縁膜中に導入する方法としては、トランジスタのシン
ター工程で、窒素希釈した水素ガスでアニールする代わ
りに窒素希釈した重水素ガス雰囲気中或いは１００％の
重水素ガス雰囲気中に晒し、アニールする方法がある。
また、重水（Ｄ２Ｏ）をシリコン基板上に晒して、ゲー
ト酸化膜を形成する方法（特開平１０−１２６０９号公
報）或いはゲート酸化膜を重水素アンモニア（ＮＤ３）
中に晒して窒化し、重水素を含有するシリコン酸窒化膜
を形成する方法（特開平１１−２７４４８９号公報）が
ある。
【０００５】
【発明が解決しようとする課題】本発明者らの研究の結
果、上述した従来の方法ではゲート絶縁膜の電気的な信
頼性を向上させるには不十分であることが分かった。以
下にその実験結果を示す。
果、上述した従来の方法ではゲート絶縁膜の電気的な信
頼性を向上させるには不十分であることが分かった。以
下にその実験結果を示す。
【０００６】図１は、従来の方法でシリコン基板上にＳ
ｉＯ２からなるゲート絶縁膜を形成し、重水素原子を導
入し、このゲート絶縁膜上にゲート電極を形成したとき
の、ゲート絶縁膜中の重水素の濃度分布である。
ｉＯ２からなるゲート絶縁膜を形成し、重水素原子を導
入し、このゲート絶縁膜上にゲート電極を形成したとき
の、ゲート絶縁膜中の重水素の濃度分布である。
【０００７】図１中、破線（１）は、ＳｉＯ２からなる
ゲート絶縁膜を形成後、低温（４５０℃）で重水素を含
むガス雰囲気中に晒し、ゲート絶縁膜中に重水素を導入
した場合である。この方法では、ゲート絶縁膜中の重水
素濃度分布は図１中の破線（１）に示すのように、シリ
コン基板とゲート絶縁膜との界面近傍には重水素原子を
導入することができるが、ゲート絶縁膜中のそれ以外の
部分に十分な重水素を導入することができないことが分
かる。この場合、シリコン基板との界面近傍以外のゲー
ト絶縁膜中には重水素が導入されないため、欠陥発生を
抑制できていない。さらに本発明者らの分析の結果、シ
リコン基板との界面近傍におけるゲート絶縁膜中の重水
素はシリコンの未結合手と結合し、Ｄ−Ｓｉ≡Ｓｉ
３（重水素が結合しているシリコン原子が３つのシリコ
ン原子と結合している状態。すなわち、ゲート絶縁膜と
半導体基板界面に主に存在するシリコンの未結合手を重
水素が終端している状態）という結合のみが形成されて
いることが分かった。このＤ−Ｓｉ≡Ｓｉ３の重水素は
Ｆ−Ｎストレスのような比較的エネルギーの高い電子が
通過すると、容易に結合が切断され欠陥が生成されてし
まうという問題がある。
ゲート絶縁膜を形成後、低温（４５０℃）で重水素を含
むガス雰囲気中に晒し、ゲート絶縁膜中に重水素を導入
した場合である。この方法では、ゲート絶縁膜中の重水
素濃度分布は図１中の破線（１）に示すのように、シリ
コン基板とゲート絶縁膜との界面近傍には重水素原子を
導入することができるが、ゲート絶縁膜中のそれ以外の
部分に十分な重水素を導入することができないことが分
かる。この場合、シリコン基板との界面近傍以外のゲー
ト絶縁膜中には重水素が導入されないため、欠陥発生を
抑制できていない。さらに本発明者らの分析の結果、シ
リコン基板との界面近傍におけるゲート絶縁膜中の重水
素はシリコンの未結合手と結合し、Ｄ−Ｓｉ≡Ｓｉ
３（重水素が結合しているシリコン原子が３つのシリコ
ン原子と結合している状態。すなわち、ゲート絶縁膜と
半導体基板界面に主に存在するシリコンの未結合手を重
水素が終端している状態）という結合のみが形成されて
いることが分かった。このＤ−Ｓｉ≡Ｓｉ３の重水素は
Ｆ−Ｎストレスのような比較的エネルギーの高い電子が
通過すると、容易に結合が切断され欠陥が生成されてし
まうという問題がある。
【０００８】また、図１中、実線（２）は、特開平１１
−２７４４８９号公報に記載された方法でゲート絶縁膜
中に重水素原子を導入した場合である。この方法では、
シリコン基板の界面との界面近傍におけるゲート絶縁膜
中の重水素濃度が、ゲート電極との界面近傍におけるゲ
ート絶縁膜中の重水素濃度よりも低いことが分かる。
−２７４４８９号公報に記載された方法でゲート絶縁膜
中に重水素原子を導入した場合である。この方法では、
シリコン基板の界面との界面近傍におけるゲート絶縁膜
中の重水素濃度が、ゲート電極との界面近傍におけるゲ
ート絶縁膜中の重水素濃度よりも低いことが分かる。
【０００９】図２に、この方法で形成したゲート絶縁膜
のストレス誘起リーク電流と、重水素を導入していない
ＳｉＯ２からなるゲート絶縁膜のストレス誘起リーク電
流を比較した図を示す。
のストレス誘起リーク電流と、重水素を導入していない
ＳｉＯ２からなるゲート絶縁膜のストレス誘起リーク電
流を比較した図を示す。
【００１０】図２に示すように、シリコン基板側からゲ
ート電極側へＦ−Ｎストレスにより電子を注入した場合
（基板注入条件）は、重水素を導入したゲート絶縁膜
（斜線の棒グラフ）が重水素を導入していないゲート絶
縁膜（無地の棒グラフ）よりもストレス誘起リーク電流
が抑制されていることが分かる。一方ゲート電極側から
半導体基板方向へ電子を注入した場合（ゲート注入条
件）では、重水素を導入したゲート絶縁膜（斜線の棒グ
ラフ）と重水素を導入していないゲート絶縁膜（無地の
棒グラフ）とストレス誘起リーク電流はあまり変わって
いないことが分かった。これはシリコン基板との界面近
傍におけるゲート絶縁膜中の重水素濃度が不十分である
ため、十分な欠陥生成抑制効果を得ることができないた
めであると考えられる。
ート電極側へＦ−Ｎストレスにより電子を注入した場合
（基板注入条件）は、重水素を導入したゲート絶縁膜
（斜線の棒グラフ）が重水素を導入していないゲート絶
縁膜（無地の棒グラフ）よりもストレス誘起リーク電流
が抑制されていることが分かる。一方ゲート電極側から
半導体基板方向へ電子を注入した場合（ゲート注入条
件）では、重水素を導入したゲート絶縁膜（斜線の棒グ
ラフ）と重水素を導入していないゲート絶縁膜（無地の
棒グラフ）とストレス誘起リーク電流はあまり変わって
いないことが分かった。これはシリコン基板との界面近
傍におけるゲート絶縁膜中の重水素濃度が不十分である
ため、十分な欠陥生成抑制効果を得ることができないた
めであると考えられる。
【００１１】本発明は、上記問題に鑑みて成されたもの
で、電気的な信頼性の高いゲート絶縁膜を具備する半導
体装置及びその製造方法を提供することを目的とする。
で、電気的な信頼性の高いゲート絶縁膜を具備する半導
体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、シリコン基板と、前記シリコン基板上に
形成され、酸素及び窒素の少なくとも一方及び重水素を
含むゲート絶縁膜と、前記ゲート絶縁膜上に形成された
ゲート電極とを具備し、前記ゲート絶縁膜の前記ゲート
電極との界面近傍における重水素濃度が１×１０１７ｃ
ｍ−３以上であり、かつ前記ゲート絶縁膜の前記シリコ
ン基板との界面近傍における重水素濃度は前記ゲート電
極との界面近傍における重水素濃度よりも大きいことを
特徴とする半導体装置を提供する。
に、本発明は、シリコン基板と、前記シリコン基板上に
形成され、酸素及び窒素の少なくとも一方及び重水素を
含むゲート絶縁膜と、前記ゲート絶縁膜上に形成された
ゲート電極とを具備し、前記ゲート絶縁膜の前記ゲート
電極との界面近傍における重水素濃度が１×１０１７ｃ
ｍ−３以上であり、かつ前記ゲート絶縁膜の前記シリコ
ン基板との界面近傍における重水素濃度は前記ゲート電
極との界面近傍における重水素濃度よりも大きいことを
特徴とする半導体装置を提供する。
【００１３】このとき、前記ゲート絶縁膜の前記ゲート
電極との界面近傍における重水素濃度が１×１０１８ｃ
ｍ−３以上であることが好ましい。
電極との界面近傍における重水素濃度が１×１０１８ｃ
ｍ−３以上であることが好ましい。
【００１４】また、前記ゲート絶縁膜は、膜全体の重水
素濃度が１×１０１７ｃｍ−３以上であり、かつ水素濃
度が１×１０１９ｃｍ−３以下であることが好ましい。
素濃度が１×１０１７ｃｍ−３以上であり、かつ水素濃
度が１×１０１９ｃｍ−３以下であることが好ましい。
【００１５】また、前記ゲート絶縁膜の、膜厚方向にお
ける中間領域の重水素濃度が、前記シリコン基板との界
面近傍における重水素濃度よりも高いことが好ましい。
ける中間領域の重水素濃度が、前記シリコン基板との界
面近傍における重水素濃度よりも高いことが好ましい。
【００１６】また、前記ゲート絶縁膜の、膜厚方向にお
ける中間領域の重水素濃度が、前記シリコン基板との界
面近傍における重水素濃度よりも低く、かつ前記ゲート
電極との界面近傍における重水素濃度よりも高いことが
好ましい。
ける中間領域の重水素濃度が、前記シリコン基板との界
面近傍における重水素濃度よりも低く、かつ前記ゲート
電極との界面近傍における重水素濃度よりも高いことが
好ましい。
【００１７】また、前記ゲート絶縁膜の、膜厚方向にお
ける中間領域の重水素濃度が、前記ゲート電極との界面
近傍における重水素濃度よりも低いことが好ましい。
ける中間領域の重水素濃度が、前記ゲート電極との界面
近傍における重水素濃度よりも低いことが好ましい。
【００１８】また、前記ゲート絶縁膜は、３原子数以下
の酸素原子と結合したシリコン原子と、前記シリコン原
子と結合した重水素原子と、酸素原子と結合した重水素
原子とを含むことが好ましい。
の酸素原子と結合したシリコン原子と、前記シリコン原
子と結合した重水素原子と、酸素原子と結合した重水素
原子とを含むことが好ましい。
【００１９】また、本発明は、酸素及び窒素の少なくと
も一方が含まれる雰囲気中にシリコン基板を晒すことに
よって、シリコン基板上に酸素及び窒素の少なくとも一
方を含むゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜中に、重水素を導入する工程と、前記ゲート絶縁膜
上にゲート電極を形成する工程とを具備し、前記ゲート
絶縁膜中に重水素を導入する温度が、前記ゲート絶縁膜
を形成する温度以上であることを特徴とする半導体装置
の製造方法を提供する。
も一方が含まれる雰囲気中にシリコン基板を晒すことに
よって、シリコン基板上に酸素及び窒素の少なくとも一
方を含むゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜中に、重水素を導入する工程と、前記ゲート絶縁膜
上にゲート電極を形成する工程とを具備し、前記ゲート
絶縁膜中に重水素を導入する温度が、前記ゲート絶縁膜
を形成する温度以上であることを特徴とする半導体装置
の製造方法を提供する。
【００２０】このとき、前記重水素を導入する工程が、
前記ゲート電極を形成する工程と同時或いはそれ以降で
あることが好ましい。
前記ゲート電極を形成する工程と同時或いはそれ以降で
あることが好ましい。
【００２１】
【発明の実施の形態】以下に、本発明の実施形態につい
て図面を用いて詳細に説明する。
て図面を用いて詳細に説明する。
【００２２】図３は、シリコン基板との界面近傍におけ
るゲート絶縁膜中の重水素濃度のゲート電極との界面近
傍におけるゲート絶縁膜中の重水素濃度に対する比を横
軸にとり、ストレス誘起リーク電流を縦軸に取ったとき
のグラフである。
るゲート絶縁膜中の重水素濃度のゲート電極との界面近
傍におけるゲート絶縁膜中の重水素濃度に対する比を横
軸にとり、ストレス誘起リーク電流を縦軸に取ったとき
のグラフである。
【００２３】図３から分かるように、ストレス誘起リー
ク電流は、シリコン基板との界面近傍におけるゲート絶
縁膜中の重水素濃度のゲート電極との界面近傍における
ゲート絶縁膜中の重水素濃度に対する比が大きくなるほ
ど低減することが分かる。すなわちゲート電極との界面
近傍におけるゲート絶縁膜中の重水素濃度よりも、シリ
コン基板との界面近傍におけるゲート絶縁膜中の重水素
濃度が大きいほどストレス誘起リーク電流が低くなって
いる。
ク電流は、シリコン基板との界面近傍におけるゲート絶
縁膜中の重水素濃度のゲート電極との界面近傍における
ゲート絶縁膜中の重水素濃度に対する比が大きくなるほ
ど低減することが分かる。すなわちゲート電極との界面
近傍におけるゲート絶縁膜中の重水素濃度よりも、シリ
コン基板との界面近傍におけるゲート絶縁膜中の重水素
濃度が大きいほどストレス誘起リーク電流が低くなって
いる。
【００２４】また、逆にストレス誘起リーク電流は、シ
リコン基板との界面近傍におけるゲート絶縁膜中の重水
素濃度のゲート電極との界面近傍におけるゲート絶縁膜
中の重水素濃度に対する比が１以下では、急激に高くな
っている。
リコン基板との界面近傍におけるゲート絶縁膜中の重水
素濃度のゲート電極との界面近傍におけるゲート絶縁膜
中の重水素濃度に対する比が１以下では、急激に高くな
っている。
【００２５】これらの実験結果より、ストレス誘起リー
ク電流は、シリコン基板との界面近傍におけるゲート絶
縁膜中の重水素濃度のゲート電極との界面近傍における
ゲート絶縁膜中の重水素濃度に対する比が１よりも大き
く、さらに好ましくは２以上であればよいことが分か
る。
ク電流は、シリコン基板との界面近傍におけるゲート絶
縁膜中の重水素濃度のゲート電極との界面近傍における
ゲート絶縁膜中の重水素濃度に対する比が１よりも大き
く、さらに好ましくは２以上であればよいことが分か
る。
【００２６】図４は、ゲート絶縁膜中の重水素濃度と水
素濃度を示す特性図である。ここでは水素濃度及び重水
素濃度の異なる４種類の試料について、それぞれのスト
レス誘起リーク電流を測定した。
素濃度を示す特性図である。ここでは水素濃度及び重水
素濃度の異なる４種類の試料について、それぞれのスト
レス誘起リーク電流を測定した。
【００２７】図４からストレス誘起リーク電流は、重水
素濃度が高くなるほど低減していることが分かる。同時
に水素濃度が低くなるほどストレス誘起リーク電流が低
減されていることが分かる。この実験結果から重水素濃
度が高くなるほど、言い換えると水素濃度が低くなるほ
どゲート絶縁膜中の欠陥を抑制できることがいえる。
素濃度が高くなるほど低減していることが分かる。同時
に水素濃度が低くなるほどストレス誘起リーク電流が低
減されていることが分かる。この実験結果から重水素濃
度が高くなるほど、言い換えると水素濃度が低くなるほ
どゲート絶縁膜中の欠陥を抑制できることがいえる。
【００２８】また、この実験結果より重水素濃度がゲー
ト絶縁膜全体に少なくとも１×１０ １７ｃｍ−３以上含
まれることによって、ストレス誘起リーク電流が５×１
０− ９Ａ／ｃｍ２以上を達成できることが分かる。この
ときの水素濃度は２×１０１ ９ｃｍ−３以下である。
ト絶縁膜全体に少なくとも１×１０ １７ｃｍ−３以上含
まれることによって、ストレス誘起リーク電流が５×１
０− ９Ａ／ｃｍ２以上を達成できることが分かる。この
ときの水素濃度は２×１０１ ９ｃｍ−３以下である。
【００２９】図３及び図４に示す実験結果より、ゲート
電極との界面近傍におけるゲート絶縁膜中の重水素濃度
が１×１０１７ｃｍ−３以上で、シリコン基板との界面
近傍におけるゲート絶縁膜中の重水素濃度のゲート電極
との界面近傍におけるゲート絶縁膜中の重水素濃度に対
する比が１よりも多いことが、ゲート絶縁膜中の欠陥を
抑えストレス誘起リーク電流を低減することに重要であ
ることが分かる。このときより好ましくはゲート電極と
の界面近傍におけるゲート絶縁膜中の重水素濃度が１×
１０１８ｃｍ−３以上であればよい。
電極との界面近傍におけるゲート絶縁膜中の重水素濃度
が１×１０１７ｃｍ−３以上で、シリコン基板との界面
近傍におけるゲート絶縁膜中の重水素濃度のゲート電極
との界面近傍におけるゲート絶縁膜中の重水素濃度に対
する比が１よりも多いことが、ゲート絶縁膜中の欠陥を
抑えストレス誘起リーク電流を低減することに重要であ
ることが分かる。このときより好ましくはゲート電極と
の界面近傍におけるゲート絶縁膜中の重水素濃度が１×
１０１８ｃｍ−３以上であればよい。
【００３０】図５は、ＳｉＯ２からなるゲート絶縁膜の
重水素導入温度とゲート絶縁膜中の水素原子及び重水素
原子の濃度との関係を示すグラフである。ゲート絶縁膜
は８００℃の熱酸化によりシリコン基板上に形成した。
重水素導入温度とゲート絶縁膜中の水素原子及び重水素
原子の濃度との関係を示すグラフである。ゲート絶縁膜
は８００℃の熱酸化によりシリコン基板上に形成した。
【００３１】図６に示すように、重水素を導入する温度
は８００℃以上で、１×１０１７ｃｍ−３以上の重水素
濃度が導入され１×１０１９ｃｍ−２以下の水素濃度が
達成されていることが分かる。すなわち熱酸化によるゲ
ート絶縁膜を形成する温度以上の温度で重水素原子をゲ
ート絶縁膜中に導入することで、良好な重水素濃度のプ
ロファイルを得ることができる。
は８００℃以上で、１×１０１７ｃｍ−３以上の重水素
濃度が導入され１×１０１９ｃｍ−２以下の水素濃度が
達成されていることが分かる。すなわち熱酸化によるゲ
ート絶縁膜を形成する温度以上の温度で重水素原子をゲ
ート絶縁膜中に導入することで、良好な重水素濃度のプ
ロファイルを得ることができる。
【００３２】この方法によれば、ＳｉＯ２からなるゲー
ト絶縁膜を例にとって説明すると、膜厚方向において少
なくとも１×１０１７ｃｍ−３以上の重水素原子を導入
することが可能となる。また、ゲート絶縁膜中の重水素
原子は、Ｄ−Ｓｉ≡（Ｓｉ） ３の結合以外にＤ−Ｓｉ≡
（Ｓｉ）３−ｎ（Ｏ）ｎ（１≦ｎ≦３）の結合が形成さ
れる。この結合は、酸素原子が少なくとも１つのシリコ
ン原子に結合し、このシリコン原子に重水素原子が結合
したものである。重水素原子が結合したシリコン原子に
電気陰性度の大きい酸素原子が結合することで、Ｄ−Ｓ
ｉ結合の結合エネルギーは５％以上増加する。したがっ
てゲート絶縁膜はエネルギー的に安定となり高い電気的
ストレスが印加されても欠陥が発生し難くなる。また、
ゲート絶縁膜中には、より重水素の結合エネルギーが大
きいＤ−Ｏ−Ｓｉ≡という結合も形成されるので欠陥が
発生し難くなる。
ト絶縁膜を例にとって説明すると、膜厚方向において少
なくとも１×１０１７ｃｍ−３以上の重水素原子を導入
することが可能となる。また、ゲート絶縁膜中の重水素
原子は、Ｄ−Ｓｉ≡（Ｓｉ） ３の結合以外にＤ−Ｓｉ≡
（Ｓｉ）３−ｎ（Ｏ）ｎ（１≦ｎ≦３）の結合が形成さ
れる。この結合は、酸素原子が少なくとも１つのシリコ
ン原子に結合し、このシリコン原子に重水素原子が結合
したものである。重水素原子が結合したシリコン原子に
電気陰性度の大きい酸素原子が結合することで、Ｄ−Ｓ
ｉ結合の結合エネルギーは５％以上増加する。したがっ
てゲート絶縁膜はエネルギー的に安定となり高い電気的
ストレスが印加されても欠陥が発生し難くなる。また、
ゲート絶縁膜中には、より重水素の結合エネルギーが大
きいＤ−Ｏ−Ｓｉ≡という結合も形成されるので欠陥が
発生し難くなる。
【００３３】一方結合エネルギーが弱く欠陥発生の要因
となる水素原子が関係するＨ−Ｓｉ≡結合やＨ−Ｏ−Ｓ
ｉ≡の結合は１×１０１９ｃｍ−３以下まで減少させる
ことができる。このような意味においても電気的ストレ
スによる欠陥の生成を抑制することができる。したがっ
てこの方法によると、欠陥が生成されやすい弱い構造が
分布するシリコン基板及びゲート電極との界面近傍にお
けるゲート絶縁膜中に、十分な重水素原子を導入させる
ことができ、またその結合状態も最適化ができるので、
電気的ストレスの種類や方向にかかわらず、高信頼なゲ
ート絶縁膜を実現可能である。
となる水素原子が関係するＨ−Ｓｉ≡結合やＨ−Ｏ−Ｓ
ｉ≡の結合は１×１０１９ｃｍ−３以下まで減少させる
ことができる。このような意味においても電気的ストレ
スによる欠陥の生成を抑制することができる。したがっ
てこの方法によると、欠陥が生成されやすい弱い構造が
分布するシリコン基板及びゲート電極との界面近傍にお
けるゲート絶縁膜中に、十分な重水素原子を導入させる
ことができ、またその結合状態も最適化ができるので、
電気的ストレスの種類や方向にかかわらず、高信頼なゲ
ート絶縁膜を実現可能である。
【００３４】図６は、本発明によるｎチャネルトランジ
スタの構造断面図である。
スタの構造断面図である。
【００３５】このｎチャネルトランジスタは、ｐ型シリ
コン基板１と、このｐ型シリコン基板１上に形成された
素子分離のためのシリコン酸化膜２と、シリコン基板１
の表面に形成されたリンがイオン注入されたｎ型ソース
拡散領域６ａ及びドレイン拡散領域６ｂと、これらの間
のシリコン基板1上に形成されたゲート絶縁膜３とを具
備している。このゲート絶縁膜３は、シリコン、酸素、
窒素を主成分とするオキシナイトライドでできている。
またこのゲート絶縁膜３は重水素を含有している。ゲー
ト絶縁膜３下のソース拡散領域６ａ及びドレイン拡散領
域６ｂの端部には、それぞれソースエクステンション領
域６ｃ及びドレインエクステンション領域６ｄが形成さ
れている。ソースエクステンション領域６ｃは、ソース
拡散領域６ａよりも濃度が低いｎ型である。ドレインエ
クステンション領域６ｄは、ドレイン拡散領域６ｂより
も濃度が低いｎ型である。
コン基板１と、このｐ型シリコン基板１上に形成された
素子分離のためのシリコン酸化膜２と、シリコン基板１
の表面に形成されたリンがイオン注入されたｎ型ソース
拡散領域６ａ及びドレイン拡散領域６ｂと、これらの間
のシリコン基板1上に形成されたゲート絶縁膜３とを具
備している。このゲート絶縁膜３は、シリコン、酸素、
窒素を主成分とするオキシナイトライドでできている。
またこのゲート絶縁膜３は重水素を含有している。ゲー
ト絶縁膜３下のソース拡散領域６ａ及びドレイン拡散領
域６ｂの端部には、それぞれソースエクステンション領
域６ｃ及びドレインエクステンション領域６ｄが形成さ
れている。ソースエクステンション領域６ｃは、ソース
拡散領域６ａよりも濃度が低いｎ型である。ドレインエ
クステンション領域６ｄは、ドレイン拡散領域６ｂより
も濃度が低いｎ型である。
【００３６】ゲート絶縁膜３上には、多結晶シリコンか
らなるゲート電極４が形成されている。ゲート電極４上
には、シリサイド膜５が形成されている。ゲート電極４
の側壁にはシリコン窒化物からなるゲート側壁膜７が形
成されている。ソース拡散領域６ａ及びドレイン拡散層
６ｂ上には、シリサイド膜８が形成されている。
らなるゲート電極４が形成されている。ゲート電極４上
には、シリサイド膜５が形成されている。ゲート電極４
の側壁にはシリコン窒化物からなるゲート側壁膜７が形
成されている。ソース拡散領域６ａ及びドレイン拡散層
６ｂ上には、シリサイド膜８が形成されている。
【００３７】この基板全面にはＣＶＤ法により堆積され
たシリコン酸化膜９が形成されている。シリサイド膜８
上にはコンタクト孔が開口され、配線となるＡｌ電極１
０がスパッタにより形成されている。
たシリコン酸化膜９が形成されている。シリサイド膜８
上にはコンタクト孔が開口され、配線となるＡｌ電極１
０がスパッタにより形成されている。
【００３８】次に、図６に示すトランジスタの第１の製
造方法を説明する。
造方法を説明する。
【００３９】先ず、例えば面方位（１００）、比抵抗４
Ωｃｍ〜６Ωｃｍのｐ型シリコン基板１を用意し、この
ｐ型シリコン基板１の表面に通常の選択酸化法によって
厚さ０．６μｍ程度の素子分離絶縁膜２を形成する。
Ωｃｍ〜６Ωｃｍのｐ型シリコン基板１を用意し、この
ｐ型シリコン基板１の表面に通常の選択酸化法によって
厚さ０．６μｍ程度の素子分離絶縁膜２を形成する。
【００４０】次に、例えば水素及び酸素を混合させ燃焼
させてシリコン基板１の表面を熱酸化し、厚さ７ｎｍの
シリコン酸化膜を形成する。続いて、例えば重水素アン
モニア（ＮＤ３）ガス雰囲気中に、このシリコン酸化膜
を曝して窒素を導入したオキシナイトライド膜を形成す
る。このとき、重水素アンモニアガス雰囲気中での処理
は、シリコン酸化膜の形成温度以上の温度で行う。
させてシリコン基板１の表面を熱酸化し、厚さ７ｎｍの
シリコン酸化膜を形成する。続いて、例えば重水素アン
モニア（ＮＤ３）ガス雰囲気中に、このシリコン酸化膜
を曝して窒素を導入したオキシナイトライド膜を形成す
る。このとき、重水素アンモニアガス雰囲気中での処理
は、シリコン酸化膜の形成温度以上の温度で行う。
【００４１】この工程により、重水素はオキシナイトラ
イド膜とシリコン基板１との界面近傍に拡散し、また酸
化工程で導入された水素は脱離する。このようにして重
水素が含有されたゲート絶縁膜３を形成することができ
る。
イド膜とシリコン基板１との界面近傍に拡散し、また酸
化工程で導入された水素は脱離する。このようにして重
水素が含有されたゲート絶縁膜３を形成することができ
る。
【００４２】図７（１）に、このときのゲート絶縁膜３
中の重水素濃度分布を示す。
中の重水素濃度分布を示す。
【００４３】図７（１）に示すように、ゲート絶縁膜３
のうち膜厚方向に対して中間領域における重水素濃度
が、ゲート電極との界面近傍における重水素濃度よりも
低く、かつシリコン基板との界面近傍における重水素濃
度よりも低い。
のうち膜厚方向に対して中間領域における重水素濃度
が、ゲート電極との界面近傍における重水素濃度よりも
低く、かつシリコン基板との界面近傍における重水素濃
度よりも低い。
【００４４】窒化処理を施すと、窒素原子は、窒素はシ
リコン基板１とゲート絶縁膜３の界面に最も多く分布し
ゲート絶縁膜中で最小値となるように分布する。窒素の
結合手は３本でありシリコンの結合手の４本に比べ１本
少ないため、これに起因した欠陥が生成される。この方
法では、図７（１）に示すように、重水素が、窒素が多
く含まれるシリコン基板１との界面近傍に多く含まれる
ように分布するので、窒素に起因する欠陥を防ぐことが
でき、オキシナイトライド膜をより安定化させることが
できる。
リコン基板１とゲート絶縁膜３の界面に最も多く分布し
ゲート絶縁膜中で最小値となるように分布する。窒素の
結合手は３本でありシリコンの結合手の４本に比べ１本
少ないため、これに起因した欠陥が生成される。この方
法では、図７（１）に示すように、重水素が、窒素が多
く含まれるシリコン基板１との界面近傍に多く含まれる
ように分布するので、窒素に起因する欠陥を防ぐことが
でき、オキシナイトライド膜をより安定化させることが
できる。
【００４５】さらに、特に電気的に弱いＳｉ−Ｈ結合も
シリコン基板との界面近傍に多く分布するために、重水
素が水素と置換され電気的に強いＳｉ−Ｄ結合が形成さ
れることによりゲート絶縁膜に高電界ストレスを印加し
た後のストレス誘起リーク電流の増加を低減させること
が可能となる。
シリコン基板との界面近傍に多く分布するために、重水
素が水素と置換され電気的に強いＳｉ−Ｄ結合が形成さ
れることによりゲート絶縁膜に高電界ストレスを印加し
た後のストレス誘起リーク電流の増加を低減させること
が可能となる。
【００４６】また、ここでは、水素と酸素の燃焼酸化を
用いてシリコン基板１上にオキシナイトライド膜を形成
し、これを重水素アンモニアで処理することによってゲ
ート絶縁膜３を形成した。しかしこれに限定されるもの
ではなく、例えば、シリコン基板１を重水素ガスと酸素
ガスとの混合ガスを燃焼させて酸化し、続いてアンモニ
ア（ＮＨ３）で窒化処理を行ってゲート絶縁膜を形成し
ても良い。この方法によっても同様の重水素分布が得ら
れ、同様の効果が得られる。ただし、この場合、重水素
導入工程となる酸化温度を、アンモニアによる窒化工程
の温度以上で行うことが必要である。
用いてシリコン基板１上にオキシナイトライド膜を形成
し、これを重水素アンモニアで処理することによってゲ
ート絶縁膜３を形成した。しかしこれに限定されるもの
ではなく、例えば、シリコン基板１を重水素ガスと酸素
ガスとの混合ガスを燃焼させて酸化し、続いてアンモニ
ア（ＮＨ３）で窒化処理を行ってゲート絶縁膜を形成し
ても良い。この方法によっても同様の重水素分布が得ら
れ、同様の効果が得られる。ただし、この場合、重水素
導入工程となる酸化温度を、アンモニアによる窒化工程
の温度以上で行うことが必要である。
【００４７】次に、ゲート絶縁膜３上にゲート電極４と
して厚さ２００ｎｍの多結晶シリコン膜を堆積する。次
いで、この多結晶シリコン中に例えばオキシ塩化リン
（ＰＯＣｌ３）を用いて、８５０℃、３０分間リン拡散
処理を行い、多結晶シリコン膜を低抵抗化させる。次
に、レジストマスクでパターニングした後、多結晶シリ
コン膜を反応性イオンエッチング法によりエッチングし
て、ゲート電極４を形成する。
して厚さ２００ｎｍの多結晶シリコン膜を堆積する。次
いで、この多結晶シリコン中に例えばオキシ塩化リン
（ＰＯＣｌ３）を用いて、８５０℃、３０分間リン拡散
処理を行い、多結晶シリコン膜を低抵抗化させる。次
に、レジストマスクでパターニングした後、多結晶シリ
コン膜を反応性イオンエッチング法によりエッチングし
て、ゲート電極４を形成する。
【００４８】次に、例えばリンをドーズ量１×１０１６
ｃｍ−２でイオンを注入する。注入されたリンイオンは
シリコン基板１の内部で加速エネルギーに依存するピー
ク深さを中心にして分布する。その後、例えば９５０
℃、３０秒間の熱処理を行い、リンをシリコン基板１中
に拡散して活性化させ、ソース拡散領域及びドレイン拡
散領域を形成する。
ｃｍ−２でイオンを注入する。注入されたリンイオンは
シリコン基板１の内部で加速エネルギーに依存するピー
ク深さを中心にして分布する。その後、例えば９５０
℃、３０秒間の熱処理を行い、リンをシリコン基板１中
に拡散して活性化させ、ソース拡散領域及びドレイン拡
散領域を形成する。
【００４９】次に、ゲート電極４の側壁に厚さ５０ｎｍ
程度のシリコン窒化膜からなるゲート側壁絶縁膜７を形
成する。このゲート側壁絶縁膜７は、例えば、全面に厚
さ５０ｎｍのシリコン窒化膜をＣＶＤ法により堆積し、
反応性イオンエッチング法によりエッチングして形成さ
れる。
程度のシリコン窒化膜からなるゲート側壁絶縁膜７を形
成する。このゲート側壁絶縁膜７は、例えば、全面に厚
さ５０ｎｍのシリコン窒化膜をＣＶＤ法により堆積し、
反応性イオンエッチング法によりエッチングして形成さ
れる。
【００５０】次に、ゲート側壁絶縁膜７をマスクとして
リンイオンを打ち込む。注入されたリンイオンはシリコ
ン基板１の内部で加速エネルギーに依存するピーク深さ
を中心にして分布する。その後、例えば９５０℃、３０
秒間の熱処理を行い、リンをシリコン基板１中に拡散し
活性化させる。この工程によりソース拡散領域６ａ及び
ドレイン拡散領域６ｂが形成されると同時に、ソースエ
クステンション領域６ｃ及びドレインエクステンション
領域６ｄが形成される。
リンイオンを打ち込む。注入されたリンイオンはシリコ
ン基板１の内部で加速エネルギーに依存するピーク深さ
を中心にして分布する。その後、例えば９５０℃、３０
秒間の熱処理を行い、リンをシリコン基板１中に拡散し
活性化させる。この工程によりソース拡散領域６ａ及び
ドレイン拡散領域６ｂが形成されると同時に、ソースエ
クステンション領域６ｃ及びドレインエクステンション
領域６ｄが形成される。
【００５１】次に、全面に厚さ２５ｎｍのチタン薄膜及
び厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法
により順次堆積する。次に、窒素雰囲気中、７００℃で
１分間熱処理することにより、チタン薄膜をすべてシリ
コン基板１と反応させる。この工程によりゲート電極上
にはチタンシリサイド膜５が形成され、ソース拡散領域
６ａ及びドレイン拡散領域６ｂ上にチタンシリサイド膜
８が形成される。この後、例えば、フッ化水素酸の水溶
液、硫酸と過酸化水素の混合溶液によって、チタンナイ
トライド膜および絶縁膜上の未反応のチタン薄膜を選択
的に剥離する。
び厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法
により順次堆積する。次に、窒素雰囲気中、７００℃で
１分間熱処理することにより、チタン薄膜をすべてシリ
コン基板１と反応させる。この工程によりゲート電極上
にはチタンシリサイド膜５が形成され、ソース拡散領域
６ａ及びドレイン拡散領域６ｂ上にチタンシリサイド膜
８が形成される。この後、例えば、フッ化水素酸の水溶
液、硫酸と過酸化水素の混合溶液によって、チタンナイ
トライド膜および絶縁膜上の未反応のチタン薄膜を選択
的に剥離する。
【００５２】次に、全面に厚さ３００ｎｍのシリコン酸
化膜９をＣＶＤ法により堆積する。そして異方性ドライ
エッチングによりシリコン酸化膜９のシリサイド膜５及
び８にコンタクトホールを開口する。
化膜９をＣＶＤ法により堆積する。そして異方性ドライ
エッチングによりシリコン酸化膜９のシリサイド膜５及
び８にコンタクトホールを開口する。
【００５３】次に、シリコン及び銅をそれぞれ例えば
０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜
を形成した後、これをパターニングしてＡｌ配線１０を
形成する。
０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜
を形成した後、これをパターニングしてＡｌ配線１０を
形成する。
【００５４】次に、ゲート絶縁膜中の窒素を安定化させ
るために４５０℃で１５分間水素を１０％含む窒素雰囲
気で熱処理する。このようにして図４に示す電界効果ト
ランジスタを形成できる。
るために４５０℃で１５分間水素を１０％含む窒素雰囲
気で熱処理する。このようにして図４に示す電界効果ト
ランジスタを形成できる。
【００５５】次に、図６に示すトランジスタの第２の製
造方法を説明する。
造方法を説明する。
【００５６】先ず、例えば面方位（１００）、比抵抗４
Ωｃｍ〜６Ωｃｍのｐ型シリコン基板１を用意し、この
ｐ型シリコン基板１の表面に通常の選択酸化法によって
厚さ０．６μｍ程度の素子分離絶縁膜２を形成する。
Ωｃｍ〜６Ωｃｍのｐ型シリコン基板１を用意し、この
ｐ型シリコン基板１の表面に通常の選択酸化法によって
厚さ０．６μｍ程度の素子分離絶縁膜２を形成する。
【００５７】次に、例えば水素及び酸素を混合させ燃焼
させてシリコン基板１の表面を熱酸化し、続いて水素ガ
スを重水素ガスに切り替えて、重水素と酸素の混合ガス
で燃焼酸化する。こうして厚さ７ｎｍの重水素を含有す
るシリコン酸化膜を形成する。このとき重水素による熱
酸化は、水素燃焼酸化による酸化膜形成温度以上で行
う。そして窒素或いは酸素雰囲気中で熱処理をすること
でゲート絶縁膜３を形成することができる。
させてシリコン基板１の表面を熱酸化し、続いて水素ガ
スを重水素ガスに切り替えて、重水素と酸素の混合ガス
で燃焼酸化する。こうして厚さ７ｎｍの重水素を含有す
るシリコン酸化膜を形成する。このとき重水素による熱
酸化は、水素燃焼酸化による酸化膜形成温度以上で行
う。そして窒素或いは酸素雰囲気中で熱処理をすること
でゲート絶縁膜３を形成することができる。
【００５８】図７（２）に、このときのゲート絶縁膜３
中の重水素濃度分布を示す。
中の重水素濃度分布を示す。
【００５９】図７（２）に示すように、ゲート絶縁膜３
のうち膜厚方向に対して中間領域における重水素濃度
が、シリコン基板１との界面近傍における重水素濃度よ
りも低く、かつゲート電極４との界面近傍における重水
素濃度よりも高い。
のうち膜厚方向に対して中間領域における重水素濃度
が、シリコン基板１との界面近傍における重水素濃度よ
りも低く、かつゲート電極４との界面近傍における重水
素濃度よりも高い。
【００６０】重水素燃焼酸化で取り込まれた重水素は、
シリコン基板１との界面に拡散して最も多く取り込まれ
ることになる。シリコン基板１との界面近傍におけるゲ
ート絶縁膜３には、水素燃焼酸化中に形成されるＳｉ−
Ｈ結合やＳｉ−ＯＨ結合に起因する欠陥が生じやすい。
しかしながら図７（２）に示す重水素分布によってシリ
コン基板との界面近傍では効率よく欠陥を安定化するこ
とができる。
シリコン基板１との界面に拡散して最も多く取り込まれ
ることになる。シリコン基板１との界面近傍におけるゲ
ート絶縁膜３には、水素燃焼酸化中に形成されるＳｉ−
Ｈ結合やＳｉ−ＯＨ結合に起因する欠陥が生じやすい。
しかしながら図７（２）に示す重水素分布によってシリ
コン基板との界面近傍では効率よく欠陥を安定化するこ
とができる。
【００６１】また、ゲート絶縁膜３の中央にも十分に重
水素が分布しているので、ストレス誘起リーク電流の伝
導パスとなる膜中央部のトラップの生成を低減すること
ができる。したがってストレス誘起リーク電流を効果的
に低減させることができる。
水素が分布しているので、ストレス誘起リーク電流の伝
導パスとなる膜中央部のトラップの生成を低減すること
ができる。したがってストレス誘起リーク電流を効果的
に低減させることができる。
【００６２】また、重水素ガスを導入する工程でより高
濃度に導入することによって、図７（３）に示すよう
に、膜中央部がもっとも濃度が高く、続いてシリコン基
板１との界面近傍が高いようにしても良い。こうするこ
とでさらにストレス誘起リーク電流を低減させることが
可能となる。この場合は、例えばＦ−Ｎトンネル電流を
利用する不揮発性メモリのような場合に、特に有効であ
る。
濃度に導入することによって、図７（３）に示すよう
に、膜中央部がもっとも濃度が高く、続いてシリコン基
板１との界面近傍が高いようにしても良い。こうするこ
とでさらにストレス誘起リーク電流を低減させることが
可能となる。この場合は、例えばＦ−Ｎトンネル電流を
利用する不揮発性メモリのような場合に、特に有効であ
る。
【００６３】図７（３）に示す重水素プロファイルを達
成するためには、例えば重水素及び酸素を混合させ燃焼
させることを利用してこのシリコン基板を熱酸化し、続
いて重水素ガスの供給を止めて酸素ガスのみで酸化し、
さらに重水素アンモニア（ｎＤ３）で窒化処理を行いオ
キシナイトライド膜からなるゲート絶縁膜３を形成して
も良い。
成するためには、例えば重水素及び酸素を混合させ燃焼
させることを利用してこのシリコン基板を熱酸化し、続
いて重水素ガスの供給を止めて酸素ガスのみで酸化し、
さらに重水素アンモニア（ｎＤ３）で窒化処理を行いオ
キシナイトライド膜からなるゲート絶縁膜３を形成して
も良い。
【００６４】このときの熱履歴を図８に示す。図８に示
すように、重水素による燃焼酸化及び重水素アンモニア
ガス雰囲気中での処理は、水素燃焼酸化による酸化膜形
成温度以上の温度で行う。これにより、重水素はオキシ
ナイトライドからなるゲート絶縁膜３とシリコン基板１
との界面近傍に拡散すると同時にゲート絶縁膜３の中央
部が重水素の最大値となるようにできる。
すように、重水素による燃焼酸化及び重水素アンモニア
ガス雰囲気中での処理は、水素燃焼酸化による酸化膜形
成温度以上の温度で行う。これにより、重水素はオキシ
ナイトライドからなるゲート絶縁膜３とシリコン基板１
との界面近傍に拡散すると同時にゲート絶縁膜３の中央
部が重水素の最大値となるようにできる。
【００６５】次に、ゲート絶縁膜３上にゲート電極４と
して厚さ２００ｎｍの多結晶シリコン膜を堆積する。次
いで、この多結晶シリコン中に例えばオキシ塩化リン
（ＰＯＣｌ３）を用いて、８５０℃、３０分間リン拡散
処理を行い、多結晶シリコン膜を低抵抗化させる。次
に、レジストマスクでパターニングした後、多結晶シリ
コン膜を反応性イオンエッチング法によりエッチングし
て、ゲート電極４を形成する。 次に、例えばリンをド
ーズ量１×１０１６ｃｍ−２でイオンを注入する。注入
されたリンイオンはシリコン基板１の内部で加速エネル
ギーに依存するピーク深さを中心にして分布する。その
後、例えば９５０℃、３０秒間の熱処理を行い、リンを
シリコン基板１中に拡散して活性化させ、ソース拡散領
域及びドレイン拡散領域を形成する。
して厚さ２００ｎｍの多結晶シリコン膜を堆積する。次
いで、この多結晶シリコン中に例えばオキシ塩化リン
（ＰＯＣｌ３）を用いて、８５０℃、３０分間リン拡散
処理を行い、多結晶シリコン膜を低抵抗化させる。次
に、レジストマスクでパターニングした後、多結晶シリ
コン膜を反応性イオンエッチング法によりエッチングし
て、ゲート電極４を形成する。 次に、例えばリンをド
ーズ量１×１０１６ｃｍ−２でイオンを注入する。注入
されたリンイオンはシリコン基板１の内部で加速エネル
ギーに依存するピーク深さを中心にして分布する。その
後、例えば９５０℃、３０秒間の熱処理を行い、リンを
シリコン基板１中に拡散して活性化させ、ソース拡散領
域及びドレイン拡散領域を形成する。
【００６６】次に、ゲート電極４の側壁に厚さ５０ｎｍ
程度のシリコン窒化膜からなるゲート側壁絶縁膜７を形
成する。このゲート側壁絶縁膜７は、例えば、全面に厚
さ５０ｎｍのシリコン窒化膜をＣＶＤ法により堆積し、
反応性イオンエッチング法によりエッチングして形成さ
れる。
程度のシリコン窒化膜からなるゲート側壁絶縁膜７を形
成する。このゲート側壁絶縁膜７は、例えば、全面に厚
さ５０ｎｍのシリコン窒化膜をＣＶＤ法により堆積し、
反応性イオンエッチング法によりエッチングして形成さ
れる。
【００６７】次に、ゲート側壁絶縁膜７をマスクとして
リンイオンを打ち込む。注入されたリンイオンはシリコ
ン基板１の内部で加速エネルギーに依存するピーク深さ
を中心にして分布する。その後、例えば９５０℃、３０
秒間の熱処理を行い、リンをシリコン基板１中に拡散し
活性化させる。この工程によりソース拡散領域６ａ及び
ドレイン拡散領域６ｂが形成されると同時に、ソースエ
クステンション領域６ｃ及びドレインエクステンション
領域６ｄが形成される。
リンイオンを打ち込む。注入されたリンイオンはシリコ
ン基板１の内部で加速エネルギーに依存するピーク深さ
を中心にして分布する。その後、例えば９５０℃、３０
秒間の熱処理を行い、リンをシリコン基板１中に拡散し
活性化させる。この工程によりソース拡散領域６ａ及び
ドレイン拡散領域６ｂが形成されると同時に、ソースエ
クステンション領域６ｃ及びドレインエクステンション
領域６ｄが形成される。
【００６８】次に、全面に厚さ２５ｎｍのチタン薄膜及
び厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法
により順次堆積する。次に、窒素雰囲気中、７００℃で
１分間熱処理することにより、チタン薄膜をすべてシリ
コン基板１と反応させる。この工程によりゲート電極上
にはチタンシリサイド膜５が形成され、ソース拡散領域
６ａ及びドレイン拡散領域６ｂ上にチタンシリサイド膜
８が形成される。この後、例えば、フッ化水素酸の水溶
液、硫酸と過酸化水素の混合溶液によって、チタンナイ
トライド膜および絶縁膜上の未反応のチタン薄膜を選択
的に剥離する。
び厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法
により順次堆積する。次に、窒素雰囲気中、７００℃で
１分間熱処理することにより、チタン薄膜をすべてシリ
コン基板１と反応させる。この工程によりゲート電極上
にはチタンシリサイド膜５が形成され、ソース拡散領域
６ａ及びドレイン拡散領域６ｂ上にチタンシリサイド膜
８が形成される。この後、例えば、フッ化水素酸の水溶
液、硫酸と過酸化水素の混合溶液によって、チタンナイ
トライド膜および絶縁膜上の未反応のチタン薄膜を選択
的に剥離する。
【００６９】次に、全面に厚さ３００ｎｍのシリコン酸
化膜９をＣＶＤ法により堆積する。そして異方性ドライ
エッチングによりシリコン酸化膜９のシリサイド膜５及
び８にコンタクトホールを開口する。
化膜９をＣＶＤ法により堆積する。そして異方性ドライ
エッチングによりシリコン酸化膜９のシリサイド膜５及
び８にコンタクトホールを開口する。
【００７０】次に、シリコン及び銅をそれぞれ例えば
０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜
を形成した後、これをパターニングしてＡｌ配線１０を
形成する。
０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜
を形成した後、これをパターニングしてＡｌ配線１０を
形成する。
【００７１】次に、ゲート絶縁膜中の窒素を安定化させ
るために４５０℃で１５分間水素を１０％含む窒素雰囲
気で熱処理する。このようにして図４に示す電界効果ト
ランジスタを形成できる。
るために４５０℃で１５分間水素を１０％含む窒素雰囲
気で熱処理する。このようにして図４に示す電界効果ト
ランジスタを形成できる。
【００７２】第２の製造方法では、ゲート絶縁膜３とし
てシリコン酸化膜を例にとって説明したが、これに限定
されるものではない。例えば、シリコン基板上に重水素
シラン（ＳｉＤ４）と重水素アンモニア（ＮＤ３）で重
水素をシリコン窒化膜中に導入する。続いて、シラン
（ＳｉＨ４）と重水素アンモニア（ＮＤ３）、シラン
（ＳｉＨ４）とアンモニア（ＮＨ３）でシリコン窒化膜
を積層することでも同様なプロファイルが得られ、シリ
コン窒化膜の高信頼化を図ることが可能となる。
てシリコン酸化膜を例にとって説明したが、これに限定
されるものではない。例えば、シリコン基板上に重水素
シラン（ＳｉＤ４）と重水素アンモニア（ＮＤ３）で重
水素をシリコン窒化膜中に導入する。続いて、シラン
（ＳｉＨ４）と重水素アンモニア（ＮＤ３）、シラン
（ＳｉＨ４）とアンモニア（ＮＨ３）でシリコン窒化膜
を積層することでも同様なプロファイルが得られ、シリ
コン窒化膜の高信頼化を図ることが可能となる。
【００７３】次に、図４に示すトランジスタの第３の製
造方法を説明する。
造方法を説明する。
【００７４】先ず、例えば面方位（１００）、比抵抗４
Ωｃｍ〜６Ωｃｍのｐ型シリコン基板１を用意し、この
ｐ型シリコン基板１の表面に通常の選択酸化法によって
厚さ０．６μｍ程度の素子分離絶縁膜２を形成する。
Ωｃｍ〜６Ωｃｍのｐ型シリコン基板１を用意し、この
ｐ型シリコン基板１の表面に通常の選択酸化法によって
厚さ０．６μｍ程度の素子分離絶縁膜２を形成する。
【００７５】次に、例えば重水素及び酸素を混合させ燃
焼させてシリコン基板１の表面を熱酸化してシリコン酸
化膜を形成する。続いて例えば重水素アンモニア（ＮＤ
３）で、シリコン酸化膜を窒化処理する。こうして厚さ
７ｎｍの重水素を含有するシリコン酸窒化膜からなるゲ
ート絶縁膜３を形成する。このようにゲート絶縁膜３を
形成すると同時に重水素が含有する工程を行っても良
い。
焼させてシリコン基板１の表面を熱酸化してシリコン酸
化膜を形成する。続いて例えば重水素アンモニア（ＮＤ
３）で、シリコン酸化膜を窒化処理する。こうして厚さ
７ｎｍの重水素を含有するシリコン酸窒化膜からなるゲ
ート絶縁膜３を形成する。このようにゲート絶縁膜３を
形成すると同時に重水素が含有する工程を行っても良
い。
【００７６】次に、ゲート絶縁膜３上にゲート電極４と
して厚さ２００ｎｍの多結晶シリコン膜を堆積する。次
いで、この多結晶シリコン中に例えばオキシ塩化リン
（ＰＯＣｌ３）を用いて、８５０℃、３０分間リン拡散
処理を行い、多結晶シリコン膜を低抵抗化させる。次
に、レジストマスクでパターニングした後、多結晶シリ
コン膜を反応性イオンエッチング法によりエッチングし
て、ゲート電極４を形成する。
して厚さ２００ｎｍの多結晶シリコン膜を堆積する。次
いで、この多結晶シリコン中に例えばオキシ塩化リン
（ＰＯＣｌ３）を用いて、８５０℃、３０分間リン拡散
処理を行い、多結晶シリコン膜を低抵抗化させる。次
に、レジストマスクでパターニングした後、多結晶シリ
コン膜を反応性イオンエッチング法によりエッチングし
て、ゲート電極４を形成する。
【００７７】次に、重水素ガス及び酸素ガスの混合ガス
で酸化を行い、ゲート電極４の多結晶シリコンの表面を
酸化し、ゲート加工時のダメージを修復すると同時に、
これにより重水素がゲート絶縁膜中に導入され、所望の
重水素濃度プロファイルを得ることができる。このとき
重水素の燃焼酸化による後酸化工程はゲート絶縁膜３の
形成温度以上で行う。
で酸化を行い、ゲート電極４の多結晶シリコンの表面を
酸化し、ゲート加工時のダメージを修復すると同時に、
これにより重水素がゲート絶縁膜中に導入され、所望の
重水素濃度プロファイルを得ることができる。このとき
重水素の燃焼酸化による後酸化工程はゲート絶縁膜３の
形成温度以上で行う。
【００７８】次に、例えばリンをドーズ量１×１０１６
ｃｍ−２でイオンを注入する。注入されたリンイオンは
シリコン基板１の内部で加速エネルギーに依存するピー
ク深さを中心にして分布する。その後、例えば９５０
℃、３０秒間の熱処理を行い、リンをシリコン基板１中
に拡散して活性化させ、ソース拡散領域及びドレイン拡
散領域を形成する。
ｃｍ−２でイオンを注入する。注入されたリンイオンは
シリコン基板１の内部で加速エネルギーに依存するピー
ク深さを中心にして分布する。その後、例えば９５０
℃、３０秒間の熱処理を行い、リンをシリコン基板１中
に拡散して活性化させ、ソース拡散領域及びドレイン拡
散領域を形成する。
【００７９】次に、ゲート電極４の側壁に厚さ５０ｎｍ
程度のシリコン窒化膜からなるゲート側壁絶縁膜７を形
成する。このゲート側壁絶縁膜７は、例えば、全面に厚
さ５０ｎｍのシリコン窒化膜をＣＶＤ法により堆積し、
反応性イオンエッチング法によりエッチングして形成さ
れる。
程度のシリコン窒化膜からなるゲート側壁絶縁膜７を形
成する。このゲート側壁絶縁膜７は、例えば、全面に厚
さ５０ｎｍのシリコン窒化膜をＣＶＤ法により堆積し、
反応性イオンエッチング法によりエッチングして形成さ
れる。
【００８０】次に、ゲート側壁絶縁膜７をマスクとして
リンイオンを打ち込む。注入されたリンイオンはシリコ
ン基板１の内部で加速エネルギーに依存するピーク深さ
を中心にして分布する。その後、例えば９５０℃、３０
秒間の熱処理を行い、リンをシリコン基板１中に拡散し
活性化させる。この工程によりソース拡散領域６ａ及び
ドレイン拡散領域６ｂが形成されると同時に、ソースエ
クステンション領域６ｃ及びドレインエクステンション
領域６ｄが形成される。
リンイオンを打ち込む。注入されたリンイオンはシリコ
ン基板１の内部で加速エネルギーに依存するピーク深さ
を中心にして分布する。その後、例えば９５０℃、３０
秒間の熱処理を行い、リンをシリコン基板１中に拡散し
活性化させる。この工程によりソース拡散領域６ａ及び
ドレイン拡散領域６ｂが形成されると同時に、ソースエ
クステンション領域６ｃ及びドレインエクステンション
領域６ｄが形成される。
【００８１】次に、全面に厚さ２５ｎｍのチタン薄膜及
び厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法
により順次堆積する。次に、窒素雰囲気中、７００℃で
１分間熱処理することにより、チタン薄膜をすべてシリ
コン基板１と反応させる。この工程によりゲート電極上
にはチタンシリサイド膜５が形成され、ソース拡散領域
６ａ及びドレイン拡散領域６ｂ上にチタンシリサイド膜
８が形成される。この後、例えば、フッ化水素酸の水溶
液、硫酸と過酸化水素の混合溶液によって、チタンナイ
トライド膜および絶縁膜上の未反応のチタン薄膜を選択
的に剥離する。
び厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法
により順次堆積する。次に、窒素雰囲気中、７００℃で
１分間熱処理することにより、チタン薄膜をすべてシリ
コン基板１と反応させる。この工程によりゲート電極上
にはチタンシリサイド膜５が形成され、ソース拡散領域
６ａ及びドレイン拡散領域６ｂ上にチタンシリサイド膜
８が形成される。この後、例えば、フッ化水素酸の水溶
液、硫酸と過酸化水素の混合溶液によって、チタンナイ
トライド膜および絶縁膜上の未反応のチタン薄膜を選択
的に剥離する。
【００８２】次に、全面に厚さ３００ｎｍのシリコン酸
化膜９をＣＶＤ法により堆積する。そして異方性ドライ
エッチングによりシリコン酸化膜９のシリサイド膜５及
び８にコンタクトホールを開口する。
化膜９をＣＶＤ法により堆積する。そして異方性ドライ
エッチングによりシリコン酸化膜９のシリサイド膜５及
び８にコンタクトホールを開口する。
【００８３】次に、シリコン及び銅をそれぞれ例えば
０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜
を形成した後、これをパターニングしてＡｌ配線１０を
形成する。
０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜
を形成した後、これをパターニングしてＡｌ配線１０を
形成する。
【００８４】次に、ゲート絶縁膜中の窒素を安定化させ
るために４５０℃で１５分間水素を１０％含む窒素雰囲
気で熱処理する。このようにして図４に示す電界効果ト
ランジスタを形成できる。
るために４５０℃で１５分間水素を１０％含む窒素雰囲
気で熱処理する。このようにして図４に示す電界効果ト
ランジスタを形成できる。
【００８５】第３の製造方法では、ゲート絶縁膜３の形
成時及びゲート電極４の加工後の酸化で重水素の導入を
行っている。しかしこれに限定されるものではなくゲー
ト絶縁膜３の形成を水素ガスと酸素ガスの燃焼酸化など
で行い、ゲート電極４の加工後の酸化のみに重水素を導
入しても同様の効果が得られる。このとき、ゲート電極
４の加工後の重水素燃焼酸化は、ゲート絶縁膜３の形成
温度と以上で行うようにする。また、ゲート電極４の周
辺に重水素の拡散源を設置し、そこから重水素を拡散さ
せても同様な効果が得られる。このとき、例えばゲート
電極４の周辺に重水素を高濃度に含有する窒化膜や、重
水素が導入された多結晶シリコン、重水素が導入された
シリコン酸化膜などを設置して、これらの膜からゲート
電極４に重水素を拡散させても良い。
成時及びゲート電極４の加工後の酸化で重水素の導入を
行っている。しかしこれに限定されるものではなくゲー
ト絶縁膜３の形成を水素ガスと酸素ガスの燃焼酸化など
で行い、ゲート電極４の加工後の酸化のみに重水素を導
入しても同様の効果が得られる。このとき、ゲート電極
４の加工後の重水素燃焼酸化は、ゲート絶縁膜３の形成
温度と以上で行うようにする。また、ゲート電極４の周
辺に重水素の拡散源を設置し、そこから重水素を拡散さ
せても同様な効果が得られる。このとき、例えばゲート
電極４の周辺に重水素を高濃度に含有する窒化膜や、重
水素が導入された多結晶シリコン、重水素が導入された
シリコン酸化膜などを設置して、これらの膜からゲート
電極４に重水素を拡散させても良い。
【００８６】上述したトランジスタの製造方法では、ゲ
ート絶縁膜３としてシリコン熱酸化膜やシリコン窒化
膜、オキシナイトライド膜を例に挙げて説明している
が、これに限定されるものではなく、それ以外の高誘電
体膜やその界面層の酸化膜やシリケート膜に対しても適
用可能である。その他、本発明の要旨を逸脱しない範囲
で、種々変形しても実施可能である。
ート絶縁膜３としてシリコン熱酸化膜やシリコン窒化
膜、オキシナイトライド膜を例に挙げて説明している
が、これに限定されるものではなく、それ以外の高誘電
体膜やその界面層の酸化膜やシリケート膜に対しても適
用可能である。その他、本発明の要旨を逸脱しない範囲
で、種々変形しても実施可能である。
【００８７】
【発明の効果】ゲート絶縁膜の重水素原子の分布を制御
することで絶縁破壊や界面準位生成に起因するストレス
誘起リーク電流を防止し、ゲート絶縁膜の電気的特性を
大きく改善することができる。
することで絶縁破壊や界面準位生成に起因するストレス
誘起リーク電流を防止し、ゲート絶縁膜の電気的特性を
大きく改善することができる。
【図１】 従来の方法で作製したゲート絶縁膜中の重水
素濃度を示す特性図。
素濃度を示す特性図。
【図２】 従来の方法で作製した重水素導入のゲート絶
縁膜のストレス誘起リーク電流と、重水素が導入されて
いないゲート絶縁膜のストレス誘起リーク電流につい
て、基板注入条件及びゲート注入条件で比較した図。
縁膜のストレス誘起リーク電流と、重水素が導入されて
いないゲート絶縁膜のストレス誘起リーク電流につい
て、基板注入条件及びゲート注入条件で比較した図。
【図３】 シリコン基板との界面近傍におけるゲート絶
縁膜中の重水素濃度のゲート電極との界面近傍における
ゲート絶縁膜中の重水素濃度に対する比とストレス誘起
リーク電流との関係を示す特性図。
縁膜中の重水素濃度のゲート電極との界面近傍における
ゲート絶縁膜中の重水素濃度に対する比とストレス誘起
リーク電流との関係を示す特性図。
【図４】 重水素濃度が異なる４つの試料について、ゲ
ート絶縁膜中の水素及び重水素濃度とストレス誘起リー
ク電流の関係を示す図。
ート絶縁膜中の水素及び重水素濃度とストレス誘起リー
ク電流の関係を示す図。
【図５】 重水素導入処理温度と、ゲート絶縁膜中の水
素及び重水素濃度との関係、シリコン基板との界面近傍
におけるゲート絶縁膜中の重水素濃度のゲート電極との
近傍におけるゲート絶縁膜中の重水素濃度に対する比と
の関係を示す図。
素及び重水素濃度との関係、シリコン基板との界面近傍
におけるゲート絶縁膜中の重水素濃度のゲート電極との
近傍におけるゲート絶縁膜中の重水素濃度に対する比と
の関係を示す図。
【図６】 本発明における電界効果トランジスタの断面
図。
図。
【図７】 本発明における電界効果トランジスタのゲー
ト絶縁膜中の重水素濃度分布を示す図。
ト絶縁膜中の重水素濃度分布を示す図。
【図８】 重水素を導入する工程を含む、ゲート絶縁膜
形成工程における熱履歴を示す図。
形成工程における熱履歴を示す図。
１・・・ｐ型シリコン基板 ２・・・素子分離絶縁膜 ３・・・ゲート絶縁膜 ４・・・ゲート電極 ５・・・シリサイド膜 ６ａ・・・ソース拡散領域 ６ｂ・・・ドレイン拡散領域 ６ｃ・・・ソースエクステンション領域 ６ｄ・・・ドレインエクステンション領域 ７・・・ゲート側壁絶縁膜 ８・・・シリサイド膜 ９・・・層間絶縁膜 １０・・・アルミニウム配線
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 Ｆターム(参考） 5F058 BA20 BC11 BF55 BF61 BF63 BF64 BH05 5F083 EP42 EP44 EP63 EP68 GA06 JA05 JA35 JA36 JA39 PR12 PR18 PR33 5F101 BA28 BA29 BC01 BF09 BH16 5F140 AA19 AA24 AC32 BA01 BD05 BD07 BD09 BD15 BD17 BE07 BE08 BF04 BF11 BF18 BG08 BG14 BG44 BG52 BG53 BH14 BJ01 BJ08 BK13 BK35 BK38 CA03 CB01 CC03 CC12
Claims (9)
- 【請求項１】シリコン基板と、 前記シリコン基板上に形成され、酸素及び窒素の少なく
とも一方及び重水素を含むゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極とを具備
し、 前記ゲート絶縁膜の前記ゲート電極との界面近傍におけ
る重水素濃度が１×１０１７ｃｍ−３以上であり、かつ
前記ゲート絶縁膜の前記シリコン基板との界面近傍にお
ける重水素濃度は前記ゲート電極との界面近傍における
重水素濃度よりも大きいことを特徴とする半導体装置。 - 【請求項２】前記ゲート絶縁膜の前記ゲート電極との界
面近傍における重水素濃度が１×１０１８ｃｍ−３以上
であることを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記ゲート絶縁膜は、膜全体の重水素濃度
が１×１０１７ｃｍ−３以上であり、かつ水素濃度が１
×１０１９ｃｍ−３以下であることを特徴とする請求項
１記載或いは請求項２記載の半導体装置。 - 【請求項４】前記ゲート絶縁膜の、膜厚方向における中
間領域の重水素濃度が、前記シリコン基板との界面近傍
における重水素濃度よりも高いことを特徴とする請求項
１乃至請求項３のいずれかに記載された半導体装置。 - 【請求項５】前記ゲート絶縁膜の、膜厚方向における中
間領域の重水素濃度が、前記シリコン基板との界面近傍
における重水素濃度よりも低く、かつ前記ゲート電極と
の界面近傍における重水素濃度よりも高いことを特徴と
する請求項1乃至請求項３のいずれかに記載された半導
体装置。 - 【請求項６】前記ゲート絶縁膜の、膜厚方向における中
間領域の重水素濃度が、前記ゲート電極との界面近傍に
おける重水素濃度よりも低いことを特徴とする請求項1
乃至請求項３のいずれかに記載された半導体装置。 - 【請求項７】前記ゲート絶縁膜は、３原子数以下の酸素
原子と結合したシリコン原子と、前記シリコン原子と結
合した重水素原子と、酸素原子と結合した重水素原子と
を含むことを特徴とする請求項１乃至請求項６のいずれ
かに記載された半導体装置。 - 【請求項８】酸素及び窒素の少なくとも一方が含まれる
雰囲気中にシリコン基板を晒すことによって、シリコン
基板上に酸素及び窒素の少なくとも一方を含むゲート絶
縁膜を形成する工程と、 前記ゲート絶縁膜中に、重水素を導入する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程とを具
備し、 前記ゲート絶縁膜中に重水素を導入する温度が、前記ゲ
ート絶縁膜を形成する温度以上であることを特徴とする
半導体装置の製造方法。 - 【請求項９】前記重水素を導入する工程が、前記ゲート
電極を形成する工程と同時或いはそれ以降であることを
特徴とする請求項８記載の半導体装置の製造方法。
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|---|---|---|---|
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005166929A (ja) * | 2003-12-02 | 2005-06-23 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP2006196713A (ja) * | 2005-01-13 | 2006-07-27 | National Institute Of Advanced Industrial & Technology | 半導体装置及びその作製方法並びに重水素処理装置 |
| US7579661B2 (en) | 2003-11-20 | 2009-08-25 | Seiko Epson Corporation | Semiconductor device, electronic device and electronic apparatus |
| US7592190B2 (en) | 2004-07-21 | 2009-09-22 | Seiko Epson Corporation | Method of evaluating characteristics of and forming of an insulating film for a semiconductor device |
| US7696047B2 (en) | 2003-12-18 | 2010-04-13 | Seiko Epson Corporation | Method for evaluating a gate insulation film characteristic for use in a semiconductor device |
| JP2010098322A (ja) * | 2004-02-10 | 2010-04-30 | Seiko Epson Corp | 絶縁膜、半導体素子、電子デバイスおよび電子機器 |
| US8168482B2 (en) | 2004-02-10 | 2012-05-01 | Seiko Epson Corporation | Semiconductor device, an electronic device and an electronic apparatus |
| JP2012186490A (ja) * | 2012-05-07 | 2012-09-27 | National Institute Of Advanced Industrial & Technology | 半導体装置及び半導体基板の重水素処理装置 |
| JP2016157761A (ja) * | 2015-02-24 | 2016-09-01 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2018157035A (ja) * | 2017-03-16 | 2018-10-04 | 東芝メモリ株式会社 | 半導体装置、およびその製造方法 |
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|---|---|---|---|---|
| AU2003283973B2 (en) * | 2002-09-30 | 2008-10-30 | Oned Material Llc | Large-area nanoenabled macroelectronic substrates and uses therefor |
| CN100464427C (zh) * | 2003-12-18 | 2009-02-25 | 精工爱普生株式会社 | 评估栅极绝缘膜的特性的方法 |
| JP2006032542A (ja) * | 2004-07-14 | 2006-02-02 | Seiko Instruments Inc | 半導体装置の製造方法 |
| KR100597649B1 (ko) * | 2004-11-26 | 2006-07-05 | 삼성전자주식회사 | 베리어 메탈을 포함하는 반도체 디바이스의 제조방법 및그 구조 |
| US20060275975A1 (en) * | 2005-06-01 | 2006-12-07 | Matt Yeh | Nitridated gate dielectric layer |
| JP4799229B2 (ja) * | 2006-03-14 | 2011-10-26 | Ｏｋｉセミコンダクタ株式会社 | 半導体記憶装置の製造方法 |
| US9449831B2 (en) | 2007-05-25 | 2016-09-20 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US8940645B2 (en) | 2007-05-25 | 2015-01-27 | Cypress Semiconductor Corporation | Radical oxidation process for fabricating a nonvolatile charge trap memory device |
| US20090179253A1 (en) | 2007-05-25 | 2009-07-16 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US8614124B2 (en) * | 2007-05-25 | 2013-12-24 | Cypress Semiconductor Corporation | SONOS ONO stack scaling |
| US8633537B2 (en) | 2007-05-25 | 2014-01-21 | Cypress Semiconductor Corporation | Memory transistor with multiple charge storing layers and a high work function gate electrode |
| US9299568B2 (en) | 2007-05-25 | 2016-03-29 | Cypress Semiconductor Corporation | SONOS ONO stack scaling |
| US8536640B2 (en) * | 2007-07-20 | 2013-09-17 | Cypress Semiconductor Corporation | Deuterated film encapsulation of nonvolatile charge trap memory device |
| US9018693B2 (en) * | 2007-07-20 | 2015-04-28 | Cypress Semiconductor Corporation | Deuterated film encapsulation of nonvolatile charge trap memory device |
| US9431549B2 (en) | 2007-12-12 | 2016-08-30 | Cypress Semiconductor Corporation | Nonvolatile charge trap memory device having a high dielectric constant blocking region |
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Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872387A (en) * | 1996-01-16 | 1999-02-16 | The Board Of Trustees Of The University Of Illinois | Deuterium-treated semiconductor devices |
| US6023093A (en) | 1997-04-28 | 2000-02-08 | Lucent Technologies Inc. | Deuterated direlectric and polysilicon film-based semiconductor devices and method of manufacture thereof |
| US5972765A (en) * | 1997-07-16 | 1999-10-26 | International Business Machines Corporation | Use of deuterated materials in semiconductor processing |
| US6221705B1 (en) * | 1997-07-28 | 2001-04-24 | Texas Instruments Incorporated | Method for improving performance and reliability of MOS technologies and data retention characteristics of flash memory cells |
| US6143632A (en) * | 1997-12-18 | 2000-11-07 | Advanced Micro Devices, Inc. | Deuterium doping for hot carrier reliability improvement |
| JPH11274489A (ja) | 1998-03-26 | 1999-10-08 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
| JP3250527B2 (ja) * | 1998-09-01 | 2002-01-28 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| KR100320796B1 (ko) * | 1999-12-29 | 2002-01-17 | 박종섭 | 게이트 유전체막이 적용되는 반도체 소자의 제조 방법 |
| JP2002076336A (ja) * | 2000-09-01 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置およびｓｏｉ基板 |
| US6436799B1 (en) * | 2000-09-26 | 2002-08-20 | Cypress Semiconductor, Corporation | Process for annealing semiconductors and/or integrated circuits |
-
2001
- 2001-03-30 JP JP2001100399A patent/JP4091265B2/ja not_active Expired - Fee Related
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-
2004
- 2004-06-22 US US10/872,509 patent/US7109103B2/en not_active Expired - Lifetime
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579661B2 (en) | 2003-11-20 | 2009-08-25 | Seiko Epson Corporation | Semiconductor device, electronic device and electronic apparatus |
| JP2005166929A (ja) * | 2003-12-02 | 2005-06-23 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| US7501335B2 (en) | 2003-12-02 | 2009-03-10 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of the same |
| US7696047B2 (en) | 2003-12-18 | 2010-04-13 | Seiko Epson Corporation | Method for evaluating a gate insulation film characteristic for use in a semiconductor device |
| JP2010098322A (ja) * | 2004-02-10 | 2010-04-30 | Seiko Epson Corp | 絶縁膜、半導体素子、電子デバイスおよび電子機器 |
| US8168482B2 (en) | 2004-02-10 | 2012-05-01 | Seiko Epson Corporation | Semiconductor device, an electronic device and an electronic apparatus |
| US8395225B2 (en) | 2004-02-10 | 2013-03-12 | Seiko Epson Corporation | Semiconductor device, an electronic device and an electronic apparatus |
| US7592190B2 (en) | 2004-07-21 | 2009-09-22 | Seiko Epson Corporation | Method of evaluating characteristics of and forming of an insulating film for a semiconductor device |
| JP2006196713A (ja) * | 2005-01-13 | 2006-07-27 | National Institute Of Advanced Industrial & Technology | 半導体装置及びその作製方法並びに重水素処理装置 |
| JP2012186490A (ja) * | 2012-05-07 | 2012-09-27 | National Institute Of Advanced Industrial & Technology | 半導体装置及び半導体基板の重水素処理装置 |
| JP2016157761A (ja) * | 2015-02-24 | 2016-09-01 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2018157035A (ja) * | 2017-03-16 | 2018-10-04 | 東芝メモリ株式会社 | 半導体装置、およびその製造方法 |
| CN108630762A (zh) * | 2017-03-16 | 2018-10-09 | 东芝存储器株式会社 | 半导体装置及其制造方法 |
| JP2021044486A (ja) * | 2019-09-13 | 2021-03-18 | キオクシア株式会社 | 半導体装置およびその製造方法 |
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