JP3250527B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JP3250527B2 JP3250527B2 JP24758998A JP24758998A JP3250527B2 JP 3250527 B2 JP3250527 B2 JP 3250527B2 JP 24758998 A JP24758998 A JP 24758998A JP 24758998 A JP24758998 A JP 24758998A JP 3250527 B2 JP3250527 B2 JP 3250527B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- thin film
- semiconductor memory
- memory device
- heat treatment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 61
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 238000000034 method Methods 0.000 title claims description 27
- 239000010408 film Substances 0.000 claims description 118
- 239000003990 capacitor Substances 0.000 claims description 57
- 239000010409 thin film Substances 0.000 claims description 49
- 238000010438 heat treatment Methods 0.000 claims description 47
- 229910052805 deuterium Inorganic materials 0.000 claims description 34
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 29
- 229910052739 hydrogen Inorganic materials 0.000 claims description 23
- 239000001257 hydrogen Substances 0.000 claims description 23
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 20
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 16
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- 239000001301 oxygen Substances 0.000 claims description 9
- 229910052760 oxygen Inorganic materials 0.000 claims description 9
- 229910052757 nitrogen Inorganic materials 0.000 claims description 8
- 239000011261 inert gas Substances 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 5
- 150000002431 hydrogen Chemical class 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 30
- 229910052710 silicon Inorganic materials 0.000 description 24
- 239000010703 silicon Substances 0.000 description 24
- 238000011084 recovery Methods 0.000 description 11
- 229910052719 titanium Inorganic materials 0.000 description 9
- 229910052788 barium Inorganic materials 0.000 description 8
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 8
- 229910052712 strontium Inorganic materials 0.000 description 8
- 229910052726 zirconium Inorganic materials 0.000 description 8
- 125000004431 deuterium atom Chemical group 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical class O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 239000013039 cover film Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052758 niobium Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000005621 ferroelectricity Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910002367 SrTiO Inorganic materials 0.000 description 2
- 229910052791 calcium Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- 229910052746 lanthanum Inorganic materials 0.000 description 2
- 229910052745 lead Inorganic materials 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 125000004430 oxygen atom Chemical group O* 0.000 description 2
- 229910052700 potassium Inorganic materials 0.000 description 2
- 230000001603 reducing effect Effects 0.000 description 2
- 229910052703 rhodium Inorganic materials 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 229910013641 LiNbO 3 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 150000001975 deuterium Chemical group 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 229910052762 osmium Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910052702 rhenium Inorganic materials 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical class [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Materials Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタと薄
膜キャパシタが半導体基板上に集積化された半導体記憶
装置の製造方法に関するものである。
膜キャパシタが半導体基板上に集積化された半導体記憶
装置の製造方法に関するものである。
【０００２】
【従来の技術】従来よりダイナミックランダムアクセス
メモリ(Dynamic Random Access Memories (DRAM))に代
表される半導体集積回路の薄膜キャパシタは、ポリシリ
コンを上下電極とするシリコン酸化膜およびシリコン窒
化膜の積層構造が主流であった。しかし近年のメモリセ
ル面積の微細化に伴う容量部の面積縮小のために1GbDRA
M以降の要求される容量密度を達成するためにはシリコ
ン酸化膜換算で1nm以下という極めて薄い膜厚が必要と
なる。そこで室温で300近い誘電率を有するSrTiO3やさ
らに大きな誘電率を有する(Ba,Sr)TiO3に代表される高
誘電率膜を容量絶縁膜として用い、下部電極としてシリ
コンの拡散を抑制し高誘電率膜の堆積中の酸化雰囲気で
も低誘電率酸化物層を形成しないPt/TaやRuO2/TiN など
のバリアメタル膜を用いることによって、要求される高
い容量密度を実現する方法が、例えば1994年インターナ
ショナルエレクトロンデバイセズミーティングテクニカ
ルダイジェスト(1994 International Electron Devices
Meeting Technical Digest)831〜834頁に示されてい
る。また(Ba,Sr)TiO3の代わりに室温で強誘電性を有す
るPb(Zr,Ti)O3などの強誘電体膜を用いれば、不揮発性
動作が可能なメモリ(Ferroelectric RAM)を作成するこ
とができることも多数報告されている。一方、従来のDR
AMの製造工程においては、配線工程の最後に水素雰囲気
下で熱処理を行いトランジスタのゲート酸化膜とシリコ
ン基板との界面に存在するシリコンの未結合手を水素原
子で終端している。このためトランジスタの閾値電圧を
所望の値に制御でき、サブスレッシュホールドリーク電
流も低減している。またこの水素原子の代わりに重水素
原子を用いることで閾値電圧のより良好な制御が可能で
あることが、特表平8-507175に示されている。しかしな
がら、(Ba,Sr)TiO3に代表される高誘電率膜やPb(Zr,Ti)
O3に代表される強誘電体膜は、水素雰囲気下で熱処理を
行うと水素の還元作用により膜中の酸素が乖離して結晶
性が低下し、リーク電流が増大したり強誘電性が消失し
たりするという問題が存在する。例えば、Tung-Sheng C
hen他の1994年インターナショナルエレクトロンデバイ
セズミーティングテクニカルダイジェスト(1996 Intern
ational Electron Devices Meeting Technical Digest)
679-682頁に記載されているように、水素中、400℃、3
0分の熱処理を行うことによってBSTキャパシタのリーク
電流が+1Vにおいて2桁以上も増加することが示されてい
る。さらに同引用文献には水素処理後に窒素中、550
℃、1時間の回復熱処理を行っても水素処理を行う前の
特性には回復しないことも示されている。
メモリ(Dynamic Random Access Memories (DRAM))に代
表される半導体集積回路の薄膜キャパシタは、ポリシリ
コンを上下電極とするシリコン酸化膜およびシリコン窒
化膜の積層構造が主流であった。しかし近年のメモリセ
ル面積の微細化に伴う容量部の面積縮小のために1GbDRA
M以降の要求される容量密度を達成するためにはシリコ
ン酸化膜換算で1nm以下という極めて薄い膜厚が必要と
なる。そこで室温で300近い誘電率を有するSrTiO3やさ
らに大きな誘電率を有する(Ba,Sr)TiO3に代表される高
誘電率膜を容量絶縁膜として用い、下部電極としてシリ
コンの拡散を抑制し高誘電率膜の堆積中の酸化雰囲気で
も低誘電率酸化物層を形成しないPt/TaやRuO2/TiN など
のバリアメタル膜を用いることによって、要求される高
い容量密度を実現する方法が、例えば1994年インターナ
ショナルエレクトロンデバイセズミーティングテクニカ
ルダイジェスト(1994 International Electron Devices
Meeting Technical Digest)831〜834頁に示されてい
る。また(Ba,Sr)TiO3の代わりに室温で強誘電性を有す
るPb(Zr,Ti)O3などの強誘電体膜を用いれば、不揮発性
動作が可能なメモリ(Ferroelectric RAM)を作成するこ
とができることも多数報告されている。一方、従来のDR
AMの製造工程においては、配線工程の最後に水素雰囲気
下で熱処理を行いトランジスタのゲート酸化膜とシリコ
ン基板との界面に存在するシリコンの未結合手を水素原
子で終端している。このためトランジスタの閾値電圧を
所望の値に制御でき、サブスレッシュホールドリーク電
流も低減している。またこの水素原子の代わりに重水素
原子を用いることで閾値電圧のより良好な制御が可能で
あることが、特表平8-507175に示されている。しかしな
がら、(Ba,Sr)TiO3に代表される高誘電率膜やPb(Zr,Ti)
O3に代表される強誘電体膜は、水素雰囲気下で熱処理を
行うと水素の還元作用により膜中の酸素が乖離して結晶
性が低下し、リーク電流が増大したり強誘電性が消失し
たりするという問題が存在する。例えば、Tung-Sheng C
hen他の1994年インターナショナルエレクトロンデバイ
セズミーティングテクニカルダイジェスト(1996 Intern
ational Electron Devices Meeting Technical Digest)
679-682頁に記載されているように、水素中、400℃、3
0分の熱処理を行うことによってBSTキャパシタのリーク
電流が+1Vにおいて2桁以上も増加することが示されてい
る。さらに同引用文献には水素処理後に窒素中、550
℃、1時間の回復熱処理を行っても水素処理を行う前の
特性には回復しないことも示されている。
【０００３】
【発明が解決しようとする課題】以上説明したように、
従来の半導体記憶装置ではトランジスタの閾値制御を目
的とした水素雰囲気中の熱処理によって高誘電率膜ある
いは強誘電体膜のリーク電流が増加し、その結果、メモ
リセルに蓄えられた電荷が時間的に減少し半導体記憶装
置の動作不良を引き起こしてしまうという課題があっ
た。
従来の半導体記憶装置ではトランジスタの閾値制御を目
的とした水素雰囲気中の熱処理によって高誘電率膜ある
いは強誘電体膜のリーク電流が増加し、その結果、メモ
リセルに蓄えられた電荷が時間的に減少し半導体記憶装
置の動作不良を引き起こしてしまうという課題があっ
た。
【０００４】本発明は、上述した事情に鑑みてなされた
もので、トランジスタと、高誘電率膜や強誘電体膜を容
量絶縁膜の一部あるいは全部に用いた薄膜キャパシタか
ら成る半導体記憶装置において、トランジスタの閾値電
圧を所望の値に保持しながら、薄膜キャパシタのリーク
電流の増加を抑制したり、良好な強誘電性を保持するこ
とが可能な半導体記憶装置の製造方法を提供する事を目
的とする。
もので、トランジスタと、高誘電率膜や強誘電体膜を容
量絶縁膜の一部あるいは全部に用いた薄膜キャパシタか
ら成る半導体記憶装置において、トランジスタの閾値電
圧を所望の値に保持しながら、薄膜キャパシタのリーク
電流の増加を抑制したり、良好な強誘電性を保持するこ
とが可能な半導体記憶装置の製造方法を提供する事を目
的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明は、以下の構成を採用した。請求項１に記載の
半導体記憶装置の製造方法は、半導体基板上の所望の位
置に、トランジスタを形成する工程と、高誘電率膜ある
いは強誘電体膜を容量絶縁膜の一部あるいは全部とする
薄膜キャパシタを形成する工程と、該トランジスタと該
薄膜キャパシタを電気的に分離する工程と、該トランジ
スタと該薄膜キャパシタを電気的に接続する工程を含む
半導体記憶装置の製造方法において、自然界に存在する
水素と重水素の全体量を１００％としたときの重水素の
比率である０．０１５％よりも大きな比率で重水素を含
有する雰囲気下で熱処理を施す工程を含むことを特徴と
する。請求項２に記載の半導体記憶装置の製造方法は、
半導体基板上の所望の位置に、トランジスタを形成する
工程と、高誘電率膜あるいは強誘電体膜を容量絶縁膜の
一部あるいは全部とする薄膜キャパシタを形成する工程
と、該トランジスタと該薄膜キャパシタを電気的に分離
する工程と、該トランジスタと該薄膜キャパシタを電気
的に接続する工程を含む半導体記憶装置の製造方法にお
いて、重水素を含有し、かつ水素を含有しない雰囲気に
おいて熱処理を施す工程を含むことを特徴とする。請求
項３に記載の半導体記憶装置の製造方法は、半導体基板
上の所望の位置に、トランジスタを形成する工程と、高
誘電率膜あるいは強誘電体膜を容量絶縁膜の一部あるい
は全部とする薄膜キャパシタを形成する工程と、該トラ
ンジスタと該薄膜キャパシタを電気的に分離する工程
と、該トランジスタと該薄膜キャパシタを電気的に接続
する工程を含む半導体記憶装置の製造方法において、自
然界に存在する水素と重水素の全体量を１００％とした
ときの重水素の比率である０．０１５％よりも大きな比
率で重水素を含有する雰囲気下で熱処理を施した後、酸
素雰囲気下で熱処理を施す工程を含むことを特徴とす
る。請求項４に記載の半導体記憶装置の製造方法は、半
導体基板上の所望の位置に、トランジスタを形成する工
程と、高誘電率膜あるいは強誘電体膜を容量絶縁膜の一
部あるいは全部とする薄膜キャパシタを形成する工程
と、該トランジスタと該薄膜キャパシタを電気的に分離
する工程と、該トランジスタと該薄膜キャパシタを電気
的に接続する工程を含む半導体記憶装置の製造方法にお
いて、重水素を含有し、かつ水素を含有しない雰囲気に
おいて熱処理を施した後、酸素雰囲気下で熱処理を施す
工程を含むことを特徴とする。請求項５に記載の半導体
記憶装置の製造方法は、半導体基板上の所望の位置に、
トランジスタを形成する工程と、高誘電率膜あるいは強
誘電体膜を容量絶縁膜の一部あるいは全部とする薄膜キ
ャパシタを形成する工程と、該トランジスタと該薄膜キ
ャパシタを電気的に分離する工程と、該トランジスタと
該薄膜キャパシタを電気的に接続する工程を含む半導体
記憶装置の製造方法において、自然界に存在する水素と
重水素の全体量を１００％としたときの重水素の比率で
ある０．０１５％よりも大きな比率で重水素を含有する
雰囲気下で熱処理を施した後、窒素または不活性ガスま
たはそれらの混合ガスの雰囲気下で熱処理を施す工程を
含むことを特徴とする。請求項６に記載の半導体記憶装
置の製造方法は、半導体基板上の所望の位置に、トラン
ジスタを形成する工程と、高誘電率膜あるいは強誘電体
膜を容量絶縁膜の一部あるいは全部とする薄膜キャパシ
タを形成する工程と、該トランジスタと該薄膜キャパシ
タを電気的に分離する工程と、該トランジスタと該薄膜
キャパシタを電気的に接続する工程を含む半導体記憶装
置の製造方法において、重水素を含有し、かつ水素を含
有しない雰囲気において熱処理を施した後、窒素または
不活性ガスまたはそれらの混合ガスの雰囲気下で熱処理
を施す工程を含むことを特徴とする。
の本発明は、以下の構成を採用した。請求項１に記載の
半導体記憶装置の製造方法は、半導体基板上の所望の位
置に、トランジスタを形成する工程と、高誘電率膜ある
いは強誘電体膜を容量絶縁膜の一部あるいは全部とする
薄膜キャパシタを形成する工程と、該トランジスタと該
薄膜キャパシタを電気的に分離する工程と、該トランジ
スタと該薄膜キャパシタを電気的に接続する工程を含む
半導体記憶装置の製造方法において、自然界に存在する
水素と重水素の全体量を１００％としたときの重水素の
比率である０．０１５％よりも大きな比率で重水素を含
有する雰囲気下で熱処理を施す工程を含むことを特徴と
する。請求項２に記載の半導体記憶装置の製造方法は、
半導体基板上の所望の位置に、トランジスタを形成する
工程と、高誘電率膜あるいは強誘電体膜を容量絶縁膜の
一部あるいは全部とする薄膜キャパシタを形成する工程
と、該トランジスタと該薄膜キャパシタを電気的に分離
する工程と、該トランジスタと該薄膜キャパシタを電気
的に接続する工程を含む半導体記憶装置の製造方法にお
いて、重水素を含有し、かつ水素を含有しない雰囲気に
おいて熱処理を施す工程を含むことを特徴とする。請求
項３に記載の半導体記憶装置の製造方法は、半導体基板
上の所望の位置に、トランジスタを形成する工程と、高
誘電率膜あるいは強誘電体膜を容量絶縁膜の一部あるい
は全部とする薄膜キャパシタを形成する工程と、該トラ
ンジスタと該薄膜キャパシタを電気的に分離する工程
と、該トランジスタと該薄膜キャパシタを電気的に接続
する工程を含む半導体記憶装置の製造方法において、自
然界に存在する水素と重水素の全体量を１００％とした
ときの重水素の比率である０．０１５％よりも大きな比
率で重水素を含有する雰囲気下で熱処理を施した後、酸
素雰囲気下で熱処理を施す工程を含むことを特徴とす
る。請求項４に記載の半導体記憶装置の製造方法は、半
導体基板上の所望の位置に、トランジスタを形成する工
程と、高誘電率膜あるいは強誘電体膜を容量絶縁膜の一
部あるいは全部とする薄膜キャパシタを形成する工程
と、該トランジスタと該薄膜キャパシタを電気的に分離
する工程と、該トランジスタと該薄膜キャパシタを電気
的に接続する工程を含む半導体記憶装置の製造方法にお
いて、重水素を含有し、かつ水素を含有しない雰囲気に
おいて熱処理を施した後、酸素雰囲気下で熱処理を施す
工程を含むことを特徴とする。請求項５に記載の半導体
記憶装置の製造方法は、半導体基板上の所望の位置に、
トランジスタを形成する工程と、高誘電率膜あるいは強
誘電体膜を容量絶縁膜の一部あるいは全部とする薄膜キ
ャパシタを形成する工程と、該トランジスタと該薄膜キ
ャパシタを電気的に分離する工程と、該トランジスタと
該薄膜キャパシタを電気的に接続する工程を含む半導体
記憶装置の製造方法において、自然界に存在する水素と
重水素の全体量を１００％としたときの重水素の比率で
ある０．０１５％よりも大きな比率で重水素を含有する
雰囲気下で熱処理を施した後、窒素または不活性ガスま
たはそれらの混合ガスの雰囲気下で熱処理を施す工程を
含むことを特徴とする。請求項６に記載の半導体記憶装
置の製造方法は、半導体基板上の所望の位置に、トラン
ジスタを形成する工程と、高誘電率膜あるいは強誘電体
膜を容量絶縁膜の一部あるいは全部とする薄膜キャパシ
タを形成する工程と、該トランジスタと該薄膜キャパシ
タを電気的に分離する工程と、該トランジスタと該薄膜
キャパシタを電気的に接続する工程を含む半導体記憶装
置の製造方法において、重水素を含有し、かつ水素を含
有しない雰囲気において熱処理を施した後、窒素または
不活性ガスまたはそれらの混合ガスの雰囲気下で熱処理
を施す工程を含むことを特徴とする。
【０００６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の第
１の実施の形態の構成を説明するための半導体記憶装置
の断面図である。101はシリコン基板、102はヒ素を注入
したシリコンから成るトランジスタのソース部とドレイ
ン部、103はヒ素を注入したポリシリコンから成るトラ
ンジスタのゲート部、104はSiO2膜から成るトランジス
タのゲート絶縁膜、105はリンをドーピングしたポリシ
リコンから成る容量コンタクト部、106は主にSiO2膜か
ら成る層間絶縁膜、107はRu/TiN/TiSix膜から成る下部
電極膜、108は高誘電率(Ba,Sr)TiO3膜から成る容量絶縁
膜、109はRuから成る上部電極膜である。従来の構造で
は、ゲート絶縁膜104とシリコン基板101との界面のシリ
コン原子の未結合手には主に水素原子が結合しており、
重水素原子とは自然界に存在する割合である0.015%しか
結合していない。このような構造では、トランジスタの
閾値電圧は所望の値に制御されているものの、図２に示
すように高誘電率(Ba,Sr)TiO3膜のリーク特性は悪く、
半導体記憶装置としての動作は不可能であった。一方、
本発明の半導体記憶装置においては、ゲート絶縁膜104
とシリコン基板101との界面のシリコン原子の未結合手
には主に重水素原子が結合しており、図２に示すように
高誘電率(Ba,Sr)TiO3膜のリーク特性も良好で、十分な
電荷の保持特性を有する半導体記憶装置として動作し
た。またトランジスタの閾値電圧も所望の値が得られ
た。
て図面を参照して詳細に説明する。図１は、本発明の第
１の実施の形態の構成を説明するための半導体記憶装置
の断面図である。101はシリコン基板、102はヒ素を注入
したシリコンから成るトランジスタのソース部とドレイ
ン部、103はヒ素を注入したポリシリコンから成るトラ
ンジスタのゲート部、104はSiO2膜から成るトランジス
タのゲート絶縁膜、105はリンをドーピングしたポリシ
リコンから成る容量コンタクト部、106は主にSiO2膜か
ら成る層間絶縁膜、107はRu/TiN/TiSix膜から成る下部
電極膜、108は高誘電率(Ba,Sr)TiO3膜から成る容量絶縁
膜、109はRuから成る上部電極膜である。従来の構造で
は、ゲート絶縁膜104とシリコン基板101との界面のシリ
コン原子の未結合手には主に水素原子が結合しており、
重水素原子とは自然界に存在する割合である0.015%しか
結合していない。このような構造では、トランジスタの
閾値電圧は所望の値に制御されているものの、図２に示
すように高誘電率(Ba,Sr)TiO3膜のリーク特性は悪く、
半導体記憶装置としての動作は不可能であった。一方、
本発明の半導体記憶装置においては、ゲート絶縁膜104
とシリコン基板101との界面のシリコン原子の未結合手
には主に重水素原子が結合しており、図２に示すように
高誘電率(Ba,Sr)TiO3膜のリーク特性も良好で、十分な
電荷の保持特性を有する半導体記憶装置として動作し
た。またトランジスタの閾値電圧も所望の値が得られ
た。
【０００７】図３は本発明の第２の実施の形態の構成を
説明するための半導体記憶装置の断面図である。101は
シリコン基板、102はヒ素を注入したシリコンから成る
トランジスタのソース部とドレイン部、103はヒ素を注
入したポリシリコンから成るトランジスタのゲート部、
104はSiO2膜から成るトランジスタのゲート絶縁膜、106
は主にSiO2膜から成る層間絶縁膜、107はIr/IrO2膜から
成る下部電極膜、108は強誘電体Pb(Zr,Ti)O3膜から成る
容量絶縁膜、109はIr/IrO2膜から成る上部電極膜、110
は主にSiO2膜から成る第２の層間絶縁膜、111はAl/TiN/
Ti膜から成る局所配線部である。従来の構造ではゲート
絶縁膜104とシリコン基板101との界面のシリコン原子の
未結合手には主に水素原子が結合しており、重水素原子
は自然界に存在する割合である0.015%しか含有されてい
ない。このような構造ではトランジスタの閾値電圧は所
望の値に制御されているものの、図４に示すように強誘
電体Pb(Zr,Ti)O3膜のヒステリシス特性が消失し、半導
体記憶装置の不揮発性動作が不可能であった。 一方、
本発明の半導体記憶装置においては、ゲート絶縁膜104
とシリコン基板101との界面のシリコン原子の未結合手
には主に重水素原子が結合しており、図４に示すように
強誘電体Pb(Zr,Ti)O3膜のヒステリシス特性も良好で、
電源を切断後も十分な電荷の保持特性を有する半導体記
憶装置として動作した。またトランジスタの閾値電圧も
所望の値が得られた。
説明するための半導体記憶装置の断面図である。101は
シリコン基板、102はヒ素を注入したシリコンから成る
トランジスタのソース部とドレイン部、103はヒ素を注
入したポリシリコンから成るトランジスタのゲート部、
104はSiO2膜から成るトランジスタのゲート絶縁膜、106
は主にSiO2膜から成る層間絶縁膜、107はIr/IrO2膜から
成る下部電極膜、108は強誘電体Pb(Zr,Ti)O3膜から成る
容量絶縁膜、109はIr/IrO2膜から成る上部電極膜、110
は主にSiO2膜から成る第２の層間絶縁膜、111はAl/TiN/
Ti膜から成る局所配線部である。従来の構造ではゲート
絶縁膜104とシリコン基板101との界面のシリコン原子の
未結合手には主に水素原子が結合しており、重水素原子
は自然界に存在する割合である0.015%しか含有されてい
ない。このような構造ではトランジスタの閾値電圧は所
望の値に制御されているものの、図４に示すように強誘
電体Pb(Zr,Ti)O3膜のヒステリシス特性が消失し、半導
体記憶装置の不揮発性動作が不可能であった。 一方、
本発明の半導体記憶装置においては、ゲート絶縁膜104
とシリコン基板101との界面のシリコン原子の未結合手
には主に重水素原子が結合しており、図４に示すように
強誘電体Pb(Zr,Ti)O3膜のヒステリシス特性も良好で、
電源を切断後も十分な電荷の保持特性を有する半導体記
憶装置として動作した。またトランジスタの閾値電圧も
所望の値が得られた。
【０００８】図５は本発明の第３の実施の形態を説明す
るための半導体記憶装置の代表的な製造プロセスの工程
の順序を示したものである。従来の技術ではトランジス
タの閾値電圧を所望値に制御するためにカバー膜形成工
程の直前に水素熱処理工程を施している。このためトラ
ンジスタの正常動作は保証されるものの、高誘電率膜の
リーク特性は水素による還元作用に起因した結晶性の低
下のため増大してしまう。一方、本発明の半導体記憶装
置の製造方法は従来の技術の水素熱処理を重水素雰囲気
中の熱処理に置き換え、さらにその工程の後に例えば酸
素中、600℃、1時間程度の回復熱処理工程を挿入し、し
かる後にカバー膜形成工程へ移行している。ここで重水
素原子は水素原子と比べてシリコン原子や酸素原子との
結合エネルギーが大きいため、重水素熱処理後の回復熱
処理によって離脱してしまうことはない。したがって本
発明の製造方法を用いることによって、トランジスタの
ゲート絶縁膜とシリコン基板との界面に存在するシリコ
ンの未結合手を重水素で終端しながら、高誘電率膜のリ
ーク特性を重水素熱処理前の特性に回復させることがで
きる。従来の技術では回復熱処理を行っても高誘電率膜
のリーク特性が完全に元の状態には回復せず、また回復
熱処理工程そのものによってシリコンの未結合手に結合
していた水素原子が容易に離脱してしまい、トランジス
タの閾値電圧が所望の値からずれてしまっていた。本発
明の製造方法を用いることによって、図２に示すよう
に、リーク特性の良好な高誘電率膜を用いた薄膜キャパ
シタと所望の閾値電圧を有するトランジスタとを同一基
板上に集積化した半導体記憶装置を作製することができ
る。尚、回復熱処理工程を窒素あるいは不活性ガスを含
む雰囲気中、例えば窒素中６００℃、１時間などで行う
ことによって、半導体記憶装置の金属配線部の酸化を抑
制しながら微小な結晶格子の乱れを回復することができ
るので、酸素中と同様リーク特性を改選できる。
るための半導体記憶装置の代表的な製造プロセスの工程
の順序を示したものである。従来の技術ではトランジス
タの閾値電圧を所望値に制御するためにカバー膜形成工
程の直前に水素熱処理工程を施している。このためトラ
ンジスタの正常動作は保証されるものの、高誘電率膜の
リーク特性は水素による還元作用に起因した結晶性の低
下のため増大してしまう。一方、本発明の半導体記憶装
置の製造方法は従来の技術の水素熱処理を重水素雰囲気
中の熱処理に置き換え、さらにその工程の後に例えば酸
素中、600℃、1時間程度の回復熱処理工程を挿入し、し
かる後にカバー膜形成工程へ移行している。ここで重水
素原子は水素原子と比べてシリコン原子や酸素原子との
結合エネルギーが大きいため、重水素熱処理後の回復熱
処理によって離脱してしまうことはない。したがって本
発明の製造方法を用いることによって、トランジスタの
ゲート絶縁膜とシリコン基板との界面に存在するシリコ
ンの未結合手を重水素で終端しながら、高誘電率膜のリ
ーク特性を重水素熱処理前の特性に回復させることがで
きる。従来の技術では回復熱処理を行っても高誘電率膜
のリーク特性が完全に元の状態には回復せず、また回復
熱処理工程そのものによってシリコンの未結合手に結合
していた水素原子が容易に離脱してしまい、トランジス
タの閾値電圧が所望の値からずれてしまっていた。本発
明の製造方法を用いることによって、図２に示すよう
に、リーク特性の良好な高誘電率膜を用いた薄膜キャパ
シタと所望の閾値電圧を有するトランジスタとを同一基
板上に集積化した半導体記憶装置を作製することができ
る。尚、回復熱処理工程を窒素あるいは不活性ガスを含
む雰囲気中、例えば窒素中６００℃、１時間などで行う
ことによって、半導体記憶装置の金属配線部の酸化を抑
制しながら微小な結晶格子の乱れを回復することができ
るので、酸素中と同様リーク特性を改選できる。
【０００９】図６は本発明の第４の実施の形態を説明す
るための半導体記憶装置の代表的な製造プロセスの工程
の順序を示したものである。従来の技術ではトランジス
タの閾値電圧を所望値に制御するためにカバー膜形成工
程の直前に水素熱処理工程を施している。このためトラ
ンジスタの正常動作は保証されるものの、強誘電体膜の
ヒステリシス特性は水素による還元作用のため消失して
しまう。一方、本発明の半導体記憶装置の製造方法は従
来の技術の水素熱処理を重水素雰囲気中の熱処理に置き
換え、さらにその工程の後に例えば酸素中、600℃、1時
間程度の回復熱処理工程を挿入し、しかる後カバー膜形
成工程へ移行している。ここで重水素原子は水素原子と
比べてシリコン原子や酸素原子との結合エネルギーが大
きいため、重水素熱処理後の回復熱処理によって離脱し
てしまうことはない。したがって本発明の製造方法を用
いることによって、トランジスタのゲート絶縁膜とシリ
コン基板との界面に存在するシリコンの未結合手を重水
素で終端しながら、強誘電体膜のヒステリシス特性を重
水素熱処理前の特性に回復させることができる。従来の
技術では回復熱処理を行っても強誘電体膜のヒステリシ
ス特性が完全に元の状態には回復せず、また回復熱処理
工程そのものによってシリコンの未結合手に結合してい
た水素原子が容易に離脱してしまい、トランジスタの閾
値電圧が所望の値からずれてしまっていた。本発明の製
造方法を用いることによって、図２に示すように、ヒス
テリシス特性の良好な強誘電体膜を用いた薄膜キャパシ
タを所望の閾値電圧を有するトランジスタとを同一基板
上に集積化した半導体記憶装置を作製することができ
る。尚、回復熱処理工程を窒素あるいは不活性ガスを含
む雰囲気中、例えば窒素中６００℃、１時間などで行う
ことによって、半導体記憶装置の金属配線部の酸化を抑
制しながら微小な結晶格子の乱れを回復することができ
るので、酸素中と同様ヒステリシス特性を改選できる。
るための半導体記憶装置の代表的な製造プロセスの工程
の順序を示したものである。従来の技術ではトランジス
タの閾値電圧を所望値に制御するためにカバー膜形成工
程の直前に水素熱処理工程を施している。このためトラ
ンジスタの正常動作は保証されるものの、強誘電体膜の
ヒステリシス特性は水素による還元作用のため消失して
しまう。一方、本発明の半導体記憶装置の製造方法は従
来の技術の水素熱処理を重水素雰囲気中の熱処理に置き
換え、さらにその工程の後に例えば酸素中、600℃、1時
間程度の回復熱処理工程を挿入し、しかる後カバー膜形
成工程へ移行している。ここで重水素原子は水素原子と
比べてシリコン原子や酸素原子との結合エネルギーが大
きいため、重水素熱処理後の回復熱処理によって離脱し
てしまうことはない。したがって本発明の製造方法を用
いることによって、トランジスタのゲート絶縁膜とシリ
コン基板との界面に存在するシリコンの未結合手を重水
素で終端しながら、強誘電体膜のヒステリシス特性を重
水素熱処理前の特性に回復させることができる。従来の
技術では回復熱処理を行っても強誘電体膜のヒステリシ
ス特性が完全に元の状態には回復せず、また回復熱処理
工程そのものによってシリコンの未結合手に結合してい
た水素原子が容易に離脱してしまい、トランジスタの閾
値電圧が所望の値からずれてしまっていた。本発明の製
造方法を用いることによって、図２に示すように、ヒス
テリシス特性の良好な強誘電体膜を用いた薄膜キャパシ
タを所望の閾値電圧を有するトランジスタとを同一基板
上に集積化した半導体記憶装置を作製することができ
る。尚、回復熱処理工程を窒素あるいは不活性ガスを含
む雰囲気中、例えば窒素中６００℃、１時間などで行う
ことによって、半導体記憶装置の金属配線部の酸化を抑
制しながら微小な結晶格子の乱れを回復することができ
るので、酸素中と同様ヒステリシス特性を改選できる。
【００１０】ここで上記第１から第４の実施の形態の説
明においては、高誘電率膜として(Ba,Sr)TiO3の例を、
強誘電体膜としてPb(Zr,Ti)O3、の例を述べたが、本発
明は、化学式ABO3で表され、それぞれAとしてBa、Sr、P
b、Ca、La、Li、Kのうち少なくとも1種以上、Bとして
Zr、Ti、Ta、Nb、Mg、Mn、Fe、Zn、Wのうち少なくとも1
種以上を含むもの、例えば、SrTiO3、PbTiO3、 (Pb,La)
(Zr,Ti)O3、Pb(Mg,Nb)O3、Pb(Mg,W)O3、Pb(Zn,Nb)O3、L
iTaO3、LiNbO3、KTaO3、KNbO3など、あるいは化学式(Bi
2O2)(Am-1BmO3m+1)(m＝1,2,3,4,5)で表され、それぞれA
としてBa、Sr、Pb、Ca、K、Biのうち少なくとも1種以
上、Bとして、Nb、Ta、Ti、Wの少なくとも1種以上を含
むもの、例えば、Bi4Ti3O12、SrBi2Ta2O9、SrBi2Nb
2O9、あるいはそれ以外の化学式のTa2O5などを用いても
同様の効果が得られる。
明においては、高誘電率膜として(Ba,Sr)TiO3の例を、
強誘電体膜としてPb(Zr,Ti)O3、の例を述べたが、本発
明は、化学式ABO3で表され、それぞれAとしてBa、Sr、P
b、Ca、La、Li、Kのうち少なくとも1種以上、Bとして
Zr、Ti、Ta、Nb、Mg、Mn、Fe、Zn、Wのうち少なくとも1
種以上を含むもの、例えば、SrTiO3、PbTiO3、 (Pb,La)
(Zr,Ti)O3、Pb(Mg,Nb)O3、Pb(Mg,W)O3、Pb(Zn,Nb)O3、L
iTaO3、LiNbO3、KTaO3、KNbO3など、あるいは化学式(Bi
2O2)(Am-1BmO3m+1)(m＝1,2,3,4,5)で表され、それぞれA
としてBa、Sr、Pb、Ca、K、Biのうち少なくとも1種以
上、Bとして、Nb、Ta、Ti、Wの少なくとも1種以上を含
むもの、例えば、Bi4Ti3O12、SrBi2Ta2O9、SrBi2Nb
2O9、あるいはそれ以外の化学式のTa2O5などを用いても
同様の効果が得られる。
【００１１】また上記第１から第４の実施の形態の説明
においては、上部電極109や下部電極107の中で高誘電率
膜や強誘電体膜に接する材料としてRuやIrやIrO2の例を
述べたが、高誘電率膜のリーク特性や強誘電体膜のヒス
テリシス特性を良好に保つものならなんでもよい。例え
ば、Ru、Re、Os、Ir、Rh、Wの金属、あるいはそれらの
酸化物、シリサイド化合物の中から選ばれた少なくとも
1種以上の材料、またはPt、Pd、Rhの中から選ばれた少
なくとも1種以上の材料を用いても有効である。なかで
もRuは容易に微細加工できる点が、IrやIrO2は強誘電体
膜の分極疲労特性の劣化を抑制できる点が優れている。
においては、上部電極109や下部電極107の中で高誘電率
膜や強誘電体膜に接する材料としてRuやIrやIrO2の例を
述べたが、高誘電率膜のリーク特性や強誘電体膜のヒス
テリシス特性を良好に保つものならなんでもよい。例え
ば、Ru、Re、Os、Ir、Rh、Wの金属、あるいはそれらの
酸化物、シリサイド化合物の中から選ばれた少なくとも
1種以上の材料、またはPt、Pd、Rhの中から選ばれた少
なくとも1種以上の材料を用いても有効である。なかで
もRuは容易に微細加工できる点が、IrやIrO2は強誘電体
膜の分極疲労特性の劣化を抑制できる点が優れている。
【００１２】
【発明の効果】以上詳細に説明したように、本発明に係
る半導体記憶装置によれば、以下のような効果を奏す
る。
る半導体記憶装置によれば、以下のような効果を奏す
る。
【００１３】本発明による半導体記憶装置の第１の効果
は、トランジスタの閾値電圧を所望の値に保持しなが
ら、高誘電率膜を用いた薄膜キャパシタの良好なリーク
特性を得ることができることである。その理由は、トラ
ンジスタのゲート絶縁膜とシリコン基板との界面にある
シリコンの未結合手が重水素によって終端されていて、
かつ高誘電率膜のリーク特性を良好なものに保持できる
熱処理工程が十分に施されているためである。
は、トランジスタの閾値電圧を所望の値に保持しなが
ら、高誘電率膜を用いた薄膜キャパシタの良好なリーク
特性を得ることができることである。その理由は、トラ
ンジスタのゲート絶縁膜とシリコン基板との界面にある
シリコンの未結合手が重水素によって終端されていて、
かつ高誘電率膜のリーク特性を良好なものに保持できる
熱処理工程が十分に施されているためである。
【００１４】第２の効果はトランジスタの閾値電圧を所
望の値に保持しながら、強誘電体膜を用いた薄膜キャパ
シタの良好なヒステリシス特性を得ることができる点に
ある。その理由は、トランジスタのゲート絶縁膜とシリ
コン基板との界面にあるシリコンの未結合手が重水素に
よって終端されていて、かつ強誘電体膜のヒステリシス
特性を良好なものに保持できる熱処理工程が十分に施さ
れているからである。
望の値に保持しながら、強誘電体膜を用いた薄膜キャパ
シタの良好なヒステリシス特性を得ることができる点に
ある。その理由は、トランジスタのゲート絶縁膜とシリ
コン基板との界面にあるシリコンの未結合手が重水素に
よって終端されていて、かつ強誘電体膜のヒステリシス
特性を良好なものに保持できる熱処理工程が十分に施さ
れているからである。
【００１５】第３の効果は高誘電率膜や強誘電体膜を容
量絶縁膜に用いた薄膜キャパシタの性能を十分引き出し
た上で、トランジスタの良好な長期信頼性が得られるこ
とにある。その理由は、トランジスタのゲート絶縁膜と
シリコン基板との界面にあるシリコンの未結合手が重水
素によって終端されているためホットキャリア耐性が高
く、かつ高誘電率膜のリーク特性や強誘電体膜のヒステ
リシス特性を良好なものに保持できる熱処理工程が十分
に施されているからである。
量絶縁膜に用いた薄膜キャパシタの性能を十分引き出し
た上で、トランジスタの良好な長期信頼性が得られるこ
とにある。その理由は、トランジスタのゲート絶縁膜と
シリコン基板との界面にあるシリコンの未結合手が重水
素によって終端されているためホットキャリア耐性が高
く、かつ高誘電率膜のリーク特性や強誘電体膜のヒステ
リシス特性を良好なものに保持できる熱処理工程が十分
に施されているからである。
【図１】 本発明の第１の実施の形態を説明するための
半導体記憶装置の断面図である。
半導体記憶装置の断面図である。
【図２】 従来の技術と本発明の第１の実施の形態によ
る特性を比較した図である。
る特性を比較した図である。
【図３】 本発明の第２の実施の形態を説明するための
半導体記憶装置の断面図である。
半導体記憶装置の断面図である。
【図４】 従来の技術と本発明の第２の実施の形態によ
る特性を比較した図である。
る特性を比較した図である。
【図５】 本発明の第３の実施の形態を説明するための
半導体記憶装置の製造方法の工程手順図である。
半導体記憶装置の製造方法の工程手順図である。
【図６】 本発明の第４の実施の形態を説明するための
半導体記憶装置の製造方法の工程手順図である。
半導体記憶装置の製造方法の工程手順図である。
101 シリコン基板 102 ソースまたはドレイン領域 103 ゲート 104 ゲート絶縁膜 105 容量コンタクト 106 層間絶縁膜 107 下部電極 108 高誘電率膜または強誘電体膜（容量絶縁膜） 109 上部電極 110 第２の層間絶縁膜 111 局所配線
Claims (6)
- 【請求項１】 半導体基板上の所望の位置に、トランジ
スタを形成する工程と、高誘電率膜あるいは強誘電体膜
を容量絶縁膜の一部あるいは全部とする薄膜キャパシタ
を形成する工程と、該トランジスタと該薄膜キャパシタ
を電気的に分離する工程と、該トランジスタと該薄膜キ
ャパシタを電気的に接続する工程を含む半導体記憶装置
の製造方法において、薄膜キャパシタを形成した後に、
自然界に存在する水素と重水素の全体量を１００％とし
たときの重水素の比率である０．０１５％よりも大きな
比率で重水素を含有する雰囲気下で熱処理を施す工程を
含むことを特徴とする半導体記憶装置の製造方法。 - 【請求項２】 半導体基板上の所望の位置に、トランジ
スタを形成する工程と、高誘電率膜あるいは強誘電体膜
を容量絶縁膜の一部あるいは全部とする薄膜キャパシタ
を形成する工程と、該トランジスタと該薄膜キャパシタ
を電気的に分離する工程と、該トランジスタと該薄膜キ
ャパシタを電気的に接続する工程を含む半導体記憶装置
の製造方法において、薄膜キャパシタを形成した後に重
水素を含有し、かつ水素を含有しない雰囲気において熱
処理を施す工程を含むことを特徴とする半導体記憶装置
の製造方法。 - 【請求項３】 半導体基板上の所望の位置に、トランジ
スタを形成する工程と、高誘電率膜あるいは強誘電体膜
を容量絶縁膜の一部あるいは全部とする薄膜キャパシタ
を形成する工程と、該トランジスタと該薄膜キャパシタ
を電気的に分離する工程と、該トランジスタと該薄膜キ
ャパシタを電気的に接続する工程を含む半導体記憶装置
の製造方法において、薄膜キャパシタを形成した後に、
自然界に存在する水素と重水素の全体量を１００％とし
たときの重水素の比率である０．０１５％よりも大きな
比率で重水素を含有する雰囲気下で熱処理を施した後、
酸素雰囲気下で熱処理を施す工程を含むことを特徴とす
る半導体記憶装置の製造方法。 - 【請求項４】 半導体基板上の所望の位置に、トランジ
スタを形成する工程と、高誘電率膜あるいは強誘電体膜
を容量絶縁膜の一部あるいは全部とする薄膜キャパシタ
を形成する工程と、該トランジスタと該薄膜キャパシタ
を電気的に分離する工程と、該トランジスタと該薄膜キ
ャパシタを電気的に接続する工程を含む半導体記憶装置
の製造方法において、薄膜キャパシタを形成した後に重
水素を含有し、かつ水素を含有しない雰囲気において熱
処理を施した後、酸素雰囲気下で熱処理を施す工程を含
むことを特徴とする半導体記憶装置の製造方法。 - 【請求項５】 半導体基板上の所望の位置に、トランジ
スタを形成する工程と、高誘電率膜あるいは強誘電体膜
を容量絶縁膜の一部あるいは全部とする薄膜キャパシタ
を形成する工程と、該トランジスタと該薄膜キャパシタ
を電気的に分離する工程と、該トランジスタと該薄膜キ
ャパシタを電気的に接続する工程を含む半導体記憶装置
の製造方法において、薄膜キャパシタを形成した後に、
自然界に存在する水素と重水素の全体量を１００％とし
たときの重水素の比率である０．０１５％よりも大きな
比率で重水素を含有する雰囲気において熱処理を施した
後、窒素または不活性ガスまたはそれらの混合ガスの雰
囲気下で熱処理を施す工程を含むことを特徴とする半導
体記憶装置の製造方法。 - 【請求項６】 半導体基板上の所望の位置に、トランジ
スタを形成する工程と、高誘電率膜あるいは強誘電体膜
を容量絶縁膜の一部あるいは全部とする薄膜キャパシタ
を形成する工程と、該トランジスタと該薄膜キャパシタ
を電気的に分離する工程と、該トランジスタと該薄膜キ
ャパシタを電気的に接続する工程を含む半導体記憶装置
の製造方法において、薄膜キャパシタを形成した後に重
水素を含有し、かつ水素を含有しない雰囲気において熱
処理を施した後、窒素または不活性ガスまたはそれらの
混合ガスの雰囲気下で熱処理を施す工程を含むことを特
徴とする半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24758998A JP3250527B2 (ja) | 1998-09-01 | 1998-09-01 | 半導体記憶装置の製造方法 |
| US09/368,926 US20020000590A1 (en) | 1998-09-01 | 1999-08-05 | Semiconductor memory device and method of manufacturing the same |
| KR1019990034145A KR100359356B1 (ko) | 1998-09-01 | 1999-08-18 | 반도체 기억장치의 제조방법 |
| US10/189,078 US20020175358A1 (en) | 1998-09-01 | 2002-07-03 | Semiconductor memory device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24758998A JP3250527B2 (ja) | 1998-09-01 | 1998-09-01 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000077621A JP2000077621A (ja) | 2000-03-14 |
| JP3250527B2 true JP3250527B2 (ja) | 2002-01-28 |
Family
ID=17165762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24758998A Expired - Fee Related JP3250527B2 (ja) | 1998-09-01 | 1998-09-01 | 半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US20020000590A1 (ja) |
| JP (1) | JP3250527B2 (ja) |
| KR (1) | KR100359356B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005100659A (ja) * | 2000-01-14 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 強誘電体材料あるいは高誘電体材料又はこれらを用いた半導体記憶装置及びその製造方法 |
| JP4091265B2 (ja) * | 2001-03-30 | 2008-05-28 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3723173B2 (ja) | 2002-11-06 | 2005-12-07 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| US6939815B2 (en) * | 2003-08-28 | 2005-09-06 | Intel Corporation | Method for making a semiconductor device having a high-k gate dielectric |
| KR100568516B1 (ko) * | 2004-02-24 | 2006-04-07 | 삼성전자주식회사 | 후처리 기술을 사용하여 아날로그 커패시터를 제조하는 방법 |
| JP5387677B2 (ja) * | 2009-07-09 | 2014-01-15 | 株式会社村田製作所 | アンチヒューズ素子 |
| US10374154B1 (en) | 2018-01-18 | 2019-08-06 | Globalfoundries Inc. | Methods of shielding an embedded MRAM array on an integrated circuit product comprising CMOS based transistors |
| US10439129B2 (en) | 2018-01-18 | 2019-10-08 | Globalfoundries Inc. | Shielded MRAM cell |
| JP2023049755A (ja) | 2021-09-29 | 2023-04-10 | 東京エレクトロン株式会社 | 基板処理方法、および基板処理装置 |
| JP2023154323A (ja) | 2022-04-06 | 2023-10-19 | 東京エレクトロン株式会社 | 基板処理方法及び基板処理装置 |
| JP2023178837A (ja) | 2022-06-06 | 2023-12-18 | 東京エレクトロン株式会社 | 基板処理方法及び基板処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08507175A (ja) * | 1993-02-19 | 1996-07-30 | ナショナル・セミコンダクター・コーポレイション | 重水素原子を有する半導体デバイス |
| JPH1012609A (ja) * | 1996-06-21 | 1998-01-16 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1998
- 1998-09-01 JP JP24758998A patent/JP3250527B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-05 US US09/368,926 patent/US20020000590A1/en not_active Abandoned
- 1999-08-18 KR KR1019990034145A patent/KR100359356B1/ko not_active IP Right Cessation
-
2002
- 2002-07-03 US US10/189,078 patent/US20020175358A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20020175358A1 (en) | 2002-11-28 |
| KR100359356B1 (ko) | 2002-10-31 |
| JP2000077621A (ja) | 2000-03-14 |
| KR20000022733A (ko) | 2000-04-25 |
| US20020000590A1 (en) | 2002-01-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7446363B2 (en) | Capacitor including a percentage of amorphous dielectric material and a percentage of crystalline dielectric material | |
| JP3940176B2 (ja) | 半導体記憶装置 | |
| JP4160638B2 (ja) | 半導体装置 | |
| JPH09102591A (ja) | 半導体装置及びその製造方法 | |
| JPH11126881A (ja) | 高強誘電体薄膜コンデンサを有する半導体装置及びその製造方法 | |
| US20020149040A1 (en) | Process for producing a strontium ruthenium oxide protective layer on a top electrode | |
| JP2009117768A (ja) | 半導体記憶装置およびその製造方法 | |
| JP3250527B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2000164815A (ja) | 集積回路及びその製造方法 | |
| US6727156B2 (en) | Semiconductor device including ferroelectric capacitor and method of manufacturing the same | |
| JP3274326B2 (ja) | 半導体装置およびその製造方法 | |
| JPH11111930A (ja) | 半導体記憶素子の製造方法 | |
| JP2000349257A (ja) | 薄膜キャパシタ及びその製造方法 | |
| JP2002289810A (ja) | 半導体装置およびその製造方法 | |
| JPH0982915A (ja) | 半導体装置の製造方法 | |
| JP4109304B2 (ja) | 半導体装置およびその製造方法 | |
| KR20000014388A (ko) | 강유전체 메모리 커패시터 및 그 제조방법 | |
| JP2000156473A (ja) | 半導体装置およびその製造方法、キャパシタの製造方法 | |
| JP2003197874A (ja) | 半導体装置の製造方法 | |
| JP3317295B2 (ja) | 容量素子の製造方法 | |
| JPH0513706A (ja) | 半導体装置 | |
| JP4316193B2 (ja) | 強誘電体キャパシタ及び強誘電体メモリ装置 | |
| JP2005129852A (ja) | 半導体装置 | |
| JP4500248B2 (ja) | 半導体記憶装置 | |
| US6815224B2 (en) | Low-temperature processing of a ferroelectric strontium bismuth tantalate layer, and fabrication of ferroelectric components using the layer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010327 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011016 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071116 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081116 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081116 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091116 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091116 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131116 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |