JP4500248B2

JP4500248B2 - 半導体記憶装置

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Publication number: JP4500248B2
Application number: JP2005322352A
Authority: JP
Inventors: 浩史三木; 浩巳中井; 惠子櫛田; 泰洋嶋本; 信一郎 ▲高▼谷; 芳久藤崎
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1997-01-13
Filing date: 2005-11-07
Publication date: 2010-07-14
Anticipated expiration: 2018-01-08
Also published as: JP2006066934A

Description

本発明は、半導体記憶装置、特に高強誘電体を用いたコンデンサを有する半導体記憶装置に関する。

従来のシリコン酸化膜に比べて誘電率の高い高誘電体、あるいはシリコン窒化膜に比べてさらに誘電率の高い強誘電体（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ）を用いるコンデンサは、単位面積あたりの静電容量が大きいために、特に大規模ＤＲＡＭのような、小面積で大きな静電容量を必要とする応用が検討されている。なお、本明細書では、高誘電体とはシリコン酸化膜よりも誘電率が高いものをいい、強誘電体とは、自発分極を有しており、それが電界によって反転できるものをいう。特に、強誘電体としては（Ｂａ、Ｓｒ）ＴｉＯ_３（以下ＢＳＴ）、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３（以下ＰＺＴ）のような複合金属酸化物が検討されている。これらの成膜時の劣化を抑止するために、通常、下部電極は耐酸化性のある白金など貴金属が用いられる。一方、上部電極は、成膜後に形成されることが一般的であるが、コンデンサ形成後熱処理工程での高誘電体との反応を避けるため、やはり白金で形成することが一般的である。

たとえば、米国特許第５,００５,１０２号によると、下部電極は白金／窒化チタン／チタンの構造を持ち、上部電極は、アルミニウム／チタン／白金の構造を持っている。特に上部電極については、アルミニウムが電気的接触層（ＥｌｅｃｔｒｉｃａｌＣｏｎｔａｃｔ）、チタンが拡散による反応のバリア層（ＤｉｆｆｕｓｉｏｎＢａｒｒｉｅｒ）、白金がプレート層（ＰｌａｔｅＬａｙｅｒ）の役割を持つことが示されている。

また、これらを用いるメモリを製造する場合には、コンデンサを作成した後に、このコンデンサに対する電気的な接続を行なう配線層、及び、メモリセルとメモリチップ外部との電気的な変換を行なう周辺回路部分に関わる配線層が形成される。このため、各配線層の間、及び、これら配線層とコンデンサとの間の電気的絶縁をとるために、層間絶縁膜を形成する必要があるが、この工程は配線層の劣化を防ぐために還元性あるいは弱い酸化性の雰囲気となる。また、周辺回路と配線層の電気的接続を行なうスルーホールは、一般に開口部のサイズに比較して深さが大きい、アスペクト比の大きな形状となるため、タングステンなどをＣＶＤ法により形成するが、この際の雰囲気は、還元性である。これら還元性雰囲気での処理を経ることで、コンデンサは重大なダメージを被ることが知られている。例えば、マテリアル・リサーチ・ソサエティ・シンポジウム会議録第３１０巻１９９３年１５１頁から１５６頁（ＭａｔｅｒｉａｌＲｅｓｅａｒｃｈＳｏｃｉｅｔｙＳｙｍｐｏｓｉｕｍＰｒｏｃｅｅｄｉｎｇｓＶｏｌ．３１０、ｐｐ．１５１−１５６（１９９３））によると、ＣＶＤによるＳｉＯ_２膜を形成することにより、強誘電体であるＰＺＴは強誘電性を失うとともに、リーク電流が増大することが報告されている。

さらに、半導体能動素子は、コンデンサ製造工程での熱処理、配線工程におけるプラズマ加工等で特性が劣化するが、配線工程終了後に４００℃程度の水素中熱処理を加えることで、最終的にはこれらの劣化を修復することができる。従って、一般的に配線工程終了後に水素処理が行われているが、この水素処理は、層間絶縁膜工程と同様に、コンデンサ特性に影響を与えることが知られている。例えば第８回集積強誘電体国際シンポジウム、発表番号１１ｃ（１９９６年）（８ｔｈＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｎＩｎｔｅｇｒａｔｅｄＦｅｒｒｏｅｌｅｃｔｒｉｃｓ、１１ｃ（１９９６））によると、強誘電体としてＳｒＢｉ_２Ｔａ_２Ｏ_９（以下ＳＢＴ）を用いた場合には、水素雰囲気での処理を行なうとコンデンサが剥離したり、剥離しない場合にも洩れ電流特性の大幅な劣化を伴うことが報告されている。

なお、上記高誘電体及び上記強誘電体を総称して、以下に高強誘電体と言う。

米国特許第５００５１０２号明細書マテリアル・リサーチ・ソサエティ・シンポジウム会議録第３１０巻１９９３年１５１頁から１５６頁（ＭａｔｅｒｉａｌＲｅｓｅａｒｃｈＳｏｃｉｅｔｙＳｙｍｐｏｓｉｕｍＰｒｏｃｅｅｄｉｎｇｓＶｏｌ．３１０、ｐｐ．１５１−１５６（１９９３））第８回集積強誘電体国際シンポジウム、発表番号１１ｃ（１９９６年）（８ｔｈＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｎＩｎｔｅｇｒａｔｅｄＦｅｒｒｏｅｌｅｃｔｒｉｃｓ、１１ｃ（１９９６）

本発明の目的は、上記高強誘電体の劣化を防止した、信頼性の高い半導体記憶装置を得ることにある。

上記目的は、キャパシタ電極に到達する水素分子の量が１０^１３個／ｃｍ^２以下となるような膜を、キャパシタ電極に設けることによって達成される。望ましくは、水素分子が１０^１２個／ｃｍ^２以下となるような膜にすれば良い。

これら水素を含む処理における劣化原因を検討した結果、我々は劣化過程に電極である白金が関与していることが明らかになった。即ち、白金を電極として使用すると、水素分子が白金によって分解され、水素原子や水素ラジカル等の活性な水素が生成し、この活性水素が白金中を速やかに拡散して高強誘電体を劣化させる機構が明らかになった。

この機構が存在するために、通常、高強誘電体が還元されて劣化することは考えられないような低温、例えば３００℃で、コンデンサ特性が劣化したり、電極の剥離が起こっていることも判明した。

そこで、電極への水素分子の到達をできるだけ防ぐような膜を設けることで、高強誘電体膜の劣化を防止することが可能となる。

具体的には、水素分子の吸着が１０^１３個／ｃｍ^２以下、望ましくは１０^１２個／ｃｍ^２以下である膜を設ければ良い。このような、実質的に水素の吸着が起きない膜（以下、「吸着阻止層」という）を設けることによって、コンデンサ電極の一部である白金膜へ水素分子が到達する量を減少させ、結果的に、上記の活性水素の量を低下させることができる。これにより、高強誘電体コンデンサの配線形成工程での劣化、剥離が抑えられ、また、長期信頼性の向上も認められた。この膜の材料としては、銀、アルミニウム、シリコン、鉛、ビスマス、金、亜鉛、カドミウム、インジウム、ゲルマニウム、錫が有効であった。これらの材料は、表面の原子配列が水素の吸着を妨げるような構成であるために、吸着を防止する効果がある。このように、白金よりも水素の吸着が起きにくい層を設けることで活性水素の生成を押さえる効果はあるが、アルミニウム膜だけを用いた場合には、水素の吸着が比較的多いため、さらに以下に述べる拡散防止層を設けると良い。また、これらの膜を白金電極に接して設けると、相互拡散が生じてしまうため、窒化チタン膜や窒化タングステン膜のような反応バリア層を間に設けると良い。

また、水素分子の拡散が１０^１３個／ｃｍ^２以下、望ましくは１０^１２個／ｃｍ^２以下である膜を設けても良い。このような水素分子の拡散を実質的になくす膜（以下「水素拡散バリア層」という）を設けることによって、水素分子の拡散する量が極めて少なくなり、コンデンサ電極に到達する水素分子量が減少し、コンデンサ電極によって活性水素が生成する量を低減することができる。この水素拡散バリア層として、具体的には、タングステンの他、導電性の酸化物、例えば、酸化ルテニウム、酸化イリジウム、酸化パラジウム、酸化オスミウム、白金酸化物、又は、ルテニウム、イリジウム、パラジウム、オスミウム、あるいは、これらの合金の酸化物が挙げられる。これらをコンデンサ電極に、上記の吸着阻止層を設けずに単独で形成する場合は、これらと白金電極とは反応性が小さいため、反応バリア層を設けなくても良い。

さらに、コンデンサ電極に、吸着阻止層と水素拡散バリア層を積層して設けると、コンデンサ電極に到達する水素分子の量がさらに少なくなり、より効果的である。この場合は、吸着阻止層及び水素拡散バリア層合わせて水素の電極への到達が１０^１２個／ｃｍ^２以下となっていれば良い。ただし、これらを積層する場合で、吸着阻止層と水素拡散バリア層の一方が酸化物である場合には、これらの反応を防止するため、間に反応バリア層を設けると良い。但し、これら双方が酸化物である場合には、この反応バリア層を設けなくても良い。

なお、反応バリア層としては、チタン、チタン合金、窒化チタンが挙げられる。またこの他、タングステン、タンタル、モリブデン、又はこれらの窒化物等を、水素拡散バリア層かつ反応バリア層として用いても良い。

また、コンデンサ電極、水素拡散バリア層及び吸着阻止層の合計膜厚は、２０ｎｍ以上あればある程度効果が期待でき、０．５μｍを越えると構造上形成が困難となるため、２０ｎｍ以上０．５μｍ以下の膜厚であると良い。

また、コンデンサ電極は、白金に限らず、ルテニウム、イリジウム、パラジウム、ニッケル、オスニウム、レニウム及びこれらの酸化物の導電材を主成分とするものであっても良い。

また、水素拡散バリア層や吸着阻止層はコンデンサ電極の上部に形成しても効果が充分得られるが、上部だけでなく、側部にも形成した方がより効果がある。さらに、キャパシタ電極の下に形成しても、ウエハ基板側から拡散する水素分子のキャパシタ電極への侵入を防止する効果がある。具体的には以下の通りである。

コンデンサと、半導体能動素子とを設け、コンデンサと半導体能動素子との間に水素拡散バリア層を配置する。さらに、コンデンサの上に、水素吸着阻止層を配置することが好ましい。上記のコンデンサは、２つの電極が上下に置かれていても、左右に置かれていてもよく、２つの電極が上下に置かれているとき、水素吸着阻止層は、２つの電極の内の上部に配置された電極の一部を構成するようにしてもよい。

また、水素拡散バリア層は、その一部が上記２つの電極の内の一つと半導体能動素子とを電気的に接続する接続プラグの一部を構成することが好ましい。

さらに、水素拡散バリア層は、その一部がコンデンサと半導体能動素子との層間絶縁膜の一部を構成することが好ましい。このとき水素拡散バリア層は、酸化物絶縁体であることが好ましい。このような材料には、例えば、アルミニウム又はセリウムの酸化物を主成分とする材料が挙げられる。アルミニウム又はセリウムの酸化物は、通常絶縁層として用いられるＳｉＯ_２に含有させても用いることもできる。アルミニウム又はセリウムの酸化物は５重量％以上あればある程度の効果があり、１０重量％以上であればより効果が認められる。これらの値の上限は、アルミニウム酸化物では加工性の点から、セリウムの酸化物では絶縁性の点から制限される。

さらに本発明の半導体装置は、前記のコンデンサが配置された領域と異なる領域に、第２の半導体能動素子を配置し、この第２の半導体能動素子の上部には水素拡散バリア層を配置しないことが好ましい。

金属膜ＣＶＤなどの還元性雰囲気処理、層間絶縁膜形成工程など水素を含む処理による絶縁不良、電極剥離が防止でき、また、長期信頼性の向上が図れる。

本発明の好適な幾つかの実施例について、添付図面を参照しながら詳細に説明する。

本発明の好適な一実施例を図１を参照して以下に説明する。
本発明によるコンデンサは、公知の方法で形成されたトランジスタを構成する素子層または半導体領域（１０１）上に、公知の方法で形成された下部電極（１０２）と高強誘電体薄膜（１０３）が形成されている。この上に、本発明の４層よりなる上部積層電極を形成した。すなわち、ショットキー障壁層（１０４）、水素拡散バリア層（１０５）、反応バリア層（１０６）、および吸着阻止層（１０７）からなっている。

なお、図１は、上部積層電極を４層で構成しているが、複数の層の効果を合わせ持つ層により積層数を減らしたり、１つの層の役割を複数の層で構成することも可能であるので、積層数は増減するが、これらはすべて本発明に含まれるものである。また、ここで言うトランジスタは、具体的にはスイッチ素子としての絶縁ゲート型電界効果トランジスタを構成している。

次に、各層の働きを述べる。ショットキー障壁層（１０４）は、高強誘電体層と接触してショットキー障壁を形成する。この層は、強誘電体と電極との界面を構成して電子の伝導帯の不連続を作る。この障壁によりコンデンサのリーク電流が低減され、半導体記憶装置の動作に必要な情報保持特性が得られる。ショットキー障壁層（１０３）は、コンデンサ形成後の熱工程で高強誘電体層中に構成元素が拡散したり、あるいは、高強誘電体層の構成元素を吸収したりしないこと、また、上記バンド不連続が、半導体記憶装置動作に十分な大きさを持つことが必要である。次に形成される水素拡散バリア層（１０５）は、上部から拡散してきた水素の拡散を抑制してショットキー障壁層に到達する水素濃度を実効的に低下させる働きを有する。

水素拡散防止層（１０５）上に望ましくは反応防止層（１０６）を介して形成される吸着阻止層（１０７）は、気相中の水素を阻止する層である。通常、高強誘電体を用いるコンデンサの上部電極には、白金が用いられるが、この白金は、水素を吸着し、分解する作用があることが知られている。一旦分解された水素は、金属中を容易に拡散し、高強誘電体層に到達して強い還元性を示すため、３００℃のような低温であってもコンデンサが致命的に劣化する。ここで用いた吸着阻止層（１０７）は、水素の吸着が起こらない、従って、水素を解離させる効果もないために、水素の高強誘電体層への到達確率を低下させるものである。

従来のコンデンサでは、図２に示したように、電気的接続層であるアルミニウム（２０２）と反応バリア層であるチタン（２０１）、及び、プレート層である白金からなっており、水素の拡散を抑止する効果がない。また、アルミニウム（２０２）は、水素の吸着を阻止する働きがあることが知られているが、後に示すように、十分な効果を得ることはできなかった。

つぎに、より具体的に積層上部電極の製造方法を示す。
図３は本発明によるコンデンサの好適な１実施例である。公知な方法で形成されたトランジスタを含む能動素子層（１０１）の上に、下部電極として直流スパッタ法で白金（１０２）を１００ｎｍ形成した。次に、ＰＺＴを高周波スパッタ法で５０ｎｍ堆積後、酸素中で６５０℃の熱処理を行ない、高誘電体層（１０３）を形成した。次にショットキー障壁層として白金（３０１）を５０ｎｍ形成し、引き続き、拡散バリア層としてタングステン（３０２）を１００ｎｍ、反応防止層として窒化チタン（３０３）を５０ｎｍ、吸着阻止層として銀（３０４）を１００ｎｍ形成し、積層上部電極とした。

この構造を持つコンデンサの水素中熱処理後の絶縁耐圧分布を図４に示す。ここでは、３５０℃で３０分の処理を行なった場合について、図２の従来技術と比較した。従来の上部電極構造では、１Ｖ〜２Ｖでほとんどのコンデンサが絶縁不良を示し、ＤＲＡＭへの適用は不可能であったが、本発明によれば、印加電圧１Ｖ迄の領域では、実用に耐えることがわかった。また、分極−電界特性について、図５に示す。同様に水素処理は、３５０℃で３０分である。従来技術では、分極電界特性のヒステリシス特性が消えているのに対して、本発明では、特性が保持できることがわかった。また、４００℃での水素処理では、従来技術によるコンデンサの上部電極が剥離を起こしたのに対して、本発明では、剥離がなく、絶縁耐圧と誘電特性の劣化もわずかであった。

本発明の他の好適な実施例について、図６を用いて説明する。公知な方法で形成されたトランジスタを含む能動素子層（１０１）の上に、下部電極として直流スパッタ法で白金（１０２）を１００ｎｍ形成した。次に、５００℃に加熱した基板上に、ＢＳＴを高周波スパッタ法で５０ｎｍ堆積後、酸素中で６５０℃の熱処理を行ない、高誘電体層（６０１）を形成した。次にショットキー障壁層として白金（３０１）を５０ｎｍ形成した。水素拡散バリア層として、本実施例では、酸素を用いる反応性スパッタ法により酸化ルテニウム（６０２）を５０ｎｍ形成した。この上に反応防止層として金属ルテニウムと窒化チタンの積層膜（６０３）をスパッタ法でそれぞれ５０ｎｍずつこの順序で形成した。この上に吸着阻止層としてアルミニウム（６０４）を１００ｎｍ形成し、積層上部電極とした。

図６の構造を持つコンデンサを水素処理し、交番電界を印加して容量の経時変化を調べた（図７）。水素処理は、４００℃で３０分である。比較のため図２に示した従来技術でも、初期の静電容量に変化はないが、交番電界による劣化が激しく、半導体記憶装置に必要とされる信頼性を確保することができない。本発明によれば、静電容量の劣化はわずかであり、信頼性を確保できることがわかった。

次に、本発明の積層上部電極について、他の好適な材料及び製法について説明する。ショットキー障壁層は、これまでの例では白金としたが、ルテニウム、イリジウム、パラジウム、ニッケルおよび白金のいずれかを主成分として含む材料が好適である。水素拡散バリア層としては、タングステン、酸化ルテニウムの他に、導電性酸化物が適用でき、特に望ましくは、酸化イリジウム、酸化パラジウムである。反応バリア層としては、窒化チタンの他に、チタン及びチタン合金が適用可能である。また、タングステン、タンタル、モリブデンから選ばれた金属またはその窒化物を水素拡散バリア層かつ反応バリア層として使うことも可能である。また、水素拡散バリア層として導電性酸化物を用いた場合には、導電性酸化物中の酸素に対するバリアとして、酸化物が導電性を示す金属を主成分とする層をバリア層として用いる必要がある。望ましくは、白金、イリジウム、ルテニウム、パラジウムである。水素吸着阻止層としては、銀、アルミニウムの例を挙げたが、銀、アルミニウム、シリコン、鉛、ビスマスのいずれかを主成分として含む導体が好適であるが、その作用には材料による差が大きい。図８は、吸着阻止層として銀とアルミニウムを用いた場合、水素アニールによるＰＺＴのスイッチング電荷量の変化を比較している。積層膜とせず、ショットキー障壁層の白金単独で用いた場合も比較のために示した。このように、アルミニウムを用いた場合の効果は銀と比較して小さく、図２に示した従来構造では水素によるダメージを抑止し切れないことがわかる。

なお、高強誘電体材料の例としては、これまでＢＳＴおよびＰＺＴを挙げたが、バリウム、鉛、ストロンチウム、ビスマスから選ばれた元素を主成分として酸化物高強誘電体材料が有効であった。ＢＳＴとＰＺＴ以外の好ましい材料としては、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ジルコニウム酸バリウム鉛（（Ｂａ、Ｐｂ）（Ｚｒ、Ｔｉ）Ｏ_３）、ニオブ酸バリウム鉛（（Ｂａ、Ｐｂ）Ｎｂ_２Ｏ_６）、タンタル酸ストロンチウムビスマス（ＳｒＢｉ_２Ｔａ_２Ｏ_９）、チタン酸ビスマス（Ｂｉ_４Ｔｉ_３Ｏ_１２）である。

これらのコンデンサを有する半導体記憶装置の例を次に示す。
図９は、高強誘電体としてＢＳＴを用いたＤＲＡＭの例である。Ｓｉ基板（１００１）上に公知な工程によってトランジスタを含む素子層を形成する。即ち、素子領域分離膜（１００２）、導電性不純物拡散層（１００３）、ポリシリコントランジスタゲート電極（１００４）、ポリシリコン配線（１００５）、層間絶縁膜（１００６）を形成する。次にコンデンサとトランジスタの電気的接続を形成する導電性プラグ（１００７）を形成する。この材料は、望ましくはＣＶＤ法で形成した窒化チタン／チタンシリサイド積層、または、窒化チタン／ポリシリコン積層である。次に、白金を直流スパッタ法で１００ｎｍ形成した後に、公知なフォトリソグラフィー法により形成したマスクパターンを用いて白金をアルゴンスパッタ法で加工し、白金下部電極（１００８）を形成する。次に、ＢＳＴ膜（１００９）を形成する。これは、バリウム、ストロンチウム、チタンのアルコレートまたは錯体を用いて酸素中で熱分解するＣＶＤ法が望ましい。さらに望ましくは、バリウムジピバロイルメタネート（Ｂａ（ＤＰＭ）₂）、ストロンチウムジピバロイルメタネート（Ｓｒ（ＤＰＭ）_２）、チタンイソプロポキサイド（Ｔｉ（ｉ−ＯＣ_３Ｈ_７）_４）を用いたＣＶＤ法が有効である。これら原料を保温容器に収納し、Ｂａ（ＤＰＭ）_２、Ｓｒ（ＤＰＭ）_２については、１５０℃〜２５０℃、Ｔｉ（ｉ−ＯＣ_３Ｈ_７）_４については３０℃〜６０℃に加熱して適当な蒸気圧を持たせ、アルゴンバブリングで反応炉に原料を輸送する。同時に反応炉に供給する酸素とともに、４００℃〜７００℃に加熱した基板上で原料を熱分解、酸化させた。このＢＳＴ膜の膜厚は、２０ｎｍとした。次に、ショットキーバリア層（１０１０）として、白金をスパッタ法により１００ｎｍ形成した。この場合、下部電極間の溝のアスペクト比によっては、白金粒子に方向性を持たせるスパッタ法とエッチバック法、または、ＣＶＤ法によるルテニウムの形成が必要であった。さらに水素拡散防止層および反応バリア層の一部としてイリジウム／酸化イリジウム積層膜（１０１１）を形成した。ここでは、酸素混合による反応性スパッタ法酸化イリジウムと通常のアルゴンスパッタによる金属イリジウムの積層膜を形成した。つぎに、窒素混合による反応性スパッタ法により、反応バリア層として窒化チタン（１０１２）を５０ｎｍ形成した。最後に、水素吸着防止層として、銀（１０１３）を２０ｎｍスパッタ法で形成し、本発明によるコンデンサ用積層上部電極を構成した。なお、図９中に示したように、本発明による上部電極の構造は、各情報ビット毎に分割する必要はなく、複数ビットに渡ってコンデンサを覆う構造にすることが可能であり、また、本図に示したような被覆構造がより効果的であった。この構造により、複雑な積層構造を持つ上部電極であっても、微細加工が例えばトランジスタの制御ゲートのごときその世代の製品を構成する最小加工寸法によることなく、緩い加工精度での適用を実現できる。

コンデンサ形成後の配線工程について次に説明する。公知なテトラエトキシシラン（ＴＥＯＳ）を用いるプラズマＣＶＤ法により、層間絶縁膜（１０１４）を２００ｎｍ形成する。次に、ドライエッチングにより電気的接続孔（１０１６）を開口する。そして、この接続孔（１０１６）に対して、公知な水素還元のブランケットタングステンＣＶＤ法により、接続プラグを埋め込んだ。この際、基板温度は４００℃、圧力は０．５Ｔｏｒｒで、六弗化タングステンと水素により、約３０秒の堆積を行なった。公知な上部電極構造、即ち、アルミニウム、窒化チタン、白金の積層電極の場合には、このＣＶＤにより、絶縁耐圧の劣化が起きることは、図４と同様である。タングステン接続プラグ形成後、平坦化工程を経て、さらに窒化チタンとアルミニウムの積層配線（１０１７）を形成する。そして、この積層配線（１０１７）を覆うように、層間絶縁膜（１０１８）を形成した。さらに配線層を設ける場合にも、ここで述べたコンデンサ形成後の配線工程を適用することが可能である。また、配線工程後の水素熱処理４００℃、３０分を行なった場合にも、従来構造の電極では、コンデンサの耐圧劣化が著しかったのに対し、本発明によれば、積層上部電極の形成後の特性を保持することが可能であった。最終的なコンデンサの静電容量は、９０ｆＦ／μｍ^２であり、１０^−８Ａ／ｃｍ^２で定義した絶縁性の臨界電圧は、１．２Ｖであった。なお、図９は２つのキャパシタを有する図としたが、３以上のキャパシタの場合でも上記同様、キャパシタ部を覆うように保護膜を形成すれば良い。

また、図１０は、高強誘電体としてＰＺＴを用いた不揮発動作モードを持つＤＲＡＭの例である。ＢＳＴ−ＤＲＡＭの場合と同様に、トランジスタを含む素子層を公知な方法で形成する。次に、下部電極（１１０２）と導電性プラグ（１００７）の反応防止層（１１０１）となる窒化チタンを反応性スパッタ法により５０ｎｍ形成する。引き続き、下部電極（１１０２）となる白金を直流スパッタ法により１５０ｎｍ形成した。つぎに、ＰＺＴを５０ｎｍ形成した。ＰＺＴの形成には、スパッタ法、ゾルゲル法、反応性蒸着法、ＣＶＤ法が、適用できる。例えばＣＶＤ法としては、鉛、ジルコニウム、チタンのアルコレートまたは錯体を用いて、酸素中で熱分解する方法が望ましい。さらに望ましくは、鉛ジピバロイルメタネート（Ｐｂ（ＤＰＭ）_２）、ジルコニウムジピバロイルメタネート（Ｚｒ（ＤＰＭ）_４）、チタンイソプロポキサイド（Ｔｉ（ｉ−ＯＣ_３Ｈ_７）_４）を用いる方法が有効である。これら原料を保温容器に収納し、Ｐｂ（ＤＰＭ）_２については１００℃〜１５０℃、Ｚｒ（ＤＰＭ）_４については１５０℃〜２００℃、Ｔｉ（ｉ−ＯＣ_３Ｈ_７）_４については３０℃〜６０℃に加熱して適当な蒸気圧を持たせ、アルゴンバブリングで反応炉に原料を輸送する。同時に反応炉に供給する酸素とともに、５００℃〜７００℃に加熱した基板上で原料を熱分解、酸化させた。このＰＺＴ膜の膜厚は、４０ｎｍとした。

次に、ショットキーバリア層（１１０４）となる白金を直流スパッタ法で５０ｎｍ、水素拡散バリア層（１１０５）となるタングステンを直流スパッタ法で１００ｎｍ形成後、公知なフォトリソグラフィー技術により、コンデンサ領域のパターンを形成後ドライエッチングにより、コンデンサを各ビット毎に分割する。つぎに、公知のテトラエトキシシラン（ＴＥＯＳ）のオゾン雰囲気熱分解によりキャパシタ保護膜（１１０７）を形成、エッチバックし、さらに公知のフォトリソグラフィー技術により、コンデンサに対する電気的接続孔を開口した。この上部に、電気的接続孔を埋め込みながらスパッタ法により水素拡散防止層（１１０６）としてタングステンを形成し、反応防止層として、窒化チタンを反応性スパッタ法で５０ｎｍ、最後に吸着防止層（１０１３）として銀を５０ｎｍスパッタ法で形成した。これらプロセスにより、素子層の上に本発明のコンデンサを形成した。

コンデンサ形成後の配線工程については、ＢＳＴ−ＤＲＡＭと同様であるが、タングステン接続プラグ（１０１６）の形成時、従来のアルミニウム／チタン／白金積層構造の場合には、ショットキー障壁層（１１０４）とＰＺＴ（１１０３）の界面で剥離が多発し、実用とならなかったのに対して、本発明の構造を用いた場合には、剥離が起きず、残留分極の劣化も抑えられた。最終的な残留分極は、電源電圧３Ｖ動作時で１０μＣ／ｃｍ^２であり、非残留分極成分は、２０μＣ／ｃｍ^２であった。

本発明の好適な実施例を図１１を基に説明する。図１１は、本発明をＤＲＡＭに適用した例である。シリコン基板（１）上に、半導体能動素子としてメモリセルトランジスタ（２）、周辺トランジスタ（３）が形成されている。ここでメモリセルトランジスタ（２）は、下部電極（８）、高強誘電体（９）、上部電極（１０）からなる情報記憶用コンデンサの下に形成された半導体能動素子であり、周辺トランジスタ（３）は、コンデンサ領域とは別に形成された半導体能動素子である。

コンデンサ層とトランジスタ層との間には、両者を電気的に絶縁する層間絶縁層（４）があり、コンデンサ層とトランジスタ層は、プラグで電気的に接続されている。このプラグは、第１のプラグ（５）と第２のプラグ（６）の２層からなり、第２のプラグ（６）は水素拡散の程度が第１のプラグ（５）よりも小さい導電性酸化物から形成されている。また、層間絶縁層（４）とコンデンサ層との間には、層間絶縁層（４）よりも水素拡散の程度が小さい絶縁物からなる水素拡散バリア層（７）が配置されている。コンデンサ層の上部電極（１０）の最上部には、水素吸着阻止層（１１）が設けられている。さらに上部の配線層（１４）との間の層間絶縁層（１２）、接続プラグ（１３）を持つ形状となっている。

従来のＤＲＡＭの構造を図１２に示す。このＤＲＡＭとの差は、本発明のＤＲＡＭ（図１１）が水素吸着阻止層（１１）、導電性酸化物からなる第２のプラグ（６）と絶縁物からなる水素拡散バリア層（７）により、コンデンサが水素による還元から守られているところにある。

次に本発明の効果について述べる。図１２示した構造のうち、コンデンサは水素によるダメージに非常に敏感である。例えば、３５０℃で１０分程度の水素熱処理を加えると、誘電率、耐圧ともに激減する。これに対して上部電極の上に、第１１に示したものと同じ水素吸着阻止層を設けると、これらの劣化は抑えられた（図１３）。しかしながら一方で水素吸着阻止層を設けることにより、図１４に示したように、トランジスタのゲート部分の界面準位は、水素熱処理によっても十分な回復が見られないという結果になった。これは、トランジスタのゲート部分に活性な水素が到達しづらくなったことによるものである。特に周辺トランジスタではトランジスタの利得を下げてしまうために、当初設計のＯＮ電流が確保できず、記憶装置としてのアクセス時間が長くなってしまうという課題が発生した。

これに対して本発明のＤＲＡＭのコンデンサでは、上部電極の最上部の水素吸着阻止層（１１）は、比較的トランジスタの利得に対する要求が小さいメモリセルトランジスタのみを覆うように設けられている。さらにコンデンサの下部に配置した第２のプラグ（６）と水素拡散バリア層（７）の作用により、横方向から拡散してきた水素によるコンデンサの劣化が抑えられている。この結果、図１５に示したように、十分な水素熱処理を加えられるのでメモリセルトランジスタ、周辺トランジスタの両方において、界面準位密度を下げることができた。図１５において、曲線；水素吸着阻止層ありは、メモリセルトランジスタ及び周辺トランジスタの両方の上に水素吸着阻止層を設けた場合を示し、曲線；メモリセルトランジスタ及び曲線；周辺トランジスタは、メモリセルトランジスタの上にのみ水素吸着阻止層を配置した場合のそれぞれのトランジスタの実効界面準位密度を示す。

また、熱処理時間を３０分とした時のコンデンサ耐圧の変化を、コンデンサ下部に設けた第２のプラグ（６）及び水素拡散阻止層（７）の有無で比較したものが図１６である。従来技術は、横方向からの拡散でコンデンサの耐圧劣化が発生しており、トランジスタの特性回復とコンデンサの特性保持がトレードオフになっていることが分かる。一方本発明によれば、耐圧劣化がメモリ適用可能な範囲内に抑えられ、このトレードオフを回避できることが分かった。

次に、より具体的に半導体装置の製造方法を示す。

まず、図１７に示したように、シリコン基板（１）上に公知の方法でメモリセルトランジスタ（２）及び周辺トランジスタ（３）を形成する。次に、トランジスタ間配線を含む層間絶縁層（４）を形成した後に、コンデンサ下部の水素拡散バリア層（７）を形成した。この材料としては、層間絶縁層として通常用いられるＳｉＯ_２を主成分とする絶縁膜と比較して水素の拡散が抑えられる材料、望ましくは、アルミニウム酸化物を用いることができる。他の材料としては、セリウム酸化物が上げられる。また、これらを含有するＳｉＯ2酸化物としてもよい。この水素拡散阻止層は、膜形成後に、周辺トランジスタ部分を除去しておく（図１８）。

次にコンデンサとメモリセルトランジスタの電気接続を行なうプラグ用のコンタクト穴をドライエッチングにより形成する。なお、周辺トランジスタ部分にも必要に応じてこのコンタクト穴を形成するが、これは図１１における接続プラグ（１３）のコンタクト穴の加工の困難さに応じて取捨選択されるものであり、本発明の本質とは関連がない。次にこれらコンタクト穴に対して、プラグの埋め込みプロセスを行なう。これはまずステップカバレジに優れたＣＶＤ法により、望ましくは窒化チタン又はポリシリコンの層を形成した後に、エッチバックによってまず第１のプラグ（５）を形成する。次に、導電性の水素拡散阻止層である第２のプラグ（６）を全面に形成する。ここではイリジウム酸化物とした。他の望ましい例としては、ルテニウム酸化物、オスミウム酸化物、白金酸化物又はこれらの混合物が挙げられる（図１９）。

全面に形成された水素拡散バリア層は、エッチバック又は化学機械研磨法によりプラグ部分のみを残して除去した。次に、下部電極（８）を形成した。ここでの下部電極材料は白金としたが、他にルテニウム、イリジウム、オスミウム、レニウム及びこれら材料の酸化物から選ばれた材料を主成分とする導電性の材料が好適である。これら材料をスパッタ法で１５０ｎｍ堆積後、ドライエッチング法により、各メモリ要素毎に分割し、下部電極構造を得た（図２０）。

次に、高強誘電体（９）としてＢＳＴをＣＶＤ法により厚さ３０ｎｍ堆積した。ＢＳＴは、バリウムジピバロイルメタネート（Ｂａ（ＤＰＭ）_２）、ストロンチウムジピバロイルメタネート（Ｓｒ（ＤＰＭ）_３）、イソプロポキシチタン（Ｔｉ（ｉ−ＯＣ_３Ｈ_７）_４）をバブリングにより反応室内に導入し、酸化性雰囲気中で熱分解により形成した。なお、ＣＶＤ原料としては、上記の他に公知の錯体やアルコキシドも用いられる。また、原料導入には、液体原料の定量と気化器を用いる方式も用いられる。分解の方式としては、熱分解の他にプラズマアシストも用いられる。また、ＢＳＴ膜形成後必要に応じて、酸素中又は窒素中での熱処理を行なった。

次に、上部電極（１０）として、ＣＶＤ法により、Ｒｕを厚さ１００ｎｍ形成した。上部電極の材料としては、下部電極に用いた材料、すなわち、白金、イリジウム、オスミウム、レニウム及びこれら材料の酸化物から選ばれた材料を主成分とする導電性の材料が好適である。ここでは、ルテノシンを原料とする酸素雰囲気中での熱分解ＣＶＤにより、上部電極となるルテニウム薄膜を形成した。上部電極形成後、必要に応じて酸素中又は窒素中での熱処理を行なった。

この上部電極／ＢＳＴ積層膜を、まずメモリセル部分を残すようにドライエッチング法により加工し、次に、吸着阻止層（１１）をＣＶＤ法により形成した。この材料は、水素吸着解離性が小さい材料としてアルミニウムを用いた。吸着解離阻止層（１１）は、上部電極（１０）、下部電極（８）よりも水素吸着解離性の小さい材料であればよい。この例としては、金、銀、アルミニウム、シリコン、銀、亜鉛、カドミウム、インジウム、ゲルマニウム、錫、鉛、ビスマスがあり、特に、アルミニウム、シリコン、鉛が好適であった。この膜はドライエッチング法により、メモリセルトランジスタ部分を残して除去し、図２１に示す構造とした。

次に、ＣＶＤ法によって層間絶縁膜（１２）を形成した。吸着阻止層（１１）、水素拡散バリア層（７）、第２のプラグ（６）の作用により、ここでのＣＶＤは、公知のプラズマＣＶＤ法や熱ＣＶＤ法が使えるのは先に説明したとおりである。吸着阻止層（１１）を持たない場合には、この時点でコンデンサの容量低下、耐圧劣化、電極剥離が発生し、メモリを作製することはできなかった。この層間絶縁膜（１２）に対して、配線層（１４）及びこれとトランジスタの電気的接続をする接続プラグ（１３）を形成して、図２１に示した構造とした。特に本発明の効果として、接続プラグ（１３）をシラン系ガスと六弗化タングステンによる選択ＣＶＤ法で形成できることが挙げられる。図２１の状態で水素アニールを行ない、メモリセルトランジスタ（２）及び周辺トランジスタ（３）の特性の修復を行なった。条件は、３％水素雰囲気中４００℃３０分とした。ここでも従来の構造では、図１３〜図１５に挙げたような劣化が起こり、メモリ動作ができないことは先に述べた通りである。

なお、高強誘電体材料の例としてＢＳＴを挙げたが、チタン酸ストロンチウム（ＳｒＴｉＯ_３）でもほぼ同様の効果が得られた。また、これ以外にもバリウム、鉛、ストロンチウム、ビスマスから選ばれた元素を主成分とした酸化物高強誘電体材料が有効であった。特にＰＺＴ、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ジルコニウム酸バリウム鉛（（Ｂａ，Ｐｂ）（Ｚｒ、Ｔｉ）Ｏ_３）、ニオブ酸バリウム鉛（（Ｂａ，Ｐｂ）Ｎｂ_２Ｏ_６）、タンタル酸ストロンチウムビスマス（ＳｒＢｉ_２Ｔａ_２Ｏ_９）、チタン酸ビスマス（Ｂｉ_４Ｔｉ_３Ｏ_１２）を用いたときは、不揮発機能を付与したメモリを構成することができた。

ＢＳＴを用いた場合の最終的なコンデンサ容量は６．５μＦ／ｃｍ^２（電源電圧２．２Ｖ動作時）であり、平均絶縁耐圧は３Ｖであった。

本願発明は、蓄積容量部を有するメモリ装置、例えばダイナミックランダムアクセスメモリ等にも用いられる。

本発明の一実施例を示すコンデンサの断面図。従来技術によるコンデンサの断面図。本発明の他の好適な実施例を示すコンデンサの断面図。本発明のコンデンサおよび従来技術によるコンデンサの絶縁破壊率を示す特性図。本発明のコンデンサおよび従来技術によるコンデンサの分極−電圧特性図。本発明の他の好適な実施例を示すコンデンサの断面図。本発明のコンデンサと、従来技術によるコンデンサの交番電界ストレスによる容量の劣化の比較を示す特性図。本発明の材料選択による効果の差を示す特性図。本発明によるＤＲＡＭの部分断面図。本発明による不揮発動作モードつきＤＲＡＭの部分断面図。本発明の一実施例のＤＲＡＭの断面図。従来のＤＲＡＭの断面図。水素吸着解離阻止層の有無によるコンデンサの容量の比較を示す図。水素吸着解離阻止層の有無によるトランジスタの界面準位密度の比較を示す図。本発明及び従来のトランジスタの界面準位密度を示す図。本発明及び従来のトランジスタのコンデンサの絶縁耐圧特性を示す図。本発明の一実施例のＤＲＡＭの製造工程を示す図。本発明の一実施例のＤＲＡＭの製造工程を示す図。本発明の一実施例のＤＲＡＭの製造工程を示す図。本発明の一実施例のＤＲＡＭの製造工程を示す図。本発明の一実施例のＤＲＡＭの製造工程を示す図である。

符号の説明

シリコン基板、２…メモリセルトランジスタ、３…周辺トランジスタ、４…層間絶縁膜、５…第１のプラグ、６…第２のプラグ、７…水素拡散バリア層、８…下部電極、９…高強誘電体、１０…上部電極、１１…水素吸着阻止層、１２…層間絶縁膜、１３…接続プラグ、１４…配線層、１０１…能動素子層または半導体領域、１０２…下部電極、１０３…高強誘電体薄膜、１０４…ショットキー障壁層、１０５…水素拡散バリア層、１０６…反応バリア層、１０７…、吸着阻止層、２０１…チタン、２０２…アルミニウム、３０１…白金、３０２…タングステン、３０３…窒化チタン、３０４…銀、６０２…酸化ルテニウム、６０３…金属ルテニウムと窒化チタンの積層膜、６０４…アルミニウム、１００１…Ｓｉ基板、１００２…素子分離領域、１００３…導電性不純物拡散層、１００４…ポリシリコントランジスタゲート電極、１００５…ポリシリコン配線、１００６…層間絶縁膜、１００７…導電性プラグ、１００８…白金下部電極、１００９…ＢＳＴ膜、１０１０…ショットキーバリア層、１０１１…イリジウム／酸化イリジウム積層膜、１０１２…窒化チタン、１０１３…水素吸着防止層、１０１４…層間絶縁膜、１０１６…接続孔、１０１７…窒化チタンとアルミニウムの積層配線、１１０１…反応防止層、１１０２…下部電極、１１０３…ＰＺＴ、１１０４…ショットキーバリア層、１１０５…水素拡散バリア層、１１０６…水素拡散防止層、１１０７…キャパシタ保護膜。

Claims

能動素子と、
第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられている高強誘電体膜有するコンデンサと、
前記能動素子と前記コンデンサとの間に設けられている層間絶縁膜と、
前記層間絶縁膜と前記コンデンサとの間に設けられている水素拡散バリア層と、
前記水素拡散バリア層に接続され、前記水素拡散バリア層とで前記コンデンサを囲むように配置されている水素吸着阻止層を有し、
前記水素拡散バリア層は、アルミニウム又はセリウムの酸化物を主成分とする材料からなることを特徴とする半導体記憶装置。
前記能動素子はトランジスタであることを特徴とする請求項１に記載の半導体記憶装置。