JPH02128424A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法に関し、例えば
ＭＩＳＦＥＴ或いは多結晶シリコン抵抗を含む半導体集
積回路装置に適用して有効な技術に関する。

〔従来技術〕

半導体集積回路装置の表面はパッシベーション膜で覆わ
れているが、その材質はプラズマＣＶＤ法（化学的気相
成長法）にて形成されたシリコンナイトライド膜（以下
Ｐ−８ｉＮ膜と称する）にて成ることが多い。上記Ｐ−
８ｊＮ膜は２００〜３００［”Ｃ］の低温で堆積される
ため未反応−の水素を多く含んでおり、上記パッシベー
ション膜形成時の熱処理、あるいは半導体集積回路装置
の作動中の発熱によって当該集積回路装置内に拡散する
。またＰ−８ｉＮ膜を持たない半導体集積回路装置の場
合でも、水素雰囲気中におけるアニール工程等において
当該半導体集積回路装置の外部からのＨ＋やＨ２Ｏなど
の水素系イオンの侵入・拡散が起こり得る。

これらの水素系イオンが半導体集積回路装置内に拡散し
て素子中に侵入するとデバイスの安定性に悪影響を及ぼ
す。例えば、上記水素がＭＩＳＦＥＴのチャンネル部に
侵入すると、上記水素は高いドレイン電界のために発生
するホットキャリヤと結合して活性化し、上記活性化し
た水素が界面に存在するＳｊＨの水素原子を奪い未結合
手を作らせる。この未結合手がチャンネル部を流れる電
子を捕捉するため、例えばトランジスタの相互コンダク
タンスのような特性が変化する。また上記水素が多結晶
シリコン抵抗中に侵入すると結晶粒界に存在する未結合
手と結合し、その抵抗値が高くなる。従来、水素の侵入
を防ぐためのバリヤ層としては、アルミニウム層や多結
晶シリコン層が用いられてきた。また減圧ＣＶＤ法にて
形成したシリコンティ１〜ライド（Ｓ］、３　　Ｎ４）
膜をバリヤ層とし、多結晶シリコン抵抗の上面及び底面
をサンドインチのように覆う方法も知られている。

尚、減圧ＣＶＤｖ：ＡＳｉ、−Ｎ、膜について記載され
た文献の例としては、プレスジャーナル社発行の「月刊
Ｓｅｍ１．ｃｏｎｄｕｃｔｏｒ　　Ｗｏｒｌｄ　　１９
８７．６Ｊ　Ｐ、３９〜４４がある。

〔発明が解決しようとする課題〕

水素に対するバリヤ層として働くアルミニウム層や多結
晶シリコン層は導電体なので素子や配線層等と一定の間
隔をあけて絶縁を採る必要があり、レイアウト上の制約
が多く、集積度を高めることが困難であるとともにプロ
セスが複雑になるという問題点のあることが本発明者に
よって見い出された。また減圧ＣＶ　ＩＤ法５１３−Ｎ
４膜によるサンドインチ構造の場合もプロセスが複雑に
なるという問題点がある。

本発明の目的は、比較的簡単な構成でありながら、Ｐ−
８３Ｎ膜など水素を発生し得る絶縁層に含まれる水素や
外部から侵入した水素系イオンなどが拡散して半導体素
子の特性に影響を与えないようにすることができる半導
体集積回路装置を提供する事にある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち半導体基板上に複数個の半導体素子を形成した
半導体集積回路装置において、水素発生源となる絶縁層
と上記半導体素子との間に、酸素とシリコンの組成比率
が酸素２に対してシリコンが１を越える値となる酸化シ
リコン膜（以下単にＳ］リッチな酸化膜とも称する）を
形成するものである。

また当該半導体集積回路装置が複数の配線層を備える場
合には、上記Ｓｉリッチな酸化膜に層間絶縁膜を兼ねさ
せるものである。

〔作　用〕

上記した手段によれば、水素を発生する絶縁層の下層に
位置するＳｉリッチな酸化膜が多く持つ未結合手は、上
記絶縁層より生ずる、または外部より侵入して拡散する
水素イオンを捕捉する。絶縁体である上記Ｓｘリッチな
酸化膜は水素の拡散を素子する従来の導電性バリヤ層の
ように素子や配線等と絶縁するために一定の距離をおい
てレイアウトしなければならないという制約を撤廃する
。

上記Ｓｉリッチな酸化膜は、従来酸化シリコンにて形成
される層間絶縁膜を兼ねることができ、また上記Ｓｉリ
ッチな酸化膜を形成する工程にはプロセスの複雑な低圧
ＣＶＤ法によらず従来通りのＣＶＤ法を利用可能となり
、これにより上記Ｓｉリッチな酸化膜を用いることによ
り従来からある多層配線構造の半導体集積回路装置の構
造やプロセスに大幅な変更をもたらすことなく水素によ
る半導体素子の特性劣化を防止する。

〔実施例〕

第１図には、本発明をＤＲＡＭに応用した場合の一実施
例の要部の縦断面図が示される。

本図に示すＤＲＡＭは、特に制限されないが、Ｐ−型半
導体基板３の上に形成され、同図にはメモリセル領域］
と、例えばアドレスデコーダのような周辺回路領域２が
代表的に示される。上記メモリセル領域］に形成される
メモリセルは、特に制限されないが、１トランジスタ型
とし、Ｎチャンネル型選択Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ
　ｉと、例えばスタック型蓄積容量素子Ｃｉとによって
構成される。

上記Ｎチャンネル型選択Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　
ｊはＰ型半導体基板３に形成されたＰウェル領域４内に
形成されたチャンネルストッパを兼ねるＰ型ポテンシャ
ルバリヤ領域６内に形成されている。上記Ｎチャンネル
型選択Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｉのＮ型半導体領
域にて成るソース領域またはドレイン領域８．９は所定
の間隔を持ってＰ型ポテンシャルバリヤ領域６内に形成
され、その間には酸化シリコンより成るゲート絶縁膜１
２を介して多結晶シリコンより成るゲート電極１０が形
成されている。

上記ソース領域またはドレイン領域８または９は、不純
物濃度の高いＮ＋型半導体領域８Ａ、９Ａとチャンネル
領域の間に不純物濃度の低いＮ−型半導体領域８Ｂ、９
Ｂが配置された所謂ＬＤＤ（ライトリ・ドープド・トレ
イン）構造となっている。　尚、上記ゲート電極１０上
には酸化シリコンにて成る層間絶縁膜１１が形成され、
上記ゲート電極１０及び上記層間絶縁膜］１の側面には
酸化シリコンにて成るサイドウオールスペーサ４０が形
成されている。

−に記蓄積容量Ｃｉは、上記Ｎチャンネル型選択ＭＩＳ
ＦＥＴＱＩのソース領域またはドレイン領域９に接触す
る多結晶シリコンより成る第１電極層１３とその上に堆
積されたナイトライドにて成る誘電体膜１４、さらにそ
の上に形成された多結晶シリコンより成る第２電極層１
５にて構成され、上記層間絶縁膜１１を介して上記ゲー
ト電極１゜上及びワード線３２上に延在形成されている
。

尚、７はシリコンの熱酸化膜より成る素子間分離用絶縁
膜である。

周辺回路領域２には、Ｎチャンネル型ＭＩＳＦＥＴＱｎ
、及びＰチャンネル型ＭＩＳＦＥＴＱｐが形成されてお
り、両者はドレイン領域同志が結合されてＣＭＩＳＦＥ
’ｒ（相補型メタル・インシュレート・セミコンダクタ
形式の電界効果型トランジスタ）を形成している。上記
Ｎチャンネル型ＭＩＳＦＥＴＱｎはＰウェル領域４内に
形成されており、上記Ｐチャンネル型ＭＩＳＦＥＴＱｐ
はＰ−型半導体基板３に形成されたＮウェル領域５内に
形成される。

上記Ｎチャンネル型Ｍ　Ｔ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは
Ｎ型半導体領域にて成るソース領域２６、ドレイン領域
２７、及び酸化シリコンにて成るゲート絶縁膜１２を介
して形成された多結晶シリコンより成るゲート電極２８
より構成される。上記ソース領域２６、及びドレイン領
域２７は不純物濃度の高いＮ１型半導体領域２６Ａ、２
７Ａのチャンネル側端に不純物濃度の低いＮ−型半導体
領域２６Ｂ、２７Ｂが配置された所謂ＬＤＤ構造となっ
ている。

また上記ソース領域２６、及びドレイン領域２７の中央
部には第１層目配線層３６Ａ、３６Ｂとの接触抵抗を低
減するために不純物濃度をさらに高めたＮ＋型半導体領
域２６Ｃ，２７Ｃが形成されている。上記Ｐチャンネル
型ＭＩＳＦＥＴＱｐはＰ型半導体領域にて成るソース領
域２９、ドレイン領域３０、及び酸化シリコンにて成る
ゲート絶縁膜１２を介して形成された多結晶シリコンよ
り成るゲート電極３１より構成される。上記ゲート電極
２８．３１上には酸化シリコンにて成る絶縁膜１１が、
また上記グー１〜電極２８．３１及び上記絶縁膜］１側
面には酸化シリコンにて成るサイドウオールスペーサ４
０が形成されている。上記ソース領域２９及びドレイン
領域３０は、不純物濃度の高いＰ＋型半導体領域、２９
Ａ、３０Ａのチャンネル側端に不純物濃度の低いＰ−型
半導体領域、２９Ｂ、３０Ｂが配置された所謂ＬＤＤ構
造となっている。

また上記ソース領域２９及びドレイン領域３０の中央部
には第１層目配線層３６Ｂ、３６Ｇとの接触抵抗を低減
するために不純物濃度をさらに高めたＰ＋型半導体領域
２９Ｃ，３０Ｇが形成されている。

上記メモリセル及び周辺回路は、ボロンを含むリンガラ
ス（Ｂ　Ｐ　Ｓ　Ｇ）膜より成る絶縁膜１７にて覆われ
、上記ソース領域またはドレイン領域８、ソース領域２
６．２９、及びドレイン領域２７．３０上の上記絶縁膜
１７の所要部分にはコンタクトホール１７Ａ−Ｆが開口
されている。上記コンタクトホール１７Ａを介して上記
ソース領域またはドレイン領域８、ソース領域２６．２
９、及びドレイン領域２７．３ｏに接触するよう第１層
目アルミニウム配線２５Ａ−Ｃ１３６Ａ−Ｃが形成され
ている。上記第１層目アルミニウム配線２５Ａは上記メ
モリセルの蓄積容量Ｃｉにデータの書き込み／読み出し
をおこなうビット線として働く。

また、上記第１層目のアルミニウム配線３６Ｂは周辺Ｍ
ＩＳＦＥＴＱｎ、ＱＰのドレイン領域同志を結合する接
続電極として働く。

上記第１層目アルミニウム配線層上には層間絶縁膜４１
を介して第２層目アルミニウム配線４５Ａ−Ｃが形成さ
れ、さらにその上層にはＰ−８ｉＮ膜にて成るパッシベ
ーション膜４２が形成されている。上記第２層目アルミ
ニウム配線４５Ｇは上記層間絶縁膜４１に開口したスル
ーホール４３を介して上記第１層目アルミニウム配線３
６Ｂに接続される。

上記層間絶縁膜４１はＳ１リツチな酸化膜４１Ａ、４１
Ｃにてスピンオングラス（以下単にＳＯＧとも称する）
膜４１Ｂを挟んだ３層構造となっている。　上記ＳＯＧ
膜４１Ｂは層間絶縁膜を平坦化するために使われるが、
内部に水素を含有するため下層にＳｉリッチな酸化膜４
１Ａを配置する必要がある。

上記Ｓｉリッチな酸化膜中の酸素とシリコンの組成比率
は、酸素が２に対してシリコンが１を越える値、例えば
１．３となっており、通常の酸化シリコンにて成る層間
絶縁膜に較べて未結合手を多く持つ。Ｓｉリッチな酸化
膜４１Ａ、４１Ｃに多数ふくまれている未結合手は、夫
々の上層に形成されているＳＯＧ膜４１ＢやＰ−８ｉＮ
膜にて成るパッシベーション膜４２に含まれる水素が熱
により半導体基板に向けて拡散するとき、これを捕捉す
る。即ち上記Ｓｉリッチな酸化膜４１Ａ。

４１Ｇは、水素に対するバリヤ層として働く。

次に、第１図に示されるＤＲＡＭの製造工程を第２図（
ａ）〜（ｆ）に基づいて説明する。

第２図（ａ）に示すように、Ｐ−型半導体基板３内に、
Ｐ型不純物を低濃度に拡散させたＰウェル領域４及びＮ
型不純物を拡散させたＮウェル領域５を形成し、上記Ｐ
ウェル領域４内にさらに高濃度にＰ型不純物を拡散させ
てチャンネルストッパを兼ねたパテンシャルバリャ領域
６を形成する。

次に上記基板表面の所要部分に酸化シリコンにて成る素
子間分離用絶縁膜７、及び後工程にて形成するＭ　Ｉ　
Ｓ　ＦＥＴのゲート絶縁膜１２となる酸化シリコン膜を
形成する。次に、ゲート絶縁膜１２上及び素子間分離用
絶縁膜７を含む上記基板全面に、ゲート電極及びワード
線となる多結晶シリコン膜を形成し、その後インプラ、
及び熱拡散によってリンを導入し抵抗値を低減する。次
に、上記多結晶シリコン膜の上に酸化シリコン膜を堆積
させ、層間絶縁膜１１を形成する。次に上記多結晶シリ
コン膜、層間絶縁膜１１を順次エツチングし、ゲート電
極１０．２８．３１を形成する。上記層間絶縁膜１１及
び上記多結晶シリコン膜は重ね切りされているので、ゲ
ート電極１０．２８．３１及びワード線３２の上層に同
一形状の層間絶縁膜１１が残存する。

次に上記素子間分離用絶縁膜７及び上記層間絶縁膜１１
をマスクとして用い、上記メモリセル領域及び」二記Ｎ
チャンネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ形成領域の
主面部に選択的にＮ型不純物を導入し、選択Ｍ　Ｉ　Ｓ
　Ｆ　Ｅ　Ｔ　Ｑ　ｉのソース領域またはドレイン領域
となるＮ−型半導体領域８Ｂ、９Ｂ及びＭＩＳＦＥＴＱ
ｎのソース領域及びドレイン領域となるＮ−型半導体領
域２６Ｂ、２７Ｂを形成する。さらに上記素子間分離用
絶縁膜７及び層間絶縁膜１１をマスクとして用い、上記
ＰチャンネルＭＩＳＦＥＴＱｐ形成領域の主面部に選択
的にＰ型不純物を導入し、ＭＩＳＦＥＴＱｐのソース領
域及びドレイン領域となるＰ−型半導体領域２９Ｂ、３
０Ｂを形成する。

次に第２図（ｂ）に示すように、ゲート電極１０．２８
．３０及びワード線３２の夫々の側壁にサイドウオール
スペーサ４０を形成する。サイドウオールスペーサ４０
はゲート電極１０．２８．３０及びワード線３２を含む
基板表面全体に酸化シリコン膜を堆積させた後、反応性
イオンエツチングをおこなうことにより形成する。

次に第２図（ｃ）に示すように、上記層間絶縁膜１１上
、サイドウオールスペーサ４ｏ上等を含む基板全面に、
酸化シリコンにて成る層間絶縁膜１９を形成する。上記
層間絶縁膜１−９は、後工程にて形成される蓄積容量を
パターニングする際のエツチングストッパとして使用さ
れるものである。

次に、上記Ｎ−型半導体領域９Ｂに接続され、他部が層
間絶縁膜１−１及び１９を介してゲート電極１０ならび
ワード線３２上に延在する第１電極層１３を形成する。

上記第１電極層１３は多結晶シリコンにて成り、表面に
酸化シリコン膜を形成した後、抵抗値を低減するために
、Ｎ型不純物を導入し、熱処理をおこなった後に上記酸
化シリコン膜を除去することによって形成されている。

上記熱処理工程により、上記第１電極層１３に導入され
たＮ型不純物が上記Ｎ−型半導体領域９Ｂ内に拡散され
てＮ＋型半導体領域９Ａとなり、ソース領域またはドレ
イン領域９のＬＤＤ構造が形成される。

次に第２図（ｄ）に示すように上記第１電極層１３上に
蓄積容量Ｃｉを形成する。まず第１電極層１３を含む基
板全体に誘電体膜１４を形成する。

上記誘電体膜１４はナイトライド膜の表面に酸化シリコ
ン膜を形成させた２層構造となっている。

さらに上記誘電体膜１４上の全面に第２電極層１５を構
成する多結晶シリコン膜を堆積させ、抵抗値を低減する
ためにＮ型不純物を導入する。次にプラズマエツチング
を用いて上記多結晶シリコン膜をエツチングし第２電極
層１５を形成する。

続いて上記誘電体膜１４及び層間絶縁膜１９に順次ドラ
イエツチングをおこない、上記第２電極層１５と同一形
状に形成し、蓄積容量Ｃｉが略完成する。

次に素子間分離用絶縁膜域７、上記層間絶縁膜１１、及
びサイドウオールスペーサ４０をマスクとして上記Ｎチ
ャンネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ形成領域の主
面部に選択的にＮ型不純物を導入し、上記Ｎ−型半導体
領域２６Ｂ、２７Ｂ内の所要部分にＮ＋型半導体領域２
６Ａ、２７Ａを形成し、ソース領域２６、及びドレイン
領域２７のＬＤＤ構造が略完成する。同様に上記Ｐチャ
ンネルＭＩＳＦＥＴＱｐ形成領域の主面部に選択的にＰ
型不純物を導入し、」二記Ｐ−型半導体領域２９Ｂ、３
０Ｂ内の所要部分にＰ＋型半導体領域２９Ａ、３０Ａを
形成し、ソース領域２９、及びドレイン領域３０のＬＤ
Ｄ構造が略完成する。

次に第２図（ｅ）に示すように、」二記メモリセル及び
周辺ＣＭＩＳＦＥＴを含む当該基板上にＢＰＳＧ膜より
成る絶縁膜１７を堆積させた後、例えば１，０００　［
’Ｃ］程度の温度にてアニールする。次に上記ＢＰＳＧ
絶縁膜１７の、上記ソース領域またはドレイン領域とな
るＮ−型半導体領域８Ｂ、２６Ｂ、２７Ｂ、及びＰ−型
半導体領域２９Ｂ、３０Ｂ上の所要部分にコンタクトホ
ール１７Ａ−Ｆを開口する。

次に上記ＢＰＳＧ絶縁膜１７をマスクとして、上記Ｎ−
型半導体領域８Ｂ、ソース領域２６、ドレイン領域２７
の所要部分にＮ型不純物を高濃度に打込み、Ｎ＋型半導
体領域８Ａ、２６Ｃ１２７Ｃを形成する。これにより上
記ソース領域またはドレイン領域８のＬＤＤ構造が略完
成するとともに、上記ソース領域２６及びドレイン領域
２７の第１層目アルミニウム配線層との接触抵抗を低減
することができる。

同様に上記絶縁膜１７をマスクとして、上記ソース領域
２９、ドレイン領域３０の所要部分にＰ型不純物を高濃
度に打込み、Ｐ＋型半導体領域２９Ｃ，３０Ｃを形成す
る。これにより上記ソース領域２９及びドレイン領域３
０の第１層目アルミニウム配線層との接触抵抗を低減す
ることができる。

次に第２図（ｆ）に示すように、基板全体にアルミニウ
ムを堆積させた後パターニングをおこない、上記コンタ
クトホール１７Ａ−Ｆを介して上記ソース領域またはド
レイン領域８、ソース領域２６．２９、及びドレイン領
域２７．３０に接続する第１層目の配線２５Ａ−Ｃ１３
６Ａ−Ｃ１を形成する。

次に第２図（ｆ）に示すように、上記第１層目アルミニ
ウム配線を含む基板表面上に層間絶縁膜４１を形成する
。上記層間絶縁膜４１はＳＯＧ膜４１Ｂの上下にＳｉリ
ッチな酸化膜４．１Ａ、Ｒを配置して成る。上記Ｓｉリ
ッチな酸化膜４１Ａ。

ＢはプラズマＣＶｒ）法にて堆積される。上記Ｓｉリッ
チな酸化膜は、モノシラン（Ｓ　ｉ　Ｏ４）と酸化窒素
（Ｎ、０）が１：２となる雰囲気中にて、温度４００［
℃］、圧力０．４　［Ｔｏｒｒｌの条件下で、上記酸化
膜中の酸素とシリコンの組成比率が酸素２に対してシリ
コンは１を越える値、例えば１゜３となるよう形成する
。ＳＯＧ膜４１Ｂは表面を平坦化するために用いられる
。上記ＳＯＧ膜４１Ｂは多くの水素を含有するため回路
作動中の熱により水素が周囲に拡散するが、下層のＳｉ
リッチな酸化膜４．１　Ａが未結合手を多く持ち水素を
捕捉できるため、ＳＯＧ膜より拡散する水素は素子内に
侵入することはない。

次に上記層間絶縁膜４１の、上記第１層目アルミニウム
配線３６Ａｌの所要の位置にスルーホール４３を開口し
た後、上記層間絶縁膜４１上全面にアルミニウムを堆積
させ、パターニングをお□こない第２層目アルミニウム
配線４５Ａ−Ｃを形成する。

最後に上記第２層目アルミニウム配線４５Ａ〜Ｃ及び上
記層間絶縁膜４１上に、Ｐ−８ｊＮ膜にて成るパッシベ
ーション膜４２を堆積させる。上記Ｐ−８ｉＮ膜は２０
０〜３００［’Ｃコの低温で堆積されるため未反応の水
素を多く含んでおり、この水素が素子中に侵入するとデ
バイスの安定性に悪影響を及ぼす怖れがあるが、下層に
位置するＳｉリッチな酸化膜４１Ａ、４１Ｃが水素を捕
捉するため、当該デバイスは安定して作動することがで
きる。

上記実施例によれば、以下の作用効果を得るものである
。

（１）パッシベーション膜４２はプラズマＣＶＤプロセ
スにて形成されるため多くの水素イオンを含有し、上記
プロセスに含まれる熱処理や回路動作中の発熱により拡
散すると、この水素イオンは下層に形成されたＳｉリッ
チな酸化膜４１Ａ、４１Ｃの未結合手によって捕捉され
るため素子中に侵入せず、トランジスタの相互コンダク
タンスや多結晶シリコン抵抗の抵抗値等は不所望に変化
せず、デバイスの安定した動作が確保できる。またＳＯ
Ｇ膜４−１−　Ｂも多くの水素系イオンを含むが、下層
にＳｉリッチな酸化膜４］、Ａが形成されるため、素子
中に侵入しない。

（２）」−記Ｓｉリッチな酸化膜は、導電体より成る従
来の他のバリヤ層のように素子や配線等と一定の距離を
おいて絶縁を採る必要がなく、自由にレイアウトできる
ため、デバイスの集積度を高めることができる。

（３）上記Ｓｉリッチな酸化膜４１Ａ、４ＩＣは、当該
回路装置が複数の配線層を備える場合には上記配線層相
互間に形成されて層間絶縁膜を兼ね、これを形成するに
は、従来層間絶縁膜を形成する工程にて使用されている
ＣＶＤ法を利用でき、従来のプロセスとも整合性がある
ため、箭造及びプロセスを複雑にすることもなく容易に
水素系イオンを遮断することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能である事は言うまでもなし）。

例えば、本実施例では層間絶縁膜はＳｉリッチな酸化膜
とＳＯＧ膜の３層構造となっているが、必ずしもこれに
限定されるものではなく、Ｓｉリッチな酸化膜のみで形
成してもよい。

また本実施例では上記Ｓｉリッチな酸化膜の組成比率を
酸素２に対しシリコン１．３としたが、必ずしもこれに
限定されるものではなく、１よりも大きい値となるよう
適宜その他の比率を選択することができる。

また本実施例ではメモリセルは１トランジスタ型とした
が、必ずしもこれに限定されるものではなく、３トラン
ジスタ型、４トランジスタ型を採用することもできる。

またメモリセルの蓄積容量も本実施例に示したスタック
型に限らず、トレンチ型のものも適宜採用することがで
きる。

また本実施例では配線層は２層としたが、必ずしもこれ
に限定されるものではなく、１層の場合にも、あるいは
３層以上の層配線の場合にも提要できる。但し１層配線
の場合には上記Ｓｉリッチな酸化膜は配線層上層に形成
されるため、工程の追加が必要になる。

以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野であるＤＲＡＭに適用す
る場合について説明したが、本発明はそれに限定される
ものではなく、その他の半導体集積回路装置や、マイク
ロコンピュータのような論理ＬＳＩ等の各種の半導体集
積回路装置に広く利用することができる。本発明は少な
くとも半導体集積回路装置の中への水素の侵入を嫌う条
件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば下記の通りである
。

すなわち水素を発生する絶縁層と半導体素子との間に、
Ｓｉリッチな酸化膜を形成することにより、」二記絶縁
層より発生する、或いは外部より侵入する水素系イオン
はＳｉリッチな酸化膜に捕捉されて上記回路素子には侵
入せず、トランジスタの相互コンダクタンスや多結晶シ
リコン抵抗の抵抗値等が不所望に変化することを防止し
て、デバイスの安定した動作を保証することができると
いう効果がある。　また上記Ｓｉリッチな酸化膜は、導
電体より成る他のバリヤ層のように素子や配線等と一定
の距離をおいて絶縁を採る必要がなく、自由にレイアウ
トできるため、デバイスの集積度を高めることができる
という効果がある。

さらに上記Ｓｉリッチな酸化膜は、当該回路装置が複数
の配線層を備える場合には上記配線層相互間に形成され
て層間絶縁膜を兼ね、これを形成するには、従来層間絶
縁膜を形成する工程にて使用されているＣＶＤ法を利用
でき、従来のプロセスとも整合性があるため、構造及び
プロセスの両面において容易に水素を遮断することがで
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるＤＲＡＭの縦断面図、 第２図（ａ）〜（ｆ）は第１図に示されるＤＲＡＭの製
造工程の一例を順次示す縦断面図である。 １・・・メモリセル領域、２・・・周辺回路領域、３Ｐ
−型半導体基板、４・・Ｐウェル領域、５・・・Ｎウェ
ル領域、６・・チャンネルストッパ領域、７・・・素子
間分離領域、１１・・・層間絶縁膜、４１・・層間絶縁
膜、４．１　Ａ、４１Ｃ・・・Ｓｉリッチな酸化膜、４
１Ｂ　・スピンオングラス膜、４２・・・パッシベーシ
ョン膜、Ｑｉ・・・Ｎチャンネル型選択ＭＩＳＦＥＴ、
Ｃｉ・・スタック型蓄積容量、Ｑｎ・・・Ｎチャンネル
型ＭＩ　５ＦＥＴ、Ｑｐ−Ｐチャンネル型ＭＩＳＦＥＴ
。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に所要のパターンで導電層及び絶縁層
   を堆積させて複数個の回路素子を構成した半導体集積回
   路装置において、水素を発生する絶縁層と上記回路素子
   との間に、酸素とシリコンの組成比率が酸素２に対して
   シリコンが１を越える値となる酸化シリコン膜を形成し
   た半導体集積回路装置。 ２、上記酸化シリコン膜は、当該回路装置が単一の配線
   層を備える場合には上記配線層上層に形成され、複数の
   配線層を備える場合には上記配線層相互間に形成され、
   層間絶縁膜を兼ねている請求項１記載の半導体集積回路
   装置。