JP2840261B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2840261B2 JP2840261B2 JP63282199A JP28219988A JP2840261B2 JP 2840261 B2 JP2840261 B2 JP 2840261B2 JP 63282199 A JP63282199 A JP 63282199A JP 28219988 A JP28219988 A JP 28219988A JP 2840261 B2 JP2840261 B2 JP 2840261B2
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- insulating film
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法に関し、例え
ばMISFET或いは多結晶シリコン抵抗を含む半導体集積回
路装置に適用して有用な技術に関する。
ばMISFET或いは多結晶シリコン抵抗を含む半導体集積回
路装置に適用して有用な技術に関する。
半導体集積回路装置の表面はパッシベーション膜で覆
われているが、その材質はプラズマCVD法（化学的気相
成長法）にて形成されたシリコンナイトライド膜（以下
Ｐ−SiN膜と称する）にて成ることが多い。上記Ｐ−SiN
膜は200〜300［℃］の低温で堆積されるため未反応の水
素を多く含んでおり、上記パッシベーション膜形成時の
熱処理、あるいは半導体集積回路装置の作動中の発熱に
よって当該集積回路装置内に拡散する。またＰ−SiN膜
を持たない半導体集積回路装置の場合でも、水素雰囲気
中におけるアニール工程等において当該半導体集積回路
装置の外部からのH+やH2Oなどの水素系イオンの侵入・
拡散が起こり得る。
われているが、その材質はプラズマCVD法（化学的気相
成長法）にて形成されたシリコンナイトライド膜（以下
Ｐ−SiN膜と称する）にて成ることが多い。上記Ｐ−SiN
膜は200〜300［℃］の低温で堆積されるため未反応の水
素を多く含んでおり、上記パッシベーション膜形成時の
熱処理、あるいは半導体集積回路装置の作動中の発熱に
よって当該集積回路装置内に拡散する。またＰ−SiN膜
を持たない半導体集積回路装置の場合でも、水素雰囲気
中におけるアニール工程等において当該半導体集積回路
装置の外部からのH+やH2Oなどの水素系イオンの侵入・
拡散が起こり得る。
これらの水素系イオンが半導体集積回路装置内に拡散
して素子中に侵入するとデバイスの安定性に悪影響を及
ぼす。例えば、上記水素がMISFETのチャンネル部に侵入
すると、上記水素は高いドレイン電界のために発生する
ホットキャリヤと結合して活性化し、上記活性化した水
素が界面に存在するSiHの水素原子を奪い未結合手を作
らせる。この未結合手がチャンネル部を流れる電子を捕
捉するため、例えばトランジスタの相互コンダクタンス
のような特性が変化する。また上記水素が多結晶シリコ
ン抵抗中に侵入すると結晶粒界に存在する未結合手と結
合し、その抵抗値が高くなる。従来、水素の侵入を防ぐ
ためのバリヤ層としては、アルミニウム層や多結晶シリ
コン層が用いられてきた。また減圧CVD法にて形成した
シリコンナイトライド（Si3−N4）膜をバリヤ層とし、
多結晶シリコン抵抗の上面及び底面をサンドイッチのよ
うに覆う方法も知られている。
して素子中に侵入するとデバイスの安定性に悪影響を及
ぼす。例えば、上記水素がMISFETのチャンネル部に侵入
すると、上記水素は高いドレイン電界のために発生する
ホットキャリヤと結合して活性化し、上記活性化した水
素が界面に存在するSiHの水素原子を奪い未結合手を作
らせる。この未結合手がチャンネル部を流れる電子を捕
捉するため、例えばトランジスタの相互コンダクタンス
のような特性が変化する。また上記水素が多結晶シリコ
ン抵抗中に侵入すると結晶粒界に存在する未結合手と結
合し、その抵抗値が高くなる。従来、水素の侵入を防ぐ
ためのバリヤ層としては、アルミニウム層や多結晶シリ
コン層が用いられてきた。また減圧CVD法にて形成した
シリコンナイトライド（Si3−N4）膜をバリヤ層とし、
多結晶シリコン抵抗の上面及び底面をサンドイッチのよ
うに覆う方法も知られている。
尚、減圧CVD法Si3−N4膜について記載された文献の例
としては、プレスジャーナル社発行の「月刊Semiconduc
tor World 1987.6」P.39〜44がある。
としては、プレスジャーナル社発行の「月刊Semiconduc
tor World 1987.6」P.39〜44がある。
水素に対するバリヤ層として働くアルミニウム層や多
結晶シリコン層は導電体なので素子や配線層等と一定の
間隔をあけて絶縁を採る必要があり、レイアウト上の制
約が多く、集積度を高めることが困難であるとともにプ
ロセスが複雑になるという問題点のあることが本発明者
によって見い出された。また減圧CVD法Si3−N4膜による
サンドイッチ構造の場合もプロセスが複雑になるという
問題点がある。
結晶シリコン層は導電体なので素子や配線層等と一定の
間隔をあけて絶縁を採る必要があり、レイアウト上の制
約が多く、集積度を高めることが困難であるとともにプ
ロセスが複雑になるという問題点のあることが本発明者
によって見い出された。また減圧CVD法Si3−N4膜による
サンドイッチ構造の場合もプロセスが複雑になるという
問題点がある。
本発明の目的は、比較的簡単な構成でありながら、Ｐ
−SiN膜など水素を発生し得る絶縁層に含まれる水素や
外部から侵入した水素系イオンなどが拡散して半導体素
子の特性に影響を与えないようにすることができる半導
体集積回路装置を提供する事にある。
−SiN膜など水素を発生し得る絶縁層に含まれる水素や
外部から侵入した水素系イオンなどが拡散して半導体素
子の特性に影響を与えないようにすることができる半導
体集積回路装置を提供する事にある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろ
う。
本明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
要を簡単に説明すれば下記の通りである。
すなわち半導体基板上に複数個の半導体素子を形成し
た半導体集積回路装置において、水素発生源となる絶縁
層と上記半導体素子との間に、酸素とシリコンの組成比
率が酸素２に対してシリコンが１を越える値となる酸化
シリコン膜（以下単にSiリッチな酸化膜とも称する）を
形成するものである。
た半導体集積回路装置において、水素発生源となる絶縁
層と上記半導体素子との間に、酸素とシリコンの組成比
率が酸素２に対してシリコンが１を越える値となる酸化
シリコン膜（以下単にSiリッチな酸化膜とも称する）を
形成するものである。
前記水素発生源となる絶縁層は、プラズマCVD法にて
形成されたシリコンナイトライド膜である。
形成されたシリコンナイトライド膜である。
また当該半導体集積回路装置が複数の配線層を備える
場合には、上記Siリッチな酸化膜に層間絶縁膜を兼ねさ
せるものである。
場合には、上記Siリッチな酸化膜に層間絶縁膜を兼ねさ
せるものである。
上記した手段によれば、水素を発生する絶縁層の下層
に位置するSiリッチな酸化膜が多く持つ未結合手は、上
記絶縁層より生ずる、または外部より侵入して拡散する
水素イオンを捕捉する。絶縁体である上記Siリッチな酸
化膜は水素の拡散を阻止する従来の導電性バリヤ層のよ
うに素子や配線等を絶縁するために一定の距離をおいて
レイアウトしなければならないという制約を撤廃する。
に位置するSiリッチな酸化膜が多く持つ未結合手は、上
記絶縁層より生ずる、または外部より侵入して拡散する
水素イオンを捕捉する。絶縁体である上記Siリッチな酸
化膜は水素の拡散を阻止する従来の導電性バリヤ層のよ
うに素子や配線等を絶縁するために一定の距離をおいて
レイアウトしなければならないという制約を撤廃する。
上記Siリッチな酸化膜は、従来酸化シリコンにて形成
される層間絶縁膜を兼ねることができ、また上記Siリッ
チな酸化膜を形成する工程にはプロセスの複雑な低圧CV
D法によらず従来通りのCVD法を利用可能となり、これに
より上記Siリッチな酸化膜を用いることにより従来から
ある多層配線構造の半導体集積回路装置の構造やプロセ
スに大幅な変更をもたらすことなく水素による半導体素
子の特性劣化を防止する。
される層間絶縁膜を兼ねることができ、また上記Siリッ
チな酸化膜を形成する工程にはプロセスの複雑な低圧CV
D法によらず従来通りのCVD法を利用可能となり、これに
より上記Siリッチな酸化膜を用いることにより従来から
ある多層配線構造の半導体集積回路装置の構造やプロセ
スに大幅な変更をもたらすことなく水素による半導体素
子の特性劣化を防止する。
第１図には、本発明をDRAMに応用した場合の一実施例
の要部の縦断面図が示される。
の要部の縦断面図が示される。
本図に示すDRAMは、特に制限されないが、P-型半導体
基板３の上に形成され、同図にはメモリセル領域１と、
例えばアドレスデコーダのような周辺回路領域２が代表
的に示される。上記メモリセル領域１に形成されるメモ
リセルは、特に制限されないが、１トランジスタ型と
し、Ｎチャンネル型選択MISFETQiと、例えばスタック型
蓄積容量素子Ciとによって構成される。
基板３の上に形成され、同図にはメモリセル領域１と、
例えばアドレスデコーダのような周辺回路領域２が代表
的に示される。上記メモリセル領域１に形成されるメモ
リセルは、特に制限されないが、１トランジスタ型と
し、Ｎチャンネル型選択MISFETQiと、例えばスタック型
蓄積容量素子Ciとによって構成される。
上記Ｎチャンネル型選択MISFETQiはP-型半導体基板３
に形成されたＰウェル領域４内に形成されたチャンネル
ストッパを兼ねるＰ型ポテンシャルバリヤ領域６内に形
成されている。上記Ｎチャンネル型選択MISFETQiのＮ型
半導体領域にて成るソース領域またはドレイン領域8,9
は所定の間隔を持ってＰ型ポテンシャルバリヤ領域６内
に形成され、その間には酸化シリコンより成るゲート絶
縁膜12を介して多結晶シリコンより成るゲート電極10が
形成されている。
に形成されたＰウェル領域４内に形成されたチャンネル
ストッパを兼ねるＰ型ポテンシャルバリヤ領域６内に形
成されている。上記Ｎチャンネル型選択MISFETQiのＮ型
半導体領域にて成るソース領域またはドレイン領域8,9
は所定の間隔を持ってＰ型ポテンシャルバリヤ領域６内
に形成され、その間には酸化シリコンより成るゲート絶
縁膜12を介して多結晶シリコンより成るゲート電極10が
形成されている。
上記ソース領域またはドレイン領域８または９は、不
純物濃度の高いN+型半導体領域8A、9Aとチャンネル領域
の間に不純物濃度の低いN-型半導体領域8B、9Bが配置さ
れた所謂LDD（ライトリ・ドープド・ドレイン）構造と
なっている。尚、上記ゲート電極10上には酸化シリコン
にて成る層間絶縁膜11が形成され、上記ゲート電極10及
び上記層間絶縁膜11の側面には酸化シリコンにて成るサ
イドウォールスペーサ40が形成されている。
純物濃度の高いN+型半導体領域8A、9Aとチャンネル領域
の間に不純物濃度の低いN-型半導体領域8B、9Bが配置さ
れた所謂LDD（ライトリ・ドープド・ドレイン）構造と
なっている。尚、上記ゲート電極10上には酸化シリコン
にて成る層間絶縁膜11が形成され、上記ゲート電極10及
び上記層間絶縁膜11の側面には酸化シリコンにて成るサ
イドウォールスペーサ40が形成されている。
上記蓄積容量Ciは、上記Ｎチャンネル型選択MISFETQ1
のソース領域またはドレイン領域９に接触する多結晶シ
リコンより成る第１電極層13とその上に堆積されたナイ
トライドにて成る誘電体膜14、さらにその上に形成され
た多結晶シリコンより成る第２電極層15にて構成され、
上記層間絶縁膜11を介して上記ゲート電極10上及びワー
ト線32上に延在形成されている。
のソース領域またはドレイン領域９に接触する多結晶シ
リコンより成る第１電極層13とその上に堆積されたナイ
トライドにて成る誘電体膜14、さらにその上に形成され
た多結晶シリコンより成る第２電極層15にて構成され、
上記層間絶縁膜11を介して上記ゲート電極10上及びワー
ト線32上に延在形成されている。
尚、７はシリコンの熱酸化膜より成る素子間分離用絶
縁膜である。
縁膜である。
周辺回路領域２には、Ｎチャンネル型MISFETQn、及び
Ｐチャンネル型MISFETQpが形成されており、両者はドレ
イン領域同志が結合されてCMISFET（相補型メタル・イ
ンシュレート・セミコンダクタ形式の電界効果型トラン
ジスタ）を形成している。上記Ｎチャンネル型MISFETQn
はＰウェル領域４内に形成されており、上記Ｐチャンネ
ル型MISFETQpはP-型半導体基板３に形成されたＮウェル
領域５内に形成される。
Ｐチャンネル型MISFETQpが形成されており、両者はドレ
イン領域同志が結合されてCMISFET（相補型メタル・イ
ンシュレート・セミコンダクタ形式の電界効果型トラン
ジスタ）を形成している。上記Ｎチャンネル型MISFETQn
はＰウェル領域４内に形成されており、上記Ｐチャンネ
ル型MISFETQpはP-型半導体基板３に形成されたＮウェル
領域５内に形成される。
上記Ｎチャンネル型MISFETQnはＮ型半導体領域にて成
るソース領域26、ドレイン領域27、及び酸化シリコンに
て成るゲート絶縁膜12を介して形成された多結晶シリコ
ンより成るゲート電極28より構成される。上記ソース領
域26、及びドレイン領域27は不純物濃度の高いN+型半導
体領域26A,27Aのチャンネル側端に不純物濃度の低いN-
型半導体領域26B,27Bが配置された所謂LDD構造となって
いる。
るソース領域26、ドレイン領域27、及び酸化シリコンに
て成るゲート絶縁膜12を介して形成された多結晶シリコ
ンより成るゲート電極28より構成される。上記ソース領
域26、及びドレイン領域27は不純物濃度の高いN+型半導
体領域26A,27Aのチャンネル側端に不純物濃度の低いN-
型半導体領域26B,27Bが配置された所謂LDD構造となって
いる。
また上記ソース領域26、及びドレイン領域27の中央部
には第１層目配線層36A,36Bとの接触抵抗を低減するた
めに不純物濃度をさらに高めたN+型半導体領域26C,27C
が形成されている。上記Ｐチャンネル型MISFETQpはＰ型
半導体領域にて成るソース領域29、ドレイン領域30、及
び酸化シリコンにて成るゲート絶縁膜12を介して形成さ
れた多結晶シリコンより成るゲート電極31より構成され
る。上記ゲート電極28,31上には酸化シリコンにて成る
絶縁膜11が、また上記ゲート電極28,31及び上記絶縁膜1
1側面には酸化シリコンにて成るサイドウォールスペー
サ40が形成されている。上記ソース領域29及びドレイン
領域30は、不純物濃度の高いP+型半導体領域、29A,30A
のチャンネル側端に不純物濃度の低いP-型半導体領域、
29B,30Bが配置された所謂LDD構造となっている。
には第１層目配線層36A,36Bとの接触抵抗を低減するた
めに不純物濃度をさらに高めたN+型半導体領域26C,27C
が形成されている。上記Ｐチャンネル型MISFETQpはＰ型
半導体領域にて成るソース領域29、ドレイン領域30、及
び酸化シリコンにて成るゲート絶縁膜12を介して形成さ
れた多結晶シリコンより成るゲート電極31より構成され
る。上記ゲート電極28,31上には酸化シリコンにて成る
絶縁膜11が、また上記ゲート電極28,31及び上記絶縁膜1
1側面には酸化シリコンにて成るサイドウォールスペー
サ40が形成されている。上記ソース領域29及びドレイン
領域30は、不純物濃度の高いP+型半導体領域、29A,30A
のチャンネル側端に不純物濃度の低いP-型半導体領域、
29B,30Bが配置された所謂LDD構造となっている。
また上記ソース領域29及びドレイン領域30の中央部に
は第１層目配線層36B,36Cとの接触抵抗を低減するため
に不純物濃度をさらに高めたP+型半導体領域29C,30Cが
形成されている。
は第１層目配線層36B,36Cとの接触抵抗を低減するため
に不純物濃度をさらに高めたP+型半導体領域29C,30Cが
形成されている。
上記メモリセル及び周辺回路は、ボロンを含むリンガ
ラス（BPSG）膜より成る絶縁膜17にて覆われ、上記ソー
ス領域またはドレイン領域８、ソース領域26、29、及び
ドレイン領域27、30上の上記絶縁膜17の所要部分にはコ
ンタクトホール17A〜Ｆが開口されている。上記コンタ
クトホール17Aを介して上記ソース領域またはドレイン
領域８、ソース領域26、29、及びドレイン領域27、30に
接触するよう第１層目アルミニウム配線25A〜Ｃ、36A〜
Ｃが形成されている。上記第１層目アルミニウム配線25
Aは上記メモリセルの蓄積容量Ciにデータの書き込み／
読み出しをおこなうビット線として働く。
ラス（BPSG）膜より成る絶縁膜17にて覆われ、上記ソー
ス領域またはドレイン領域８、ソース領域26、29、及び
ドレイン領域27、30上の上記絶縁膜17の所要部分にはコ
ンタクトホール17A〜Ｆが開口されている。上記コンタ
クトホール17Aを介して上記ソース領域またはドレイン
領域８、ソース領域26、29、及びドレイン領域27、30に
接触するよう第１層目アルミニウム配線25A〜Ｃ、36A〜
Ｃが形成されている。上記第１層目アルミニウム配線25
Aは上記メモリセルの蓄積容量Ciにデータの書き込み／
読み出しをおこなうビット線として働く。
また、上記第１層目のアルミニウム配線36Bは周辺MIS
FETQn,Qpのドレイン領域同志を結合する接続電極として
働く。
FETQn,Qpのドレイン領域同志を結合する接続電極として
働く。
上記第１層目アルミニウム配線層上には層間絶縁膜41
を介して第２層目アルミニウム配線45A〜Ｃが形成さ
れ、さらにその上層にはＰ−SiN膜にて成るパッシベー
ション膜42が形成されている。上記第２層目アルミニウ
ム配線45Cは上記層間絶縁膜41に開口したスルーホール4
3を介して上記第１層目アルミニウム配線36Bに接続され
る。
を介して第２層目アルミニウム配線45A〜Ｃが形成さ
れ、さらにその上層にはＰ−SiN膜にて成るパッシベー
ション膜42が形成されている。上記第２層目アルミニウ
ム配線45Cは上記層間絶縁膜41に開口したスルーホール4
3を介して上記第１層目アルミニウム配線36Bに接続され
る。
上記層間絶縁膜41はSiリッチな酸化膜41A,41Cにてス
ピンオングラス（以下単にSOGとも称する）膜41Bを挟ん
だ３層構造となっている。上記SOG膜41Bは層間絶縁膜を
平坦化するために使われるが、内部に水素を含有するた
め下層にSiリッチな酸化膜41Aを配置する必要がある。
ピンオングラス（以下単にSOGとも称する）膜41Bを挟ん
だ３層構造となっている。上記SOG膜41Bは層間絶縁膜を
平坦化するために使われるが、内部に水素を含有するた
め下層にSiリッチな酸化膜41Aを配置する必要がある。
上記Siリッチな酸化膜中の酸素とシリコンの組成比率
は、酸素が２に対してシリコンが１を越える値、例えば
1.3となっており、通常の酸化シリコンにて成る層間絶
縁膜に較べて未結合手を多く持つ。Siリッチな酸化膜41
A,41Cに多数ふくまれている未結合手は、夫々の上層に
形成されているSOG膜41BやＰ−SiN膜にて成るパッシベ
ーション膜42に含まれる水素が熱により半導体基板に向
けて拡散するとき、これを捕捉する。即ち上記Siリッチ
な酸化膜41A,41Cは、水素に対するバリヤ層として働
く。
は、酸素が２に対してシリコンが１を越える値、例えば
1.3となっており、通常の酸化シリコンにて成る層間絶
縁膜に較べて未結合手を多く持つ。Siリッチな酸化膜41
A,41Cに多数ふくまれている未結合手は、夫々の上層に
形成されているSOG膜41BやＰ−SiN膜にて成るパッシベ
ーション膜42に含まれる水素が熱により半導体基板に向
けて拡散するとき、これを捕捉する。即ち上記Siリッチ
な酸化膜41A,41Cは、水素に対するバリヤ層として働
く。
次に、第１図に示されるDRAMの製造工程を第２図
（ａ）〜（ｆ）に基づいて説明する。
（ａ）〜（ｆ）に基づいて説明する。
第２図（ａ）に示すように、P-型半導体基板３内に、
Ｐ型不純物を低濃度に拡散させたＰウェル領域４及びＮ
型不純物を拡散させたＮウェル領域５を形成し、上記Ｐ
ウェル領域４内にさらに高濃度にＰ型不純物を拡散させ
てチャンネルストッパを兼ねたパテンシャルバリヤ領域
６を形成する。
Ｐ型不純物を低濃度に拡散させたＰウェル領域４及びＮ
型不純物を拡散させたＮウェル領域５を形成し、上記Ｐ
ウェル領域４内にさらに高濃度にＰ型不純物を拡散させ
てチャンネルストッパを兼ねたパテンシャルバリヤ領域
６を形成する。
次に上記基板表面の所要部分に酸化シリコンにて成る
素子間分離用絶縁膜７、及び後工程にて形成するMISFET
のゲート絶縁膜12となる酸化シリコン膜を形成する。次
に、ゲート絶縁膜12上及び素子間分離用絶縁膜７を含む
上記基板全面に、ゲート電極及びワード線となる多結晶
シリコン膜を形成し、その後インプラ、及び熱拡散によ
ってリンを導入し抵抗値を低減する。次に、上記多結晶
シリコン膜の上に酸化シリコン膜を堆積させ、層間絶縁
膜11を形成する。次に上記多結晶シリコン膜、層間絶縁
膜11を順次エッチングし、ゲート電極10、28、31を形成
する。上記層間絶縁膜11及び上記多結晶シリコン膜は重
ね切りされているので、ゲート電極10、28、31及びワー
ド線32の上層に同一形状の層間絶縁膜11が残存する。
素子間分離用絶縁膜７、及び後工程にて形成するMISFET
のゲート絶縁膜12となる酸化シリコン膜を形成する。次
に、ゲート絶縁膜12上及び素子間分離用絶縁膜７を含む
上記基板全面に、ゲート電極及びワード線となる多結晶
シリコン膜を形成し、その後インプラ、及び熱拡散によ
ってリンを導入し抵抗値を低減する。次に、上記多結晶
シリコン膜の上に酸化シリコン膜を堆積させ、層間絶縁
膜11を形成する。次に上記多結晶シリコン膜、層間絶縁
膜11を順次エッチングし、ゲート電極10、28、31を形成
する。上記層間絶縁膜11及び上記多結晶シリコン膜は重
ね切りされているので、ゲート電極10、28、31及びワー
ド線32の上層に同一形状の層間絶縁膜11が残存する。
次に上記素子間分離用絶縁膜７及び上記層間絶縁膜11
をマスクとして用い、上記メモリセル領域及び上記Ｎチ
ャンネルMISFETQn形成領域の主面部に選択的にＮ型不純
物を導入し、選択MISFETQiのソース領域またはドレイン
領域となるN-型半導体領域8B,9B及びMISFETQnのソース
領域及びドレイン領域となるN-型半導体領域26B,27Bを
形成する。さらに上記素子間分離用絶縁膜７及び層間絶
縁膜11をマスクとして用い、上記ＰチャンネルMISFETQp
形成領域の主面部に選択的にＰ型不純物を導入し、MISF
ETQpのソース領域及びドレイン領域となるP-型半導体領
域29B,30Bを形成する。
をマスクとして用い、上記メモリセル領域及び上記Ｎチ
ャンネルMISFETQn形成領域の主面部に選択的にＮ型不純
物を導入し、選択MISFETQiのソース領域またはドレイン
領域となるN-型半導体領域8B,9B及びMISFETQnのソース
領域及びドレイン領域となるN-型半導体領域26B,27Bを
形成する。さらに上記素子間分離用絶縁膜７及び層間絶
縁膜11をマスクとして用い、上記ＰチャンネルMISFETQp
形成領域の主面部に選択的にＰ型不純物を導入し、MISF
ETQpのソース領域及びドレイン領域となるP-型半導体領
域29B,30Bを形成する。
次に第２図（ｂ）に示すように、ゲート電極10、28、
30及びワード線32の夫々の側壁にサイドウォールスペー
サ40を形成する。サイドウォールスペーサ40はゲート電
極10、28、30及びワード線32を含む基板表面全体に酸化
シリコン膜を堆積させた後、反応性イオンエッチングを
おこなうことにより形成する。
30及びワード線32の夫々の側壁にサイドウォールスペー
サ40を形成する。サイドウォールスペーサ40はゲート電
極10、28、30及びワード線32を含む基板表面全体に酸化
シリコン膜を堆積させた後、反応性イオンエッチングを
おこなうことにより形成する。
次に第２図（ｃ）に示すように、上記層間絶縁膜11
上、サイドウォールスペーサ40上等を含む基板全面に、
酸化シリコンにて成る層間絶縁膜19を形成する。上記層
間絶縁膜19は、後工程にて形成される蓄積容量をパター
ニングする際のエッチングストッパとして使用されるも
のである。
上、サイドウォールスペーサ40上等を含む基板全面に、
酸化シリコンにて成る層間絶縁膜19を形成する。上記層
間絶縁膜19は、後工程にて形成される蓄積容量をパター
ニングする際のエッチングストッパとして使用されるも
のである。
次に、上記N-型半導体領域9Bに接続され、他部が層間
絶縁膜11及び19を介してゲート電極10ならびワード線32
上に延在する第１電極層13を形成する。上記第１電極層
13は多結晶シリコンにて成り、表面に酸化シリコン膜を
形成した後、抵抗値を低減するために、Ｎ型不純物を導
入し、熱処理をおこなった後に上記酸化シリコン膜を除
去することによって形成されている。上記熱処理工程に
より、上記第１電極層13に導入されたＮ型不純物が上記
N-型半導体領域9B内に拡散されてN+型半導体領域9Aとな
り、ソース領域またはドレイン領域９のLDD構造が形成
される。
絶縁膜11及び19を介してゲート電極10ならびワード線32
上に延在する第１電極層13を形成する。上記第１電極層
13は多結晶シリコンにて成り、表面に酸化シリコン膜を
形成した後、抵抗値を低減するために、Ｎ型不純物を導
入し、熱処理をおこなった後に上記酸化シリコン膜を除
去することによって形成されている。上記熱処理工程に
より、上記第１電極層13に導入されたＮ型不純物が上記
N-型半導体領域9B内に拡散されてN+型半導体領域9Aとな
り、ソース領域またはドレイン領域９のLDD構造が形成
される。
次に第２図（ｄ）に示すように上記第１電極層13上に
蓄積容量Ciを形成する。まず第１電極層13を含む基板全
体に誘電体膜14を形成する。
蓄積容量Ciを形成する。まず第１電極層13を含む基板全
体に誘電体膜14を形成する。
上記誘電体膜14はナイトライド膜の表面に酸化シリコ
ン膜を形成させた２層構造となっている。
ン膜を形成させた２層構造となっている。
さらに上記誘電体膜14上の全面に第２電極層15を構成
する多結晶シリコン膜を堆積させ、抵抗値を低減するた
めにＮ型不純物を導入する。次にプラズマエッチングを
用いて上記多結晶シリコン膜をエッチングし第２電極層
15を形成する。
する多結晶シリコン膜を堆積させ、抵抗値を低減するた
めにＮ型不純物を導入する。次にプラズマエッチングを
用いて上記多結晶シリコン膜をエッチングし第２電極層
15を形成する。
続いて上記誘電体膜14及び層間絶縁膜19に順次ドライ
エッチングをおこない、上記第２電極層15と同一形状に
形成し、蓄積容量Ciが略完成する。
エッチングをおこない、上記第２電極層15と同一形状に
形成し、蓄積容量Ciが略完成する。
次に素子間分離用絶縁膜域７、上記層間絶縁膜11、及
びサイドウォールスペーサ40をマスクとして上記Ｎチャ
ンネルMISFETQn形成領域の主面部に選択的にＮ型不純物
を導入し、上記N-型半導体領域26B、27B内の所要部分に
N+型半導体領域26A、27Aを形成し、ソース領域26、及び
ドレイン領域27のLDD構造が略完成する。同様に上記Ｐ
チャンネルMISFETQp形成領域の主面部に選択的にＰ型不
純物を導入し、上記P-型半導体領域29B、30B内の所要部
分にP+型半導体領域29A、30Aを形成し、ソース領域29、
及びドレイン領域30のLDD構造が略完成する。
びサイドウォールスペーサ40をマスクとして上記Ｎチャ
ンネルMISFETQn形成領域の主面部に選択的にＮ型不純物
を導入し、上記N-型半導体領域26B、27B内の所要部分に
N+型半導体領域26A、27Aを形成し、ソース領域26、及び
ドレイン領域27のLDD構造が略完成する。同様に上記Ｐ
チャンネルMISFETQp形成領域の主面部に選択的にＰ型不
純物を導入し、上記P-型半導体領域29B、30B内の所要部
分にP+型半導体領域29A、30Aを形成し、ソース領域29、
及びドレイン領域30のLDD構造が略完成する。
次に第２図（ｅ）に示すように、上記メモリセル及び
周辺CMISFETを含む当該基板上にBPSG膜より成る絶縁膜1
7を堆積させた後、例えば1,000［℃］程度の温度にてア
ニールする。次に上記BPSG絶縁膜17の、上記ソース領域
またはドレイン領域となるN-型半導体領域8B,26B,27B、
及びP-型半導体領域29B,30B上の所要部分にコンタクト
ホール17A〜Ｆを開口する。
周辺CMISFETを含む当該基板上にBPSG膜より成る絶縁膜1
7を堆積させた後、例えば1,000［℃］程度の温度にてア
ニールする。次に上記BPSG絶縁膜17の、上記ソース領域
またはドレイン領域となるN-型半導体領域8B,26B,27B、
及びP-型半導体領域29B,30B上の所要部分にコンタクト
ホール17A〜Ｆを開口する。
次に上記BPSG絶縁膜17をマスクとして、上記N-型半導
体領域8B、ソース領域26、ドレイン領域27の所要部分に
Ｎ型不純物を高濃度に打込み、N+型半導体領域8A、26
C、27Cを形成する。これにより上記ソース領域またはド
レイン領域８のLDD構造が略完成するとともに、上記ソ
ース領域26及びドレイン領域27の第１層目アルミニウム
配線層との接触抵抗を低減することができる。
体領域8B、ソース領域26、ドレイン領域27の所要部分に
Ｎ型不純物を高濃度に打込み、N+型半導体領域8A、26
C、27Cを形成する。これにより上記ソース領域またはド
レイン領域８のLDD構造が略完成するとともに、上記ソ
ース領域26及びドレイン領域27の第１層目アルミニウム
配線層との接触抵抗を低減することができる。
同様に上記絶縁膜17をマスクとして、上記ソース領域
29、ドレイン領域30の所要部分にＰ型不純物を高濃度に
打込み、P+型半導体領域29C,30Cを形成する。これによ
り上記ソース領域29及びドレイン領域30の第１層目アル
ミニウム配線層との接触抵抗を低減することができる。
29、ドレイン領域30の所要部分にＰ型不純物を高濃度に
打込み、P+型半導体領域29C,30Cを形成する。これによ
り上記ソース領域29及びドレイン領域30の第１層目アル
ミニウム配線層との接触抵抗を低減することができる。
次に第２図（ｆ）に示すように、基板全体にアルミニ
ウムを堆積させた後パターニングをおこない、上記コン
タクトホール17A〜Ｆを介して上記ソース領域またはド
レイン領域８、ソース領域26、29、及びドレイン領域2
7、30に接続する第１層目の配線25A〜Ｃ、36A〜Ｃ、を
形成する。
ウムを堆積させた後パターニングをおこない、上記コン
タクトホール17A〜Ｆを介して上記ソース領域またはド
レイン領域８、ソース領域26、29、及びドレイン領域2
7、30に接続する第１層目の配線25A〜Ｃ、36A〜Ｃ、を
形成する。
次に第２図（ｆ）に示すように、上記第１層目アルミ
ニウム配線を含む基板表面上に層間絶縁膜41を形成す
る。上記層間絶縁膜41はSOG膜41Bの上下にSiリッチな酸
化膜41A,Bを配置して成る。上記Siリッチな酸化膜41A,B
はプラズマCVD法にて堆積される。上記Siリッチな酸化
膜は、モノシラン（SiO4）と酸化窒素（N2O）が1:2とな
る雰囲気中にて、温度400［℃］、圧力0.4［Torr］の条
件下で、上記酸化膜中の酸素とシリコンの組成比率が酸
素２に対してシリコンは１を越える値、例えば1.3とな
るよう形成する。SOG膜41Bは表面を平坦化するために用
いられる。上記SOG膜41Bは多くの水素を含有するため回
路作動中の熱により水素が周囲に拡散するが、下層のSi
リッチな酸化膜41Aが未結合手を多く持ち水素を捕捉で
きるため、SOG膜より拡散する水素は素子内に侵入する
ことはない。
ニウム配線を含む基板表面上に層間絶縁膜41を形成す
る。上記層間絶縁膜41はSOG膜41Bの上下にSiリッチな酸
化膜41A,Bを配置して成る。上記Siリッチな酸化膜41A,B
はプラズマCVD法にて堆積される。上記Siリッチな酸化
膜は、モノシラン（SiO4）と酸化窒素（N2O）が1:2とな
る雰囲気中にて、温度400［℃］、圧力0.4［Torr］の条
件下で、上記酸化膜中の酸素とシリコンの組成比率が酸
素２に対してシリコンは１を越える値、例えば1.3とな
るよう形成する。SOG膜41Bは表面を平坦化するために用
いられる。上記SOG膜41Bは多くの水素を含有するため回
路作動中の熱により水素が周囲に拡散するが、下層のSi
リッチな酸化膜41Aが未結合手を多く持ち水素を捕捉で
きるため、SOG膜より拡散する水素は素子内に侵入する
ことはない。
次に上記層間絶縁膜41の、上記第１層目アルミニウム
配線36A上の所要の位置にスルーホール43を開口した
後、上記層間絶縁膜41上全面にアルミニウムを堆積さ
せ、パターニングをおこない第２層目アルミニウム配線
45A〜Ｃを形成する。
配線36A上の所要の位置にスルーホール43を開口した
後、上記層間絶縁膜41上全面にアルミニウムを堆積さ
せ、パターニングをおこない第２層目アルミニウム配線
45A〜Ｃを形成する。
最後に上記第２層目アルミニウム配線45A〜Ｃ及び上
記層間絶縁膜41上に、Ｐ−SiN膜にて成るパッシベーシ
ョン膜42を堆積させる。上記Ｐ−SiN膜は200〜300
［℃］の低温で堆積されるため未反応の水素を多く含ん
でおり、この水素が素子中に侵入するとデバイスの安定
性に悪影響を及ぼす恐れがあるが、下層に位置するSiリ
ッチな酸化膜41A、41Cが水素を捕捉するため、当該デバ
イスは安定して作動することができる。
記層間絶縁膜41上に、Ｐ−SiN膜にて成るパッシベーシ
ョン膜42を堆積させる。上記Ｐ−SiN膜は200〜300
［℃］の低温で堆積されるため未反応の水素を多く含ん
でおり、この水素が素子中に侵入するとデバイスの安定
性に悪影響を及ぼす恐れがあるが、下層に位置するSiリ
ッチな酸化膜41A、41Cが水素を捕捉するため、当該デバ
イスは安定して作動することができる。
上記実施例によれば、以下の作用効果を得るものであ
る。
る。
（１）パッシベーション膜42はプラズマCVDプロセスに
て形成されるため多くの水素イオンを含有し、上記プロ
セスに含まれる熱処理や回路動作中の発熱により拡散す
ると、この水素イオンは下層に形成されたSiリッチな酸
化膜41A、41Cの未結合手によって捕捉されるため素子中
に侵入せず、トランジスタの相互コンダクタンスや多結
晶シリコン抵抗の抵抗値等は不所望に変化せず、デバイ
スの安定した動作が確保できる。またSOG膜41Bも多くの
水素系イオンを含むが、下層にSiリッチな酸化膜41Aが
形成されるため、素子中に侵入しない。
て形成されるため多くの水素イオンを含有し、上記プロ
セスに含まれる熱処理や回路動作中の発熱により拡散す
ると、この水素イオンは下層に形成されたSiリッチな酸
化膜41A、41Cの未結合手によって捕捉されるため素子中
に侵入せず、トランジスタの相互コンダクタンスや多結
晶シリコン抵抗の抵抗値等は不所望に変化せず、デバイ
スの安定した動作が確保できる。またSOG膜41Bも多くの
水素系イオンを含むが、下層にSiリッチな酸化膜41Aが
形成されるため、素子中に侵入しない。
（２）上記Siリッチな酸化膜は、導電体より成る従来の
他のバリヤ層のように素子や配線等と一定の距離をおい
て絶縁を採る必要がなく、自由にレイアウトできるた
め、デバイスの集積度を高めることができる。
他のバリヤ層のように素子や配線等と一定の距離をおい
て絶縁を採る必要がなく、自由にレイアウトできるた
め、デバイスの集積度を高めることができる。
（３）上記Siリッチな酸化膜41A、41Cは、当該回路装置
が複数の配線層を備える場合には上記配線層相互間に形
成されて層間絶縁膜を兼ね、これを形成するには、従来
層間絶縁膜を形成する工程にて使用されているCVD法を
利用でき、従来のプロセスとも整合性があるため、製造
及びプロセスを複雑にすることもなく容易に水素系イオ
ンを遮断することができる。
が複数の配線層を備える場合には上記配線層相互間に形
成されて層間絶縁膜を兼ね、これを形成するには、従来
層間絶縁膜を形成する工程にて使用されているCVD法を
利用でき、従来のプロセスとも整合性があるため、製造
及びプロセスを複雑にすることもなく容易に水素系イオ
ンを遮断することができる。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能である事は言うまでもない。
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能である事は言うまでもない。
例えば、本実施例では層間絶縁膜はSiリッチな酸化膜
とSOG膜の３層構造となっているが、必ずしもこれに限
定されるものではなく、Siリッチな酸化膜のみで形成し
てもよい。
とSOG膜の３層構造となっているが、必ずしもこれに限
定されるものではなく、Siリッチな酸化膜のみで形成し
てもよい。
また本実施例では上記Siリッチな酸化膜の組成比率を
酸素２に対しシリコン1.3としたが、必ずしもこれに限
定されるものではなく、１よりも大きい値となるよう適
宜その他の比率を選択することができる。
酸素２に対しシリコン1.3としたが、必ずしもこれに限
定されるものではなく、１よりも大きい値となるよう適
宜その他の比率を選択することができる。
また本実施例ではメモリセルは１トランジスタ型とし
たが、必ずしもこれに限定されるものではなく、３トラ
ンジスタ型、４トランジスタ型を採用することもでき
る。またメモリセルの蓄積容量も本実施例に示したスタ
ック型に限らず、トレンチ型のものも適宜採用すること
ができる。
たが、必ずしもこれに限定されるものではなく、３トラ
ンジスタ型、４トランジスタ型を採用することもでき
る。またメモリセルの蓄積容量も本実施例に示したスタ
ック型に限らず、トレンチ型のものも適宜採用すること
ができる。
また本実施例では配線層は２層としたが、必ずしもこ
れに限定されるものではなく、１層の場合にも、あるい
は３層以上の層配線の場合にも提要できる。但し１層配
線の場合には上記Siリッチな酸化膜は配線層上層に形成
されるため、工程の追加が必要になる。
れに限定されるものではなく、１層の場合にも、あるい
は３層以上の層配線の場合にも提要できる。但し１層配
線の場合には上記Siリッチな酸化膜は配線層上層に形成
されるため、工程の追加が必要になる。
以上の説明では主として本発明者によってなされた発
明を、その背景となった利用分野であるDRAMに適用する
場合について説明したが、本発明はそれに限定されるも
のではなく、その他の半導体集積回路装置や、マイクロ
コンピュータのような論理LSI等の各種の半導体集積回
路装置に広く利用することができる。本発明は少なくと
も半導体集積回路装置の中への水素の侵入を嫌う条件の
ものに適用することができる。
明を、その背景となった利用分野であるDRAMに適用する
場合について説明したが、本発明はそれに限定されるも
のではなく、その他の半導体集積回路装置や、マイクロ
コンピュータのような論理LSI等の各種の半導体集積回
路装置に広く利用することができる。本発明は少なくと
も半導体集積回路装置の中への水素の侵入を嫌う条件の
ものに適用することができる。
本願において開示される発明のうち、代表的なものに
よって得られる効果を簡単に説明すれば下記の通りであ
る。
よって得られる効果を簡単に説明すれば下記の通りであ
る。
すなわち水素を発生する絶縁層と半導体素子との間
に、Siリッチな酸化膜を形成することにより、上記絶縁
層より発生する、或いは外部より侵入する水素系イオン
はSiリッチな酸化膜に捕捉されて上記回路素子には侵入
せず、トランジスタの相互コンダクタンスや多結晶シリ
コン抵抗の抵抗値等が不所望に変化することを防止し
て、デバイスの安定した動作を保証することができると
いう効果がある。また上記Siリッチな酸化膜は、導電体
より成る他のバリヤ層のように素子や配線等と一定の距
離をおいて絶縁を採る必要がなく、自由にレイアウトで
きるため、デバイスの集積度を高めることができるとい
う効果がある。
に、Siリッチな酸化膜を形成することにより、上記絶縁
層より発生する、或いは外部より侵入する水素系イオン
はSiリッチな酸化膜に捕捉されて上記回路素子には侵入
せず、トランジスタの相互コンダクタンスや多結晶シリ
コン抵抗の抵抗値等が不所望に変化することを防止し
て、デバイスの安定した動作を保証することができると
いう効果がある。また上記Siリッチな酸化膜は、導電体
より成る他のバリヤ層のように素子や配線等と一定の距
離をおいて絶縁を採る必要がなく、自由にレイアウトで
きるため、デバイスの集積度を高めることができるとい
う効果がある。
さらに上記Siリッチな酸化膜は、当該回路装置が複数
の配線層を備える場合には上記配線層相互間に形成され
て層間絶縁膜を兼ね、これを形成するには、従来層間絶
縁膜を形成する工程にて使用されているCVD法を利用で
き、従来のプロセスとも整合性があるため、構造及びプ
ロセスの両面において容易に水素を遮断することができ
るという効果がある。
の配線層を備える場合には上記配線層相互間に形成され
て層間絶縁膜を兼ね、これを形成するには、従来層間絶
縁膜を形成する工程にて使用されているCVD法を利用で
き、従来のプロセスとも整合性があるため、構造及びプ
ロセスの両面において容易に水素を遮断することができ
るという効果がある。
第１図は本発明の一実施例であるDRAMの縦断面図、 第２図（ａ）〜（ｆ）は第１図に示されるDRAMの製造工
程の一例を順次示す縦断面図である。 １……メモリセル領域、２……周辺回路領域、３……P-
型半導体基板、４……Ｐウェル領域、５……Ｎウェル領
域、６……チャンネルストッパ領域、７……素子間分離
領域、11……層間絶縁膜、41……層間絶縁膜、41A、41C
……Siリッチな酸化膜、41B……スピンオングラス膜、4
2……パッシベーション膜、Qi……Ｎチャンネル型選択M
ISFET、Ci……スタック型蓄積容量、Qn……Ｎチャンネ
ル型MISFET、Qp……Ｐチャンネル型MISFET。
程の一例を順次示す縦断面図である。 １……メモリセル領域、２……周辺回路領域、３……P-
型半導体基板、４……Ｐウェル領域、５……Ｎウェル領
域、６……チャンネルストッパ領域、７……素子間分離
領域、11……層間絶縁膜、41……層間絶縁膜、41A、41C
……Siリッチな酸化膜、41B……スピンオングラス膜、4
2……パッシベーション膜、Qi……Ｎチャンネル型選択M
ISFET、Ci……スタック型蓄積容量、Qn……Ｎチャンネ
ル型MISFET、Qp……Ｐチャンネル型MISFET。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 貴子 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (56)参考文献 特開 昭61−154171（ＪＰ，Ａ) 特開 昭61−154131（ＪＰ，Ａ) 特開 昭60−53051（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/316 H01L 29/78 H01L 27/10
Claims (2)
- 【請求項１】半導体基板主面に導電層を含む複数個の回
路素子が構成され、その半導体基板主面上にプラズマCV
D法にて形成されたシリコンナイトライド膜が被覆され
た半導体集積回路装置において、上記シリコンナイトラ
イド膜と上記回路素子との間に、酸素とシリコンの組成
比率が酸素２に対してシリコンが１を越える値とされる
酸化シリコン膜を形成した半導体集積回路装置。 - 【請求項２】上記酸化シリコン膜は、当該回路装置が単
一の配線層を備える場合には上記配線層上に形成され、
複数の配線層を備える場合には上記配線層相互間に形成
され、層間絶縁膜を兼ねている、請求項１記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63282199A JP2840261B2 (ja) | 1988-11-08 | 1988-11-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63282199A JP2840261B2 (ja) | 1988-11-08 | 1988-11-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02128424A JPH02128424A (ja) | 1990-05-16 |
| JP2840261B2 true JP2840261B2 (ja) | 1998-12-24 |
Family
ID=17649359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63282199A Expired - Lifetime JP2840261B2 (ja) | 1988-11-08 | 1988-11-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2840261B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4500248B2 (ja) * | 1997-01-13 | 2010-07-14 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP4529024B2 (ja) * | 2003-04-22 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| WO2006011196A1 (ja) * | 2004-07-27 | 2006-02-02 | Fujitsu Limited | 半導体装置とその製造方法 |
-
1988
- 1988-11-08 JP JP63282199A patent/JP2840261B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02128424A (ja) | 1990-05-16 |
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