JPH0629484A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0629484A JPH0629484A JP4202911A JP20291192A JPH0629484A JP H0629484 A JPH0629484 A JP H0629484A JP 4202911 A JP4202911 A JP 4202911A JP 20291192 A JP20291192 A JP 20291192A JP H0629484 A JPH0629484 A JP H0629484A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 α線によるソフトエラーを防止し、信頼性を
向上し得るスタックセルキャパシタを有する半導体記憶
装置を提供する。 【構成】 スタックキャパシタ構造を有するダイナミッ
ク・ランダムアクセスメモリにおいて、キャパシタを構
成する下部電極が遷移金属膜又は遷移金属のシリサイド
膜もしくは合金膜７とポリシリコン膜１４との積層膜に
より形成される。該下部電極の材質としては、例えば、
Ｗ，Ｍｏ，Ｔｉ；Ｗ2 Ｓｉ，Ｍｏ2 Ｓｉ，Ｔｉ2 Ｓｉ；
ＴｉＷ，ＴｉＮ；PolyＳｉ／Ｗ，PolyＳｉ／Ｍｏ，Poly
Ｓｉ／Ｔｉ等が選ばれる。
向上し得るスタックセルキャパシタを有する半導体記憶
装置を提供する。 【構成】 スタックキャパシタ構造を有するダイナミッ
ク・ランダムアクセスメモリにおいて、キャパシタを構
成する下部電極が遷移金属膜又は遷移金属のシリサイド
膜もしくは合金膜７とポリシリコン膜１４との積層膜に
より形成される。該下部電極の材質としては、例えば、
Ｗ，Ｍｏ，Ｔｉ；Ｗ2 Ｓｉ，Ｍｏ2 Ｓｉ，Ｔｉ2 Ｓｉ；
ＴｉＷ，ＴｉＮ；PolyＳｉ／Ｗ，PolyＳｉ／Ｍｏ，Poly
Ｓｉ／Ｔｉ等が選ばれる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体記憶装
置、特にダイナミック・ランダムアクセスメモリ即ち、
ＤＲＡＭ（Dynamic Random Access Memory）と呼ばれる
メモリー装置に係り、このうち特に積層型（スタック）
キャパシタ構造を有する半導体記憶装置に関する。
置、特にダイナミック・ランダムアクセスメモリ即ち、
ＤＲＡＭ（Dynamic Random Access Memory）と呼ばれる
メモリー装置に係り、このうち特に積層型（スタック）
キャパシタ構造を有する半導体記憶装置に関する。
【０００２】
【従来の技術】この種半導体記憶装置は、例えば特開平
１−１１９０５４号公報により知られている。ここで、
従来のスタックキャパシタ構造を有するＤＲＡＭの製造
方法を図５乃至図８により説明する。シリコン基板１０
１上に素子分離膜１０２とゲート絶縁膜１０３及びゲー
ト電極１０４とを形成した後、選択的にソース／ドレイ
ン拡散層１１３が形成される（図５）。この後、図６に
示されるように層間絶縁膜１０５に、電気的接続を行う
ためのコンタクト孔１０６を開口する。さらに、電荷を
蓄積させるキャパシタの下部電極１０７，誘電体膜１０
８及び上部電極１０９が順次形成される（図７）。
１−１１９０５４号公報により知られている。ここで、
従来のスタックキャパシタ構造を有するＤＲＡＭの製造
方法を図５乃至図８により説明する。シリコン基板１０
１上に素子分離膜１０２とゲート絶縁膜１０３及びゲー
ト電極１０４とを形成した後、選択的にソース／ドレイ
ン拡散層１１３が形成される（図５）。この後、図６に
示されるように層間絶縁膜１０５に、電気的接続を行う
ためのコンタクト孔１０６を開口する。さらに、電荷を
蓄積させるキャパシタの下部電極１０７，誘電体膜１０
８及び上部電極１０９が順次形成される（図７）。
【０００３】そして最後に、図８に示したように層間絶
縁膜１１０，コンタクト孔１１１及び金属配線１１２を
順次形成し、以上の工程により１トランジスタ−１キャ
パシタのＤＲＡＭの１メモリーセルが形成される。な
お、書込用のワードラインは上記ゲート電極１０４によ
り、また読出用のビットラインは上記金属配線１１２に
よりそれぞれ構成されている。
縁膜１１０，コンタクト孔１１１及び金属配線１１２を
順次形成し、以上の工程により１トランジスタ−１キャ
パシタのＤＲＡＭの１メモリーセルが形成される。な
お、書込用のワードラインは上記ゲート電極１０４によ
り、また読出用のビットラインは上記金属配線１１２に
よりそれぞれ構成されている。
【０００４】
【発明が解決しようとする課題】かかる従来のＤＲＡＭ
において、キャパシタを構成する下部電極１０７（スト
レージノード）は、不純物を含んだポリシリコン薄膜に
よって形成されていた。このため該ポリシリコン薄膜中
の不純物がコンタクト孔１０６を通じてシリコン基板１
０１中に拡散し、この結果、α線によるソフトエラーを
起こし易くなり、信頼性が低下するという問題があっ
た。
において、キャパシタを構成する下部電極１０７（スト
レージノード）は、不純物を含んだポリシリコン薄膜に
よって形成されていた。このため該ポリシリコン薄膜中
の不純物がコンタクト孔１０６を通じてシリコン基板１
０１中に拡散し、この結果、α線によるソフトエラーを
起こし易くなり、信頼性が低下するという問題があっ
た。
【０００５】本発明はかかる実情に鑑み、α線によるソ
フトエラーを防止し、信頼性を向上し得るスタックセル
キャパシタを有する半導体記憶装置を提供することを目
的とする。
フトエラーを防止し、信頼性を向上し得るスタックセル
キャパシタを有する半導体記憶装置を提供することを目
的とする。
【０００６】
【課題を解決するための手段】本発明による半導体記憶
装置は、スタックキャパシタ構造を有するＤＲＡＭにお
いて、キャパシタを構成する下部電極を遷移金属膜又は
該遷移金属のシリサイド膜もしくは合金膜により形成し
たものである。または上記下部電極はポリシリコンとの
積層膜により形成される。そして例えば、Ｗ，Ｍｏ，Ｔ
ｉ；Ｗ2 Ｓｉ，Ｍｏ2 Ｓｉ，Ｔｉ2 Ｓｉ；ＴｉＷ，Ｔｉ
Ｎ；PolyＳｉ／Ｗ，PolyＳｉ／Ｍｏ，PolyＳｉ／Ｔｉ等
の材質が選ばれる。
装置は、スタックキャパシタ構造を有するＤＲＡＭにお
いて、キャパシタを構成する下部電極を遷移金属膜又は
該遷移金属のシリサイド膜もしくは合金膜により形成し
たものである。または上記下部電極はポリシリコンとの
積層膜により形成される。そして例えば、Ｗ，Ｍｏ，Ｔ
ｉ；Ｗ2 Ｓｉ，Ｍｏ2 Ｓｉ，Ｔｉ2 Ｓｉ；ＴｉＷ，Ｔｉ
Ｎ；PolyＳｉ／Ｗ，PolyＳｉ／Ｍｏ，PolyＳｉ／Ｔｉ等
の材質が選ばれる。
【０００７】
【作用】従来のＤＲＡＭでは、ポリシリコン薄膜中から
拡散した不純物が半導体基板の裏側まで深く拡散して、
拡散層を広げてしまうため、α線によるソフトエラーが
発生し易かった。これに対して本発明によれば、下部電
極を金属膜により形成することにより、不純物を深く拡
散しずらくして拡散層の面積を広げない。このように、
α線により発生するエレクトロンの捕獲率を減少し、ソ
フトエラーを起こし難い構造となっている。
拡散した不純物が半導体基板の裏側まで深く拡散して、
拡散層を広げてしまうため、α線によるソフトエラーが
発生し易かった。これに対して本発明によれば、下部電
極を金属膜により形成することにより、不純物を深く拡
散しずらくして拡散層の面積を広げない。このように、
α線により発生するエレクトロンの捕獲率を減少し、ソ
フトエラーを起こし難い構造となっている。
【０００８】
【実施例】以下、図１乃至図４に基づき本発明による半
導体記憶装置の一実施例を説明する。図１乃至図４は本
発明の半導体記憶装置の製造工程を示しているが、先ず
図１において、Ｐ型シリコン半導体基板１（比抵抗２〜
１５Ωｃｍ）にＬＯＣＯＳ法によりフィールド酸化膜２
を厚さ３，０００〜１０，０００Åで形成する。次に熱
酸化法によりゲート酸化膜３を厚さ１００〜５００Åで
形成した後に、ＣＶＤ法により厚さ１，５００〜５，０
００Åでポリシリコン薄膜を堆積させて、このポリシリ
コン薄膜に対して熱拡散法によりＰ（燐）等の不純物を
濃度１〜８×１０20atoms ／ｃｍ3 で拡散させ、次いで
微細加工法によりパターン成形することによりゲート電
極４が形成される。
導体記憶装置の一実施例を説明する。図１乃至図４は本
発明の半導体記憶装置の製造工程を示しているが、先ず
図１において、Ｐ型シリコン半導体基板１（比抵抗２〜
１５Ωｃｍ）にＬＯＣＯＳ法によりフィールド酸化膜２
を厚さ３，０００〜１０，０００Åで形成する。次に熱
酸化法によりゲート酸化膜３を厚さ１００〜５００Åで
形成した後に、ＣＶＤ法により厚さ１，５００〜５，０
００Åでポリシリコン薄膜を堆積させて、このポリシリ
コン薄膜に対して熱拡散法によりＰ（燐）等の不純物を
濃度１〜８×１０20atoms ／ｃｍ3 で拡散させ、次いで
微細加工法によりパターン成形することによりゲート電
極４が形成される。
【０００９】ゲート電極４のパターンと上記フィールド
酸化膜２を用いてイオン注入法により選択的にＮ型の不
純物Ｐ，Ａｓ（砒素）を拡散させ、これによりソース／
ドレイン拡散層１３が形成される。このソース／ドレイ
ン拡散層１３は、表面濃度が１×１０19〜１×１０21io
ns／ｃｍ3 、また深さが０．１〜０．３μｍ程度に形成
される。
酸化膜２を用いてイオン注入法により選択的にＮ型の不
純物Ｐ，Ａｓ（砒素）を拡散させ、これによりソース／
ドレイン拡散層１３が形成される。このソース／ドレイ
ン拡散層１３は、表面濃度が１×１０19〜１×１０21io
ns／ｃｍ3 、また深さが０．１〜０．３μｍ程度に形成
される。
【００１０】ゲート電極４の形成後、図２に示したよう
にＣＶＤ法により厚さ５００〜２，５００Åで二酸化シ
リコン薄膜５を堆積させ、この後微細加工法によりコン
タクト孔６が開口される。
にＣＶＤ法により厚さ５００〜２，５００Åで二酸化シ
リコン薄膜５を堆積させ、この後微細加工法によりコン
タクト孔６が開口される。
【００１１】次に図３において、スパッタリング法，Ｃ
ＶＤ法によりＷ（タングステン）膜を形成し、微細加工
法により下部ゲート電極７が加工される。またキャパシ
タ誘電体膜８は所謂、ＯＮＯ膜（自然酸化膜−ＣＶＤ・
ＳｉＮ膜−熱酸化膜の三層膜）で、その実効酸化膜厚５
０〜１００Å程度に成長させる。上部電極９は、ＣＶＤ
法によりポリシリコン薄膜を厚さ１，０００〜３，００
０Å程度に成膜させ、このポリシリコン薄膜に対して熱
拡散法によりＰを不純物拡散させることにより、濃度１
〜８×１０20atoms ／ｃｍ3 にしたものである。ここで
図３に示したポリシリコン膜１４のように、下部ゲート
電極７を金属膜とポリシリコン膜の二層構造としてもよ
い。ポリシリコン膜１４は厚さ５００〜１，５００Åで
あり、熱拡散法又はイオン注入法を用いてＡｓ，Ｐが不
純物導入される。
ＶＤ法によりＷ（タングステン）膜を形成し、微細加工
法により下部ゲート電極７が加工される。またキャパシ
タ誘電体膜８は所謂、ＯＮＯ膜（自然酸化膜−ＣＶＤ・
ＳｉＮ膜−熱酸化膜の三層膜）で、その実効酸化膜厚５
０〜１００Å程度に成長させる。上部電極９は、ＣＶＤ
法によりポリシリコン薄膜を厚さ１，０００〜３，００
０Å程度に成膜させ、このポリシリコン薄膜に対して熱
拡散法によりＰを不純物拡散させることにより、濃度１
〜８×１０20atoms ／ｃｍ3 にしたものである。ここで
図３に示したポリシリコン膜１４のように、下部ゲート
電極７を金属膜とポリシリコン膜の二層構造としてもよ
い。ポリシリコン膜１４は厚さ５００〜１，５００Åで
あり、熱拡散法又はイオン注入法を用いてＡｓ，Ｐが不
純物導入される。
【００１２】上記上部電極９を微細加工法によりパター
ン成形した後、図４に示されるように層間絶縁膜１０，
コンタクト孔１１及び金属配線１２をそれぞれ形成し、
かくしてデバイス動作が行われる。本発明による半導体
記憶装置では、下部ゲート電極７が金属膜により形成さ
れているので、不純物を深く拡散しずらくして拡散層の
面積を広げない。そして、α線により発生するエレクト
ロンの捕獲率を減少し、ソフトエラーを起こし難い構造
となっている。
ン成形した後、図４に示されるように層間絶縁膜１０，
コンタクト孔１１及び金属配線１２をそれぞれ形成し、
かくしてデバイス動作が行われる。本発明による半導体
記憶装置では、下部ゲート電極７が金属膜により形成さ
れているので、不純物を深く拡散しずらくして拡散層の
面積を広げない。そして、α線により発生するエレクト
ロンの捕獲率を減少し、ソフトエラーを起こし難い構造
となっている。
【００１３】上記実施例では、遷移金属膜のみによって
下部ゲート電極７を構成したが、遷移金属のシリサイド
膜Ｗ2 Ｓｉ，Ｍｏ2 Ｓｉ，Ｔｉ2 Ｓｉ等により構成する
ことも可能である。また遷移金属膜としてもＷ，Ｍｏ，
Ｔｉの他にＴｉＷ，ＴｉＮ膜のような合金膜であっても
よい。
下部ゲート電極７を構成したが、遷移金属のシリサイド
膜Ｗ2 Ｓｉ，Ｍｏ2 Ｓｉ，Ｔｉ2 Ｓｉ等により構成する
ことも可能である。また遷移金属膜としてもＷ，Ｍｏ，
Ｔｉの他にＴｉＷ，ＴｉＮ膜のような合金膜であっても
よい。
【００１４】
【発明の効果】上述したように本発明によれば、α線に
よるソフトエラーの発生が減少して、信頼性の高いＤＲ
ＡＭを提供することができる等の優れた利点を有してい
る。
よるソフトエラーの発生が減少して、信頼性の高いＤＲ
ＡＭを提供することができる等の優れた利点を有してい
る。
【図１】本発明の一実施例による半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図２】本発明の一実施例による半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図３】本発明の一実施例による半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図４】本発明の一実施例による半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図５】従来の半導体記憶装置の製造工程を示す断面図
である。
である。
【図６】従来の半導体記憶装置の製造工程を示す断面図
である。
である。
【図７】従来の半導体記憶装置の製造工程を示す断面図
である。
である。
【図８】従来の半導体記憶装置の製造工程を示す断面図
である。
である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 二酸化シリコン薄膜 ６ コンタクト孔 ７ 下部電極 ８ キャパシタ誘電体膜 ９ 上部電極 １０ 層間絶縁膜 １１ コンタクト孔 １２ 金属配線
Claims (3)
- 【請求項１】 スタックキャパシタ構造を有するダイナ
ミック・ランダムアクセスメモリにおいて、キャパシタ
を構成する下部電極を遷移金属膜又は該遷移金属の合金
膜もしくはシリサイド膜により形成したことを特徴とす
る半導体記憶装置。 - 【請求項２】 上記下部電極は、遷移金属膜もしくは遷
移金属のシリサイド膜と不純物を含むポリシリコン膜と
の積層構造で成ることを特徴とする請求項１に記載の半
導体記憶装置。 - 【請求項３】 上記ポリシリコン膜は、燐，砒素等の不
純物を含有していることを特徴とする請求項２に記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4202911A JPH0629484A (ja) | 1992-07-07 | 1992-07-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4202911A JPH0629484A (ja) | 1992-07-07 | 1992-07-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629484A true JPH0629484A (ja) | 1994-02-04 |
Family
ID=16465219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4202911A Pending JPH0629484A (ja) | 1992-07-07 | 1992-07-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629484A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744853A (en) * | 1995-09-15 | 1998-04-28 | Chartered Semiconductor Manufacturing Pte Ltd | Three dimensional polysilicon capacitor for high density integrated circuit applications |
| KR100304702B1 (ko) * | 1998-07-10 | 2001-09-26 | 윤종용 | 반도체장치의 커패시터 및 그 제조방법 |
| KR100325703B1 (ko) * | 1998-12-30 | 2002-05-09 | 박종섭 | 반도체소자의캐패시터제조방법 |
| US6696733B2 (en) * | 1997-10-27 | 2004-02-24 | Seiko Epson Corporation | Semiconductor devices including electrode structure |
| KR100419027B1 (ko) * | 1996-12-31 | 2004-05-20 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터제조방법 |
| US7170736B2 (en) * | 2003-08-28 | 2007-01-30 | Tessera, Inc. | Capacitor having low resistance electrode including a thin silicon layer |
-
1992
- 1992-07-07 JP JP4202911A patent/JPH0629484A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744853A (en) * | 1995-09-15 | 1998-04-28 | Chartered Semiconductor Manufacturing Pte Ltd | Three dimensional polysilicon capacitor for high density integrated circuit applications |
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Legal Events
| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000516 |