JPH04332163A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04332163A JPH04332163A JP3130422A JP13042291A JPH04332163A JP H04332163 A JPH04332163 A JP H04332163A JP 3130422 A JP3130422 A JP 3130422A JP 13042291 A JP13042291 A JP 13042291A JP H04332163 A JPH04332163 A JP H04332163A
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- Japan
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ワード線に分路が設け
られている半導体メモリに関するものである。
られている半導体メモリに関するものである。
【０００２】
【従来の技術】半導体メモリのワード線つまりアクセス
用のトランジスタのゲート配線は、一般に、不純物をド
ープした多結晶Ｓｉ膜かまたはポリサイド膜によって形
成されている。しかし、この様なワード線では、抵抗が
比較的高い。そこで、ワード線の遅延を小さくするため
に、Ａｌ膜等から成る分路をワード線に設ける方式があ
る。
用のトランジスタのゲート配線は、一般に、不純物をド
ープした多結晶Ｓｉ膜かまたはポリサイド膜によって形
成されている。しかし、この様なワード線では、抵抗が
比較的高い。そこで、ワード線の遅延を小さくするため
に、Ａｌ膜等から成る分路をワード線に設ける方式があ
る。
【０００３】図３は、この様な方式のＤＲＡＭの概念を
示している。ＤＲＡＭでは、アクセス用のトランジスタ
１１とキャパシタ１２とでメモリセルが構成されている
。メモリセルアレイの１列にはポリサイド膜１３等から
成る１本のワード線が接続され、Ａｌ膜１４等から成る
分路が所定の接続領域１５毎にポリサイド膜１３に接続
されている。
示している。ＤＲＡＭでは、アクセス用のトランジスタ
１１とキャパシタ１２とでメモリセルが構成されている
。メモリセルアレイの１列にはポリサイド膜１３等から
成る１本のワード線が接続され、Ａｌ膜１４等から成る
分路が所定の接続領域１５毎にポリサイド膜１３に接続
されている。
【０００４】ポリサイド膜１３の一方の端部は、列デコ
ーダ１６中のトランジスタ（図示せず）の一方の拡散層
に接続されている。また、メモリセルアレイの１行には
、ポリサイド膜１７等から成るビット線が接続されてい
る。
ーダ１６中のトランジスタ（図示せず）の一方の拡散層
に接続されている。また、メモリセルアレイの１行には
、ポリサイド膜１７等から成るビット線が接続されてい
る。
【０００５】図４は、図３に示した方式のＤＲＡＭの一
従来例を示している。この一従来例では、接続領域１５
における素子分離用のＳｉＯ２ 膜２１上をポリサイド
膜１３が延在しており、このポリサイド膜１３を覆って
いる層間絶縁膜２２にコンタクト孔２３が開孔されてい
る。
従来例を示している。この一従来例では、接続領域１５
における素子分離用のＳｉＯ２ 膜２１上をポリサイド
膜１３が延在しており、このポリサイド膜１３を覆って
いる層間絶縁膜２２にコンタクト孔２３が開孔されてい
る。
【０００６】ポリサイド膜１３には、ビット線と同一層
であり四角形にパターニングされているポリサイド膜１
７が、コンタクト孔２３を介してコンタクトしている。 ポリサイド膜１７はＢＰＳＧ膜２４に覆われており、こ
のＢＰＳＧ膜２４に開孔されているコンタクト孔２５を
介して、Ａｌ膜１４がポリサイド膜１７にコンタクトし
ている。
であり四角形にパターニングされているポリサイド膜１
７が、コンタクト孔２３を介してコンタクトしている。 ポリサイド膜１７はＢＰＳＧ膜２４に覆われており、こ
のＢＰＳＧ膜２４に開孔されているコンタクト孔２５を
介して、Ａｌ膜１４がポリサイド膜１７にコンタクトし
ている。
【０００７】但し、図５に示す様に、ポリサイド膜１７
を介さずにＡｌ膜１４がポリサイド膜１３に直接にコン
タクトしている別の従来例もある。
を介さずにＡｌ膜１４がポリサイド膜１３に直接にコン
タクトしている別の従来例もある。
【０００８】
【発明が解決しようとする課題】ところで、ワード線及
びその分路であるポリサイド膜１３やＡｌ膜１４には、
ウェハプロセス中に電荷が蓄積される。ところがポリサ
イド膜１３は、既述の様に、その端部が列デコーダ１６
中のトランジスタの拡散層に接続されているだけである
。
びその分路であるポリサイド膜１３やＡｌ膜１４には、
ウェハプロセス中に電荷が蓄積される。ところがポリサ
イド膜１３は、既述の様に、その端部が列デコーダ１６
中のトランジスタの拡散層に接続されているだけである
。
【０００９】しかし、列デコーダ１６中のトランジスタ
の拡散層の面積は、レイアウト上の制約から広くするこ
とができない。従って、この拡散層と半導体基板との間
の抵抗が高く、ポリサイド膜１３等に蓄積された電荷が
拡散層を介して半導体基板へ放出されにくい。
の拡散層の面積は、レイアウト上の制約から広くするこ
とができない。従って、この拡散層と半導体基板との間
の抵抗が高く、ポリサイド膜１３等に蓄積された電荷が
拡散層を介して半導体基板へ放出されにくい。
【００１０】このため、ポリサイド膜１３と半導体基板
との間のゲート絶縁膜に大きな電界が印加され、半導体
基板や拡散層からゲート絶縁膜中へキャリアが注入され
る。この結果、トランジスタ１１の閾値電圧等の特性が
変動したり、ゲート絶縁膜の劣化、破壊が生じたりする
。従って、図４や図５に示した従来例では、信頼性が必
ずしも高くない。
との間のゲート絶縁膜に大きな電界が印加され、半導体
基板や拡散層からゲート絶縁膜中へキャリアが注入され
る。この結果、トランジスタ１１の閾値電圧等の特性が
変動したり、ゲート絶縁膜の劣化、破壊が生じたりする
。従って、図４や図５に示した従来例では、信頼性が必
ずしも高くない。
【００１１】
【課題を解決するための手段】本発明による半導体メモ
リでは、ワード線１３とその分路１４との接続領域１５
における半導体基板２６中に拡散層３３が設けられてお
り、前記拡散層３３と前記半導体基板２６との接合耐圧
がゲート絶縁膜３２の耐圧以下で且つバーンイン時の最
大印加電圧以上であり、前記ワード線１３が前記拡散層
３３に接続されている。
リでは、ワード線１３とその分路１４との接続領域１５
における半導体基板２６中に拡散層３３が設けられてお
り、前記拡散層３３と前記半導体基板２６との接合耐圧
がゲート絶縁膜３２の耐圧以下で且つバーンイン時の最
大印加電圧以上であり、前記ワード線１３が前記拡散層
３３に接続されている。
【００１２】
【作用】本発明による半導体メモリでは、ワード線１３
が接続されている拡散層３３の接合耐圧がゲート絶縁膜
３２の耐圧以下で且つバーンイン時の最大印加電圧以上
であるので、ウェハプロセスでワード線１３に蓄積され
た電荷が拡散層３３を介して半導体基板２６へ放出され
易い。このため、ゲート絶縁膜３２に大きな電界が印加
されることがなく、ワード線１３をゲート配線とするト
ランジスタ１１の特性変動やゲート絶縁膜３２の劣化、
破壊が防止されている。
が接続されている拡散層３３の接合耐圧がゲート絶縁膜
３２の耐圧以下で且つバーンイン時の最大印加電圧以上
であるので、ウェハプロセスでワード線１３に蓄積され
た電荷が拡散層３３を介して半導体基板２６へ放出され
易い。このため、ゲート絶縁膜３２に大きな電界が印加
されることがなく、ワード線１３をゲート配線とするト
ランジスタ１１の特性変動やゲート絶縁膜３２の劣化、
破壊が防止されている。
【００１３】しかも、ワード線１３が接続されている拡
散層３３はワード線１３と分路１４との接続領域１５に
設けられているので、拡散層３３のために余分な領域を
必要としない。
散層３３はワード線１３と分路１４との接続領域１５に
設けられているので、拡散層３３のために余分な領域を
必要としない。
【００１４】
【実施例】以下、積み上げキャパシタ型ＤＲＡＭに適用
した本発明の一実施例を、図１〜３を参照しながら説明
する。
した本発明の一実施例を、図１〜３を参照しながら説明
する。
【００１５】本実施例を製造するためには、Ｐ型のＳｉ
基板２６の素子分離領域にＬＯＣＯＳ法によってＳｉＯ
２ 膜２１をまず形成する。この時、ワード線とその分
路との接続領域１５にも活性領域３１を形成する。そし
て、活性領域３１の表面に、ゲート酸化膜であるＳｉＯ
２ 膜３２を２００Å程度の膜厚に形成する。
基板２６の素子分離領域にＬＯＣＯＳ法によってＳｉＯ
２ 膜２１をまず形成する。この時、ワード線とその分
路との接続領域１５にも活性領域３１を形成する。そし
て、活性領域３１の表面に、ゲート酸化膜であるＳｉＯ
２ 膜３２を２００Å程度の膜厚に形成する。
【００１４】その後、接続領域１５の活性領域３１に形
成する拡散層に接するＳｉ基板２６の不純物濃度を調整
してこれらの間の接合耐圧を１０〜１５Ｖ程度にするた
めに、ボロンを数十〜百数十ｋｅＶのエネルギで５×１
０１６乃至２〜３×１０１７ｃｍ−３程度のドーズ量に
イオン注入する。
成する拡散層に接するＳｉ基板２６の不純物濃度を調整
してこれらの間の接合耐圧を１０〜１５Ｖ程度にするた
めに、ボロンを数十〜百数十ｋｅＶのエネルギで５×１
０１６乃至２〜３×１０１７ｃｍ−３程度のドーズ量に
イオン注入する。
【００１５】このイオン注入は、接続領域１５に対して
のみ行ってもよく、またトランジスタ１１等の特性に影
響がなければＳｉ基板２６の全面に対して行ってもよい
。なお、上記の接合耐圧の下限の１０Ｖという値は、バ
ーンイン時の最大印加電圧２×Ｖｃｃ≒１０Ｖ（Ｖｃｃ
＝５Ｖ）であり、上限の１５Ｖという値は、ＳｉＯ２
膜３２の耐圧≒１５〜１６Ｖ（８ＭＶ／ｃｍ）である。
のみ行ってもよく、またトランジスタ１１等の特性に影
響がなければＳｉ基板２６の全面に対して行ってもよい
。なお、上記の接合耐圧の下限の１０Ｖという値は、バ
ーンイン時の最大印加電圧２×Ｖｃｃ≒１０Ｖ（Ｖｃｃ
＝５Ｖ）であり、上限の１５Ｖという値は、ＳｉＯ２
膜３２の耐圧≒１５〜１６Ｖ（８ＭＶ／ｃｍ）である。
【００１６】次に、膜厚が１０００Å程度ずつである多
結晶Ｓｉ膜とシリサイド膜とから成るポリサイド膜１３
をパターニングして、ワード線を形成する。そして、こ
のポリサイド膜１３をマスクにしてヒ素やリンをイオン
注入して、活性領域３１に拡散層３３を形成する。これ
によって、メモリセルのトランジスタ１１が完成する。
結晶Ｓｉ膜とシリサイド膜とから成るポリサイド膜１３
をパターニングして、ワード線を形成する。そして、こ
のポリサイド膜１３をマスクにしてヒ素やリンをイオン
注入して、活性領域３１に拡散層３３を形成する。これ
によって、メモリセルのトランジスタ１１が完成する。
【００１７】その後、メモリセルを構成するキャパシタ
１２を形成し、このキャパシタ１２や接続領域１５のポ
リサイド膜１３等を層間絶縁膜２２で覆う。層間絶縁膜
２２としてＰＳＧ膜やＢＰＳＧ膜を用いて、平坦化を行
ってもよい。
１２を形成し、このキャパシタ１２や接続領域１５のポ
リサイド膜１３等を層間絶縁膜２２で覆う。層間絶縁膜
２２としてＰＳＧ膜やＢＰＳＧ膜を用いて、平坦化を行
ってもよい。
【００１８】次に、メモリセルにおいてビット線用のコ
ンタクト孔３４を層間絶縁膜２２等に開孔すると同時に
、接続領域１５においても拡散層３３とポリサイド膜１
３とに跨がるコンタクト孔２３を層間絶縁膜２２等に開
孔する。
ンタクト孔３４を層間絶縁膜２２等に開孔すると同時に
、接続領域１５においても拡散層３３とポリサイド膜１
３とに跨がるコンタクト孔２３を層間絶縁膜２２等に開
孔する。
【００１９】そして、膜厚が１５００Å程度である多結
晶Ｓｉ膜と１０００Å程度であるシリサイド膜とから成
るポリサイド膜１７をパターニングすることによって、
コンタクト孔３４を介してメモリセルの拡散層３３にコ
ンタクトするビット線を形成すると同時に、コンタクト
孔２３において接続領域１５のポリサイド膜１３と拡散
層３３とを互いに接続する。
晶Ｓｉ膜と１０００Å程度であるシリサイド膜とから成
るポリサイド膜１７をパターニングすることによって、
コンタクト孔３４を介してメモリセルの拡散層３３にコ
ンタクトするビット線を形成すると同時に、コンタクト
孔２３において接続領域１５のポリサイド膜１３と拡散
層３３とを互いに接続する。
【００２０】その後、層間絶縁膜としてＢＰＳＧ膜２４
を形成し、接続領域１５のポリサイド膜１７に達するコ
ンタクト孔２５をＢＰＳＧ膜２４に開孔する。そして、
窒素雰囲気中で８００〜９００℃程度の温度の熱処理を
行って、ＢＰＳＧ膜２４を平滑化する。
を形成し、接続領域１５のポリサイド膜１７に達するコ
ンタクト孔２５をＢＰＳＧ膜２４に開孔する。そして、
窒素雰囲気中で８００〜９００℃程度の温度の熱処理を
行って、ＢＰＳＧ膜２４を平滑化する。
【００２１】その後、スパッタ法等でＡｌ膜１４を堆積
させ且つパターニングして、ワード線の分路を形成する
。Ａｌ膜１４は、プラズマＣＶＤ法で形成したＰ−Ｓｉ
Ｎ膜３５で覆う。
させ且つパターニングして、ワード線の分路を形成する
。Ａｌ膜１４は、プラズマＣＶＤ法で形成したＰ−Ｓｉ
Ｎ膜３５で覆う。
【００２２】
【発明の効果】本発明による半導体メモリでは、余分な
領域を必要とすることなく、トランジスタの特性変動や
ゲート絶縁膜の劣化、破壊が防止されているので、集積
度を低下させることなく信頼性が高められている。
領域を必要とすることなく、トランジスタの特性変動や
ゲート絶縁膜の劣化、破壊が防止されているので、集積
度を低下させることなく信頼性が高められている。
【図面の簡単な説明】
【図１】本発明の一実施例を示しており、（ａ）は平面
図、（ｂ）は（ａ）のｂ−ｂ線に沿う側断面図である。
図、（ｂ）は（ａ）のｂ−ｂ線に沿う側断面図である。
【図２】一実施例のうちのメモリセル部の側断面図であ
る。
る。
【図３】本発明を適用し得るＤＲＡＭの概念的な回路図
である。
である。
【図４】本発明の一従来例を示しており、（ａ）は平面
図、（ｂ）は（ａ）のｂ−ｂ線に沿う側断面図である。
図、（ｂ）は（ａ）のｂ−ｂ線に沿う側断面図である。
【図５】本発明の別の従来例の側断面図である。
１３ ポリサイド膜
１４ Ａｌ膜
１５ 接続領域
２６ Ｓｉ基板
３２ ＳｉＯ２ 膜
３３ 拡散層
Claims (1)
- 【請求項１】ワード線に分路が設けられている半導体メ
モリにおいて、前記ワード線と前記分路との接続領域に
おける半導体基板中に拡散層が設けられており、前記拡
散層と前記半導体基板との接合耐圧がゲート絶縁膜の耐
圧以下で且つバーンイン時の最大印加電圧以上であり、
前記ワード線が前記拡散層に接続されている半導体メモ
リ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130422A JPH04332163A (ja) | 1991-05-02 | 1991-05-02 | 半導体メモリ |
| US07/872,101 US5241200A (en) | 1991-05-02 | 1992-04-22 | Semiconductor memory and method of fabricating the same |
| KR1019920006835A KR100201452B1 (ko) | 1991-05-02 | 1992-04-23 | 반도체메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130422A JPH04332163A (ja) | 1991-05-02 | 1991-05-02 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04332163A true JPH04332163A (ja) | 1992-11-19 |
Family
ID=15033871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3130422A Pending JPH04332163A (ja) | 1991-05-02 | 1991-05-02 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5241200A (ja) |
| JP (1) | JPH04332163A (ja) |
| KR (1) | KR100201452B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3028913B2 (ja) * | 1994-11-10 | 2000-04-04 | 株式会社東芝 | 半導体記憶装置 |
| KR100190834B1 (ko) * | 1994-12-08 | 1999-06-01 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치및그제조방법 |
| US6777757B2 (en) | 2002-04-26 | 2004-08-17 | Kilopass Technologies, Inc. | High density semiconductor memory cell and memory array using a single transistor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
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Also Published As
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| US5241200A (en) | 1993-08-31 |
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