JPH07153921A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07153921A JPH07153921A JP6172627A JP17262794A JPH07153921A JP H07153921 A JPH07153921 A JP H07153921A JP 6172627 A JP6172627 A JP 6172627A JP 17262794 A JP17262794 A JP 17262794A JP H07153921 A JPH07153921 A JP H07153921A
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Abstract
(57)【要約】
【目的】 半導体装置は水素原子の浸透及び電荷の帯電
を防止し、回路素子の電気的特性の安定化と信頼性を向
上させる。 【構成】 前記半導体装置は半導体基板の表面に形成さ
れた少なくとも一つ以上の回路素子と、前記回路素子等
の表面を保護するため前記回路素子の上部に形成した保
護膜と、前記保護膜及び前記回路素子等の間に形成さ
れ、前記保護膜形成による水素の浸透及び帯電現象を防
止する遮閉用プレートを備える。
を防止し、回路素子の電気的特性の安定化と信頼性を向
上させる。 【構成】 前記半導体装置は半導体基板の表面に形成さ
れた少なくとも一つ以上の回路素子と、前記回路素子等
の表面を保護するため前記回路素子の上部に形成した保
護膜と、前記保護膜及び前記回路素子等の間に形成さ
れ、前記保護膜形成による水素の浸透及び帯電現象を防
止する遮閉用プレートを備える。
Description
【０００１】
【産業上の利用分野】本発明は多数の回路素子等が集積
化された半導体装置に関し、特に回路素子等の電気的特
性を安定させ信頼性を向上させることができる半導体装
置及びその製造方法に関するものである。
化された半導体装置に関し、特に回路素子等の電気的特
性を安定させ信頼性を向上させることができる半導体装
置及びその製造方法に関するものである。
【０００２】
【従来の技術】通常の半導体装置は半導体基板上に回路
素子等を形成するウェーパレベル工程と、前記半導体基
板をチップ態様にパッケージング工程により形成され
る。パッケージング工程は前記半導体基板に形成された
回路素子等の表面を保護し、湿気浸透防止のため酸化膜
又は不純物が含まれた酸化膜を前記回路素子の表面に形
成するパシベーション工程を含む。前記パシベーション
工程は主にプラズマ蒸着方法により酸化膜又は不純物が
含まれた酸化膜を形成する。
素子等を形成するウェーパレベル工程と、前記半導体基
板をチップ態様にパッケージング工程により形成され
る。パッケージング工程は前記半導体基板に形成された
回路素子等の表面を保護し、湿気浸透防止のため酸化膜
又は不純物が含まれた酸化膜を前記回路素子の表面に形
成するパシベーション工程を含む。前記パシベーション
工程は主にプラズマ蒸着方法により酸化膜又は不純物が
含まれた酸化膜を形成する。
【０００３】前記プラズマ蒸着方法は、前記半導体基板
の全面にプラズマによる帯電現象を引き起こすか、又は
前記半導体基板に水素の浸透現象を発生させる。前記帯
電現象及び水素の浸透現象により、前記半導体基板に形
成された回路素子の電気的特性は変化する。実例とし
て、トランジスタは変化した閾値電圧及び閾値電圧のス
イング幅を有し、回路素子等を接続させる導電パターン
は変化した抵抗値を有し、さらにトランジスタでのホッ
トキャリアリフトタイムの特性が変化する。このような
回路素子の電気的特性の変化は、半導体装置の信頼性を
低下させる。
の全面にプラズマによる帯電現象を引き起こすか、又は
前記半導体基板に水素の浸透現象を発生させる。前記帯
電現象及び水素の浸透現象により、前記半導体基板に形
成された回路素子の電気的特性は変化する。実例とし
て、トランジスタは変化した閾値電圧及び閾値電圧のス
イング幅を有し、回路素子等を接続させる導電パターン
は変化した抵抗値を有し、さらにトランジスタでのホッ
トキャリアリフトタイムの特性が変化する。このような
回路素子の電気的特性の変化は、半導体装置の信頼性を
低下させる。
【０００４】参考に、図１に示された従来の半導体装置
の構造を考察して見る。図１はＮ型ウェル及びＰ型ウェ
ルが形成された半導体基板１と、素子領域２を設定する
ための前記半導体基板の素子分離膜３を示す。前記半導
体基板１は前記素子領域等２，２に形成されたゲート領
域４及びゲートシリコン５、前記Ｎ型ウェル及び前記Ｐ
型ウェルに形成されたＮ型拡散領域７及びＰ型拡散領域
６を備える。前記Ｎ型及びＰ型の拡散領域７，６は、そ
れぞれＮ型及びＰ型不純物が前記Ｎ型及びＰ型ウェルに
注入されることにより形成される。さらに前記全構造の
半導体基板１の上部には第１層間絶縁膜８、第１配線パ
ターン９、第２層間絶縁膜10及び第２配線パターン11が
積層されている。さらに前記第２配線パターン11、第２
層間絶縁膜10の上部には保護膜12がパシベーション工程
により形成されている。
の構造を考察して見る。図１はＮ型ウェル及びＰ型ウェ
ルが形成された半導体基板１と、素子領域２を設定する
ための前記半導体基板の素子分離膜３を示す。前記半導
体基板１は前記素子領域等２，２に形成されたゲート領
域４及びゲートシリコン５、前記Ｎ型ウェル及び前記Ｐ
型ウェルに形成されたＮ型拡散領域７及びＰ型拡散領域
６を備える。前記Ｎ型及びＰ型の拡散領域７，６は、そ
れぞれＮ型及びＰ型不純物が前記Ｎ型及びＰ型ウェルに
注入されることにより形成される。さらに前記全構造の
半導体基板１の上部には第１層間絶縁膜８、第１配線パ
ターン９、第２層間絶縁膜10及び第２配線パターン11が
積層されている。さらに前記第２配線パターン11、第２
層間絶縁膜10の上部には保護膜12がパシベーション工程
により形成されている。
【０００５】
【発明が解決しようとする課題】図１に説明された如
く、第２導電パターン11の表面に保護膜12の形成により
パシベーション工程の際、プラズマが前記保護膜12の下
部に位置する配線パターン及びゲートシリコン、拡散領
域に水素原子が浸透する。さらに拡散領域等はパシベー
ション工程の際、プラズマにより帯電する電荷の影響を
受けることになる。前記水素の浸透現象及び帯電現象
は、半導体装置に含まれたＭＯＳトランジスタの電気的
特性を変化させる。これにより、従来の半導体装置は信
頼性を低下させる。
く、第２導電パターン11の表面に保護膜12の形成により
パシベーション工程の際、プラズマが前記保護膜12の下
部に位置する配線パターン及びゲートシリコン、拡散領
域に水素原子が浸透する。さらに拡散領域等はパシベー
ション工程の際、プラズマにより帯電する電荷の影響を
受けることになる。前記水素の浸透現象及び帯電現象
は、半導体装置に含まれたＭＯＳトランジスタの電気的
特性を変化させる。これにより、従来の半導体装置は信
頼性を低下させる。
【０００６】前記半導体装置に含まれた回路素子の電気
的特性の安定化のため、従来の半導体装置製造方法はパ
シベーション工程の後、通常400 〜500 ℃程度でのアニ
ーリング工程をさらに実施する。しかし、前記アニーリ
ング工程はＴＭＯ（Ｉｎｔｅｒ Ｍｅｔａｌ Ｏｘｉｄ
ｅ）物質で多く用いられるＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇ
ｌａｓｓ）膜の特性を変化させ、金属層を形成する金属
物質を逆流させることができる。また、従来の半導体装
置の製造方法は、アニーリング工程を行っても回路素子
の電気的特性が不安定な場合、長時間のアニーリング工
程又は紫外線キュアリング工程等をさらに行わなければ
ならなかった。
的特性の安定化のため、従来の半導体装置製造方法はパ
シベーション工程の後、通常400 〜500 ℃程度でのアニ
ーリング工程をさらに実施する。しかし、前記アニーリ
ング工程はＴＭＯ（Ｉｎｔｅｒ Ｍｅｔａｌ Ｏｘｉｄ
ｅ）物質で多く用いられるＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇ
ｌａｓｓ）膜の特性を変化させ、金属層を形成する金属
物質を逆流させることができる。また、従来の半導体装
置の製造方法は、アニーリング工程を行っても回路素子
の電気的特性が不安定な場合、長時間のアニーリング工
程又は紫外線キュアリング工程等をさらに行わなければ
ならなかった。
【０００７】したがって、本発明の目的は回路素子の電
気的特性を安定化し信頼性の向上を図ることができる半
導体装置及びその製造方法を提供することにある。
気的特性を安定化し信頼性の向上を図ることができる半
導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の主たる目的は半
導体基板の表面に形成された少なくとも一つ以上の回路
素子と、前記回路素子等の表面を保護するため前記回路
素子の上部に形成された保護膜と、前記保護膜及び前記
回路素子等の間に形成され、前記保護膜形成による水素
の浸透及び帯電現象を防止する遮閉用プレートを備える
半導体装置を提供するにある。
導体基板の表面に形成された少なくとも一つ以上の回路
素子と、前記回路素子等の表面を保護するため前記回路
素子の上部に形成された保護膜と、前記保護膜及び前記
回路素子等の間に形成され、前記保護膜形成による水素
の浸透及び帯電現象を防止する遮閉用プレートを備える
半導体装置を提供するにある。
【０００９】本発明のさらに他の目的とする所は半導体
基板を提供する過程と、前記半導体基板の上部に回路素
子等を形成する過程と、前記回路素子等の上部に層間絶
縁膜を形成する過程と、前記回路素子の電気的特性の変
化の防止のため前記層間絶縁膜の上部に遮閉用プレート
を形成する過程と、前記遮閉用プレートの上部に保護膜
を形成する過程とを備える半導体装置の製造方法を提供
するにある。
基板を提供する過程と、前記半導体基板の上部に回路素
子等を形成する過程と、前記回路素子等の上部に層間絶
縁膜を形成する過程と、前記回路素子の電気的特性の変
化の防止のため前記層間絶縁膜の上部に遮閉用プレート
を形成する過程と、前記遮閉用プレートの上部に保護膜
を形成する過程とを備える半導体装置の製造方法を提供
するにある。
【００１０】本発明は半導体回路素子の上部に遮閉用プ
レートを形成し、平坦化工程又はパシベーション工程の
中、回路素子側に浸透する水素原子等を遮断しさらに平
坦化工程又はパシベーション工程中に帯電した電荷を除
去することができる半導体装置を提供するにある。
レートを形成し、平坦化工程又はパシベーション工程の
中、回路素子側に浸透する水素原子等を遮断しさらに平
坦化工程又はパシベーション工程中に帯電した電荷を除
去することができる半導体装置を提供するにある。
【００１１】
【実施例】図２を参照すれば、ＣＭＯＳトランジスタを
含む本発明の第１実施例による半導体装置が示されてい
る。前記半導体装置はＮ型ウェル及びＰ型ウェルが形成
された半導体基板１と、素子領域32を設定するため前記
半導体基板の表面に形成された素子分離膜３を示す。前
記半導体基板１の前記素子領域等２，２にはゲートシリ
コン５が形成され、さらに前記Ｎ型及びＰ型ウェルには
Ｎ型拡散領域７及びＰ型拡散領域６が形成される。前記
Ｎ型拡散領域７及びＰ型の拡散領域６は各々Ｎ型及びＰ
型不純物が前記Ｎ型及びＰ型のウェル注入により形成さ
れる。さらに前記全構造の半導体基板１の上部には第１
層間絶縁膜８が形成される。前記Ｐ型拡散領域６又はＮ
型の拡散領域７は前記ゲートシリコン５と共に一つのＭ
ＯＳトランジスタを形成する。前記ＭＯＳトランジスタ
は通常のトランジスタの製造方法により形成される。
含む本発明の第１実施例による半導体装置が示されてい
る。前記半導体装置はＮ型ウェル及びＰ型ウェルが形成
された半導体基板１と、素子領域32を設定するため前記
半導体基板の表面に形成された素子分離膜３を示す。前
記半導体基板１の前記素子領域等２，２にはゲートシリ
コン５が形成され、さらに前記Ｎ型及びＰ型ウェルには
Ｎ型拡散領域７及びＰ型拡散領域６が形成される。前記
Ｎ型拡散領域７及びＰ型の拡散領域６は各々Ｎ型及びＰ
型不純物が前記Ｎ型及びＰ型のウェル注入により形成さ
れる。さらに前記全構造の半導体基板１の上部には第１
層間絶縁膜８が形成される。前記Ｐ型拡散領域６又はＮ
型の拡散領域７は前記ゲートシリコン５と共に一つのＭ
ＯＳトランジスタを形成する。前記ＭＯＳトランジスタ
は通常のトランジスタの製造方法により形成される。
【００１２】さらに前記第１層間絶縁膜８の上部には導
電物質を蒸着し、蒸着された前記導電物質層をパターン
化することにより、遮閉用プレート13が形成される。前
記遮閉用プレート13は前記ＭＯＳトランジスタの占有領
域の上部を覆うことができるようパターン化される。さ
らに前記遮閉用プレート13は金属物質又はポリシリコン
を含み、さらに前記第１層間絶縁膜８により前記ＭＯＳ
トランジスタと電気的に絶縁されている。
電物質を蒸着し、蒸着された前記導電物質層をパターン
化することにより、遮閉用プレート13が形成される。前
記遮閉用プレート13は前記ＭＯＳトランジスタの占有領
域の上部を覆うことができるようパターン化される。さ
らに前記遮閉用プレート13は金属物質又はポリシリコン
を含み、さらに前記第１層間絶縁膜８により前記ＭＯＳ
トランジスタと電気的に絶縁されている。
【００１３】さらに前記半導体装置は前記遮閉用プレー
ト13の上部に順次形成された第２層間絶縁膜14、第１配
線パターン15、第３層間絶縁膜16及び第２配線パターン
17をさらに備える。前記第１配線パターン15は前記第２
層間絶縁膜14、前記遮閉用プレート13及び第１層間絶縁
膜８を貫通して前記Ｐ型拡散領域６及びＮ型拡散領域７
と電気的に接続される。さらに、前記第１配線パターン
15は前記遮閉用プレート13と電気的に絶縁される。ま
た、前記第２配線パターン17の上部には前記パシベーシ
ョン工程により保護膜（図示せず）が形成される。前記
パシベーション工程の際、前記遮閉用プレート13は前記
ＭＯＳトランジスタ側に浸透する水素原子等を遮蔽す
る。また、前記遮閉用プレート13は半導体装置の製造工
程終了後、一定の電位の供給を受けるか又は前記拡散領
域６又は７に接続され、前記パシベーション工程の際帯
電した電荷を除去する。
ト13の上部に順次形成された第２層間絶縁膜14、第１配
線パターン15、第３層間絶縁膜16及び第２配線パターン
17をさらに備える。前記第１配線パターン15は前記第２
層間絶縁膜14、前記遮閉用プレート13及び第１層間絶縁
膜８を貫通して前記Ｐ型拡散領域６及びＮ型拡散領域７
と電気的に接続される。さらに、前記第１配線パターン
15は前記遮閉用プレート13と電気的に絶縁される。ま
た、前記第２配線パターン17の上部には前記パシベーシ
ョン工程により保護膜（図示せず）が形成される。前記
パシベーション工程の際、前記遮閉用プレート13は前記
ＭＯＳトランジスタ側に浸透する水素原子等を遮蔽す
る。また、前記遮閉用プレート13は半導体装置の製造工
程終了後、一定の電位の供給を受けるか又は前記拡散領
域６又は７に接続され、前記パシベーション工程の際帯
電した電荷を除去する。
【００１４】図３にはＳＲＡＭ(Slatic Random Access
Momory) を含む本発明の第２実施例による半導体装置が
示されている。前記半導体装置は周辺回路領域20-1及び
メモリーセル領域20-2に区分された半導体基板20を備え
る。前記半導体基板20にはフィルド酸化膜21及び、ゲー
トシリコン22及び不純物拡散領域23が順次形成される。
さらに前記構造物の上部には第１層間絶縁膜24及び配線
パターン25が順次形成される。前記配線パターン25は前
記第１層間絶縁膜24を貫通し前記不純物拡散領域23に電
気的に接続される。また、前記配線パターン25までの制
作工程は一般的なＳＲＡＭ制作工程を用いる。
Momory) を含む本発明の第２実施例による半導体装置が
示されている。前記半導体装置は周辺回路領域20-1及び
メモリーセル領域20-2に区分された半導体基板20を備え
る。前記半導体基板20にはフィルド酸化膜21及び、ゲー
トシリコン22及び不純物拡散領域23が順次形成される。
さらに前記構造物の上部には第１層間絶縁膜24及び配線
パターン25が順次形成される。前記配線パターン25は前
記第１層間絶縁膜24を貫通し前記不純物拡散領域23に電
気的に接続される。また、前記配線パターン25までの制
作工程は一般的なＳＲＡＭ制作工程を用いる。
【００１５】さらに前記半導体装置は、前記配線パター
ン25及び前記配線パターン25により露出する前記第１層
間絶縁膜24の上部に積層された第２層間絶縁膜26及び遮
閉用プレート27をさらに備える。前記遮閉用プレート27
は前記第２層間絶縁膜26の表面にポリシリコン層又は金
属物質層を形成し、前記ポリシリコン層又は金属物質層
が前記周辺回路領域20-1及び、メモリーセル領域20-2に
区分されるようパターニングする工程により形成され
る。また、前記遮閉用プレート27の上部には酸化膜又は
不純物が含まれた酸化膜（図示せず）が平坦化工程又は
パシベーション工程により形成される。
ン25及び前記配線パターン25により露出する前記第１層
間絶縁膜24の上部に積層された第２層間絶縁膜26及び遮
閉用プレート27をさらに備える。前記遮閉用プレート27
は前記第２層間絶縁膜26の表面にポリシリコン層又は金
属物質層を形成し、前記ポリシリコン層又は金属物質層
が前記周辺回路領域20-1及び、メモリーセル領域20-2に
区分されるようパターニングする工程により形成され
る。また、前記遮閉用プレート27の上部には酸化膜又は
不純物が含まれた酸化膜（図示せず）が平坦化工程又は
パシベーション工程により形成される。
【００１６】前記遮閉用プレート27は、前記酸化膜を形
成するための前記平坦化工程又は前記パシベーション工
程の際、前記ゲートシリコン22、拡散領域23及び配線パ
ターン25側に浸透する水素原子等を遮断する。又、前記
遮閉用プレート27は前記平坦化工程又はパシベーション
工程の後、一定電位の供給を受けるか又は前記拡散領域
６又は７に接続され、前記平坦化工程又はパシベーショ
ン工程の際、前記半導体基板に帯電された電荷を除去す
る。
成するための前記平坦化工程又は前記パシベーション工
程の際、前記ゲートシリコン22、拡散領域23及び配線パ
ターン25側に浸透する水素原子等を遮断する。又、前記
遮閉用プレート27は前記平坦化工程又はパシベーション
工程の後、一定電位の供給を受けるか又は前記拡散領域
６又は７に接続され、前記平坦化工程又はパシベーショ
ン工程の際、前記半導体基板に帯電された電荷を除去す
る。
【００１７】図４はＥＥＰＲＯＭ(Elcctrically Erassb
lo and ProgramabloＲＯＭ）を含む本発明の第３実施例
による半導体装置を示す。前記半導体装置は周辺回路領
域31-1及びメモリーセル領域31-2に区分された半導体基
板31を備える。
lo and ProgramabloＲＯＭ）を含む本発明の第３実施例
による半導体装置を示す。前記半導体装置は周辺回路領
域31-1及びメモリーセル領域31-2に区分された半導体基
板31を備える。
【００１８】前記半導体基板31にはゲートシリコン32及
び不純物拡散領域33が順次形成される。さらに前記ゲー
トシリコン32及び前記半導体基板31の上部には第１絶縁
膜パターン34が形成される。前記第１絶縁膜パターン34
は前記周辺回路領域31-1と前記メモリーセル領域31-2の
一部領域に塗布されている。前記周辺回路領域31-1に位
置した前記第１絶縁膜パターン34の上部には配線パター
ン35及び第２絶縁膜パターン36が形成される。前記配線
パターン35は前記第１絶縁膜パターン34を貫通して前記
不純物拡散領域33に電気的に接続される。さらに前記第
２絶縁膜パターン36は前記周辺回路領域31-1の上部だけ
に存在する反面、前記メモリーセル領域31-2には存在し
ない。
び不純物拡散領域33が順次形成される。さらに前記ゲー
トシリコン32及び前記半導体基板31の上部には第１絶縁
膜パターン34が形成される。前記第１絶縁膜パターン34
は前記周辺回路領域31-1と前記メモリーセル領域31-2の
一部領域に塗布されている。前記周辺回路領域31-1に位
置した前記第１絶縁膜パターン34の上部には配線パター
ン35及び第２絶縁膜パターン36が形成される。前記配線
パターン35は前記第１絶縁膜パターン34を貫通して前記
不純物拡散領域33に電気的に接続される。さらに前記第
２絶縁膜パターン36は前記周辺回路領域31-1の上部だけ
に存在する反面、前記メモリーセル領域31-2には存在し
ない。
【００１９】また、前記半導体装置は遮閉用プレート37
をさらに備える。前記遮閉用プレート37は前記半導体基
板31に形成された全構造物の上部にポリシリコン又は金
属物質層を形成し、さらに前記ポリシリコン層又は前記
金属物質層をパターン化する工程により形成される。そ
して前記遮閉用プレート37は第２絶縁膜パターン36と、
前記メモリーセル領域31-2に位置した第１絶縁膜パター
ン34及び前記第１絶縁膜パターン34により露出した半導
体基板31の表面に部分的に位置する。又、前記遮閉用プ
レート37の上部には酸化膜又は不純物が含まれた酸化膜
（図示せず）が、平坦化工程又はパシベーション工程に
より形成される。
をさらに備える。前記遮閉用プレート37は前記半導体基
板31に形成された全構造物の上部にポリシリコン又は金
属物質層を形成し、さらに前記ポリシリコン層又は前記
金属物質層をパターン化する工程により形成される。そ
して前記遮閉用プレート37は第２絶縁膜パターン36と、
前記メモリーセル領域31-2に位置した第１絶縁膜パター
ン34及び前記第１絶縁膜パターン34により露出した半導
体基板31の表面に部分的に位置する。又、前記遮閉用プ
レート37の上部には酸化膜又は不純物が含まれた酸化膜
（図示せず）が、平坦化工程又はパシベーション工程に
より形成される。
【００２０】前記遮閉用プレート37は前記酸化膜を形成
するための前記平坦化工程、又は前記パシベーション工
程の際、前記ゲートシリコン32、拡散領域33及び配線パ
ターン35側に浸透する水素原子等を遮断する。又、前記
遮閉用プレート37は前記平坦化工程又は前記パシベーシ
ョン工程の後、一定電位の供給を受けるか又は前記拡散
領域33に接続され、前記平坦化工程又は前記パシベーシ
ョン工程の際、前記半導体基板に帯電した電荷を除去す
る。
するための前記平坦化工程、又は前記パシベーション工
程の際、前記ゲートシリコン32、拡散領域33及び配線パ
ターン35側に浸透する水素原子等を遮断する。又、前記
遮閉用プレート37は前記平坦化工程又は前記パシベーシ
ョン工程の後、一定電位の供給を受けるか又は前記拡散
領域33に接続され、前記平坦化工程又は前記パシベーシ
ョン工程の際、前記半導体基板に帯電した電荷を除去す
る。
【００２１】図５はＤＲＡＭを含む本発明の第４実施例
による半導体装置を示す。前記半導体装置は周辺回路領
域41-1及びメモリーセル領域41-2に区分された半導体基
板41を備える。前記半導体基板41には素子分離膜42、ゲ
ートシリコン43及び不純物拡散領域44が順次形成され
る。さらに前記ゲートシリコン43及び前記半導体基板41
の上部には第１層間絶縁膜45が形成される。前記ゲート
シリコン43及び不純物拡散領域44はＭＯＳトランジスタ
を構成するもので、通常のＭＯＳトランジスタの製造法
により形成される。さらに前記素子分離膜42、ゲートシ
リコン43及び不純物拡散領域44は前記半導体基板１の表
面にＮ型及びＰ型のウェルが形成された後に形成され
る。
による半導体装置を示す。前記半導体装置は周辺回路領
域41-1及びメモリーセル領域41-2に区分された半導体基
板41を備える。前記半導体基板41には素子分離膜42、ゲ
ートシリコン43及び不純物拡散領域44が順次形成され
る。さらに前記ゲートシリコン43及び前記半導体基板41
の上部には第１層間絶縁膜45が形成される。前記ゲート
シリコン43及び不純物拡散領域44はＭＯＳトランジスタ
を構成するもので、通常のＭＯＳトランジスタの製造法
により形成される。さらに前記素子分離膜42、ゲートシ
リコン43及び不純物拡散領域44は前記半導体基板１の表
面にＮ型及びＰ型のウェルが形成された後に形成され
る。
【００２２】さらに前記第１層間絶縁膜45の上部には第
１配線パターン46及び第２配線パターン47が形成され
る。前記第１配線パターン46は前記周辺回路領域41-1に
形成されたＭＯＳトランジスタ等を電気的に接続させる
ため前記周辺回路領域41-1に分布される。さらに前記第
１配線パターン46は前記第１層間絶縁膜45を貫通して前
記不純物拡散領域44に電気的に接続されている。一方、
第２配線パターン47はメモリーセル領域41-2に形成され
たＭＯＳトランジスタ等を電気的に接続するため、前記
第１層間絶縁膜45を貫通して前記不純物拡散領域44に電
気的に接続される。また、前記第１配線パターン46の上
部及び前記第１配線パターン46により露出した、前記周
辺回路領域41-1内の第１層間絶縁膜46の上部には第２層
間絶縁膜48が形成される。
１配線パターン46及び第２配線パターン47が形成され
る。前記第１配線パターン46は前記周辺回路領域41-1に
形成されたＭＯＳトランジスタ等を電気的に接続させる
ため前記周辺回路領域41-1に分布される。さらに前記第
１配線パターン46は前記第１層間絶縁膜45を貫通して前
記不純物拡散領域44に電気的に接続されている。一方、
第２配線パターン47はメモリーセル領域41-2に形成され
たＭＯＳトランジスタ等を電気的に接続するため、前記
第１層間絶縁膜45を貫通して前記不純物拡散領域44に電
気的に接続される。また、前記第１配線パターン46の上
部及び前記第１配線パターン46により露出した、前記周
辺回路領域41-1内の第１層間絶縁膜46の上部には第２層
間絶縁膜48が形成される。
【００２３】前記半導体装置は前記第２層間絶縁膜48の
上部に形成された第１遮閉用プレート49と、さらに前記
第２配線パターン47及び前記第２配線パターン47により
露出する前記メモリーセル領域41-2内の第１層間絶縁膜
45の上部に形成された第２遮閉用プレート50をさらに備
える。さらに前記第１及び第２遮閉用プレート49，50の
上部には、平坦化工程又はパシベーション工程により酸
化膜（図示せず）又は不純物が含まれた酸化膜（図示せ
ず）が形成される。
上部に形成された第１遮閉用プレート49と、さらに前記
第２配線パターン47及び前記第２配線パターン47により
露出する前記メモリーセル領域41-2内の第１層間絶縁膜
45の上部に形成された第２遮閉用プレート50をさらに備
える。さらに前記第１及び第２遮閉用プレート49，50の
上部には、平坦化工程又はパシベーション工程により酸
化膜（図示せず）又は不純物が含まれた酸化膜（図示せ
ず）が形成される。
【００２４】前記第１及び第２遮閉用プレート49，50
は、前記酸化膜を形成するための平坦化工程又はパシベ
ーション工程の際、前記ゲートシリコン43、拡散領域41
及び配線パターン46，47側に浸透する水素原子等を遮断
する。また、前記第１遮閉用プレート49は前記平坦化工
程又は前記パシベーション工程の後、一定電位の供給を
受けるか又は前記拡散領域33に接続され、前記平坦化工
程又は前記パシベーション工程の際、半導体基板に帯電
した電荷を除去する。一方、前記第２遮閉用プレート50
は前記第２配線パターン47と電気的に接続し、前記キャ
パシタ電極の機能の遂行と、併せて前記平坦化工程又は
前記パシベーション工程の際、前記半導体基板に帯電し
た電荷を除去する機能を行う。このため、前記第１及び
第２遮閉用プレート49，50はポリシリコン又は金属物質
により形成される。
は、前記酸化膜を形成するための平坦化工程又はパシベ
ーション工程の際、前記ゲートシリコン43、拡散領域41
及び配線パターン46，47側に浸透する水素原子等を遮断
する。また、前記第１遮閉用プレート49は前記平坦化工
程又は前記パシベーション工程の後、一定電位の供給を
受けるか又は前記拡散領域33に接続され、前記平坦化工
程又は前記パシベーション工程の際、半導体基板に帯電
した電荷を除去する。一方、前記第２遮閉用プレート50
は前記第２配線パターン47と電気的に接続し、前記キャ
パシタ電極の機能の遂行と、併せて前記平坦化工程又は
前記パシベーション工程の際、前記半導体基板に帯電し
た電荷を除去する機能を行う。このため、前記第１及び
第２遮閉用プレート49，50はポリシリコン又は金属物質
により形成される。
【００２５】図２乃至図５で説明された第１乃至第４実
施例は、ＭＯＳトランジスタ及び回路素子の例を挙げた
が、通常の知識を有する前記ＭＯＳトランジスタたけで
なく、抵抗及びキャパシタを含む場合にも本発明が適用
されることは、当然であり通常の知識を有する者ならば
だれでも分かるものである。
施例は、ＭＯＳトランジスタ及び回路素子の例を挙げた
が、通常の知識を有する前記ＭＯＳトランジスタたけで
なく、抵抗及びキャパシタを含む場合にも本発明が適用
されることは、当然であり通常の知識を有する者ならば
だれでも分かるものである。
【００２６】また、図２及び図５に示された遮閉用プレ
ートの下部又は上部には、窒化膜がさらに形成される。
前記窒化膜は湿気が回路素子側に浸透するのを防止す
る。さらに前記窒化膜は60乃至500 Åの厚さを有し、さ
らに蒸着方法により形成される。
ートの下部又は上部には、窒化膜がさらに形成される。
前記窒化膜は湿気が回路素子側に浸透するのを防止す
る。さらに前記窒化膜は60乃至500 Åの厚さを有し、さ
らに蒸着方法により形成される。
【００２７】また、図２乃至図５に示された前記遮閉用
プレート部又は上部に、多数のデングリングバンドを有
する酸化膜をさらに形成することができる。前記デング
リングバンドを有する酸化膜は、回路素子側に浸透する
水素原子等を効率的に捕獲する機能を行う。結果的に、
前記デングリングバンドを有する酸化膜は、前記水素原
子の浸透を効率的に防止するため前記遮閉用プレートの
機能を補強することになる。
プレート部又は上部に、多数のデングリングバンドを有
する酸化膜をさらに形成することができる。前記デング
リングバンドを有する酸化膜は、回路素子側に浸透する
水素原子等を効率的に捕獲する機能を行う。結果的に、
前記デングリングバンドを有する酸化膜は、前記水素原
子の浸透を効率的に防止するため前記遮閉用プレートの
機能を補強することになる。
【００２８】
【発明の効果】前述の如く、本発明は半導体回路素子の
上部に遮閉用プレートを形成し、平坦化工程又はパシベ
ーション工程の幅、回路素子側に浸透する水素原子等を
遮断しさらに平坦化工程又はパシベーション工程中に帯
電した電荷を除去することができる。このため、本発明
は半導体基板に形成された回路素子の電気的特性が安定
的に維持することができ、半導体装置の信頼性を向上さ
せることができる。
上部に遮閉用プレートを形成し、平坦化工程又はパシベ
ーション工程の幅、回路素子側に浸透する水素原子等を
遮断しさらに平坦化工程又はパシベーション工程中に帯
電した電荷を除去することができる。このため、本発明
は半導体基板に形成された回路素子の電気的特性が安定
的に維持することができ、半導体装置の信頼性を向上さ
せることができる。
【００２９】さらに本発明は、遮閉用プレートと共に窒
化膜を形成し回路素子側に湿気の浸透を防止することが
できる。前記湿気浸透を防止することにより、本発明は
回路素子の短絡現象及び誤動作を防止することができ、
又半導体装置の信頼性を一層向上させることができる。
化膜を形成し回路素子側に湿気の浸透を防止することが
できる。前記湿気浸透を防止することにより、本発明は
回路素子の短絡現象及び誤動作を防止することができ、
又半導体装置の信頼性を一層向上させることができる。
【図１】図１はＣＭＯＳトランジスタを含む従来の半導
体装置の断面図である。
体装置の断面図である。
【図２】図２はＣＭＯＳトランジスタを含む本発明の第
１実施例による半導体装置の断面図である。
１実施例による半導体装置の断面図である。
【図３】図３はＳＴＡＭを含む本発明の第２実施例によ
る半導体装置の断面図である。
る半導体装置の断面図である。
【図４】図４はＥＥＰＲＯＭを含む本発明の第３実施例
による半導体装置の断面図である。
による半導体装置の断面図である。
【図５】図５はＤＲＡＭを含む本発明の第４実施例によ
る半導体装置の断面図である。
る半導体装置の断面図である。
１ 半導体基板 ２ 素子領域 ３ 素子分離膜 ４ ゲート領域 ５ ゲートシリコン ６ Ｐ型拡散領域 ７ Ｎ型拡散領域 ８ 第１層間絶縁膜 ９ 配線パターン １３ 遮閉用プレート １４ 第２層間絶縁膜 １５ 第１配線パターン １６ 第３層間絶縁膜 １７ 第２配線パターン ２０ 半導体基板 ２０−１ 周辺回路領域 ２０−２ メモリーセル領域 ２１ フィルド酸化膜 ２２ ゲートシリコン ２３ 不純物拡散領域 ２４ 第１層間絶縁膜 ２５ 配線パターン ２６ 第２層間絶縁膜 ２７ 遮閉用プレート ３１ 半導体基板 ３１−１ 周辺回路領域 ３１−２ メモリーセル ３２ ゲートシリコン ３３ 不純物拡散領域 ３４ 第１絶縁膜パターン ３５ 配線パターン ３６ 第２絶縁膜パターン ３７ 遮閉用プレート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (19)
- 【請求項１】 半導体基板の表面に形成した少なくとも
一つ以上の回路素子と、前記回路素子等の表面を保護す
るため前記回路素子の上部に形成した保護膜と、 前記保護膜及び前記回路素子の間に形成され、前記保護
膜形成による水素の浸透及び帯電現象を防止する遮閉用
プレートとを備えたことを特徴とする半導体装置。 - 【請求項２】 前記遮閉用プレートが導電物質により形
成されたことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記遮閉用プレートがポリシリコンを含
むことを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記遮閉用プレートが金属物質を含むこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項５】 前記保護膜の下の方に形成され前記回路
素子側に湿気が浸透しないようにする窒化膜を、さらに
備えたことを特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記窒化膜が前記回路素子及び前記遮閉
用プレートの間に位置したことを特徴とする請求項５記
載の半導体装置。 - 【請求項７】 前記回路素子側に浸透する水素原子を効
率的に防止するため、前記保護膜の下部に形成されデン
グリングバンドを有する酸化膜をさらに備えたことを特
徴とする請求項１記載の半導体装置。 - 【請求項８】 半導体基板を提供する過程と、 前記半導体基板の上部に回路素子を形成する段階と、 前記回路素子の上部に層間絶縁膜を形成する過程と、 前記回路素子の電気的特性の変化を防止するため前記層
間絶縁膜の上部に遮閉用プレートを形成する過程と、 前記遮閉用プレートの上部に保護膜を形成する過程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項９】 前記遮閉用プレートが導電物質により形
成されたことを特徴とする請求項８記載の半導体装置の
製造方法。 - 【請求項１０】 前記導電物質がポリシリコンを含むこ
とを特徴とする請求項９記載の半導体装置の製造方法。 - 【請求項１１】 前記導電物質が金属物質を含むことを
特徴とする請求項９記載の半導体装置の製造方法。 - 【請求項１２】 前記回路素子側に浸透する湿気を防止
するため、前記保護膜の形成以前に窒化膜を形成する過
程をさらに備えたことを特徴とする請求項８記載の半導
体装置の製造方法。 - 【請求項１３】 半導体基板に素子分離膜を形成し、ソ
ース／ドレイン、ゲートシリコンで成るトランジスタを
製造し、その上部に絶縁層と予定された導電層にコンタ
クトされた内部連結配線を形成する半導体装置の製造方
法において、平坦化工程又はパシベーション工程により
下部に形成されたトランジスタの特性や、導電層の抵抗
特性が変化しないようトランジスタ上層部に予定された
部分の全面に亘り、遮閉用プレートを形成することを特
徴とする半導体装置の製造方法。 - 【請求項１４】 前記遮閉用プレートはポリシリコン
層、又は金属層に形成することを特徴とする遮閉用プレ
ートを有する請求項13記載の半導体装置の製造方法。 - 【請求項１５】 前記遮閉用プレートに一定な電位の印
加又は、接地されることを特徴とする請求項13記載の半
導体装置の製造方法。 - 【請求項１６】 前記遮閉用プレートの形成工程の以前
又は以後に、デングリングボンドが多い酸化膜を形成す
る過程をさらに備えたことを特徴とする請求項13記載の
半導体装置の製造方法。 - 【請求項１７】 湿気の浸透を防止するため前記遮閉用
プレートの形成工程の以前又は以後に、窒化膜を形成す
る過程をさらに備えたことを特徴とする請求項13記載の
半導体装置の製造方法。 - 【請求項１８】 周辺回路領域及びメモリーセル領域に
区分された半導体基板を提供する過程と、 平坦化工程又はバシベーション工程により前記周辺回路
領域内の周辺回路素子及び、メモリーセル領域内のメモ
リーセル等の電気的特性が変化しないよう、周辺回路素
子及びメモリーセルの上部に遮閉用プレートを全面に亘
り形成する過程とを備えたことを特徴とする半導体メモ
リー装置の製造方法。 - 【請求項１９】 前記遮閉用プレートは前記メモリーセ
ルと電気的に接続されキャパシタの貯蔵電極に用いられ
ることを特徴とする請求項18記載の半導体メモリー装置
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014019A KR960015322B1 (ko) | 1993-07-23 | 1993-07-23 | 차폐용 플레이트를 갖는 반도체소자 제조방법 |
| KR93-14019 | 1993-07-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153921A true JPH07153921A (ja) | 1995-06-16 |
Family
ID=19359897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6172627A Pending JPH07153921A (ja) | 1993-07-23 | 1994-07-25 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH07153921A (ja) |
| KR (1) | KR960015322B1 (ja) |
| DE (1) | DE4426121B4 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570203B2 (en) | 2000-09-18 | 2003-05-27 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US7422932B2 (en) | 2002-05-09 | 2008-09-09 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US7629672B2 (en) | 2005-12-06 | 2009-12-08 | Toyota Jidosha Kabushiki Kaisha | Semiconductor devices and manufacturing method thereof |
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