JPS6344755A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6344755A JPS6344755A JP62198093A JP19809387A JPS6344755A JP S6344755 A JPS6344755 A JP S6344755A JP 62198093 A JP62198093 A JP 62198093A JP 19809387 A JP19809387 A JP 19809387A JP S6344755 A JPS6344755 A JP S6344755A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体集積回路装置（ＩＣ）に関し、特に、
複数の回路素子を１つの基板上に多層的に集積化したメ
モリセル構造に関する。
複数の回路素子を１つの基板上に多層的に集積化したメ
モリセル構造に関する。
一般に、モノリシック半導体集積回路装置（モノリシッ
クＩＣ）は、単結晶半導体基板上に多数の回路素子を単
層的、すなわち平面的に形成した後、それら素子間を単
層ないし多層の配線層で相互接続することによって構成
され１Ｘ、・るが、これには回路素子配置が単層的であ
ることから当然に集積度が低（制限されやすい欠点があ
る。
クＩＣ）は、単結晶半導体基板上に多数の回路素子を単
層的、すなわち平面的に形成した後、それら素子間を単
層ないし多層の配線層で相互接続することによって構成
され１Ｘ、・るが、これには回路素子配置が単層的であ
ることから当然に集積度が低（制限されやすい欠点があ
る。
本発明の目的は、集積度を大幅に向上させた新規なメモ
リセルな有する半導体集積回路装置を提供することにあ
る。
リセルな有する半導体集積回路装置を提供することにあ
る。
本発明によれば、シリコン半導体基板上に情報転送用絶
縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）と情報
蓄積用キャパシタとを直列接続したメモリセルを具備す
る半導体集積回路装置において、前記情報蓄積用キャパ
シタは基準電位点に接続される前記半導体基板内の半導
体領域と、該半導体領域上に薄いシリコン酸化膜を介し
て形成された第１のシリコン膜と、該第１のシリコン膜
上に薄いシリコン酸化膜を介して形成されり第２．−、
− のシリコン膜とを具備し、前記キャハシタ第１のシリコ
ン膜が前記情報転送用絶縁ゲート型電界効果トランジス
タのソースとして動作する半導体領域て接続され、前記
キャパシタの第２のシリコン膜が前記キャパシタの半導
体領域とともに前記基準電位点に接続されて成ることを
特徴とする。
縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）と情報
蓄積用キャパシタとを直列接続したメモリセルを具備す
る半導体集積回路装置において、前記情報蓄積用キャパ
シタは基準電位点に接続される前記半導体基板内の半導
体領域と、該半導体領域上に薄いシリコン酸化膜を介し
て形成された第１のシリコン膜と、該第１のシリコン膜
上に薄いシリコン酸化膜を介して形成されり第２．−、
− のシリコン膜とを具備し、前記キャハシタ第１のシリコ
ン膜が前記情報転送用絶縁ゲート型電界効果トランジス
タのソースとして動作する半導体領域て接続され、前記
キャパシタの第２のシリコン膜が前記キャパシタの半導
体領域とともに前記基準電位点に接続されて成ることを
特徴とする。
以下、図面を参照して本発明を説明する。
第１図乃至第６図は、本発明の実施例によるメモリセル
を有する集積回路装置の製造過程を示すもので、各々の
図に対応する工程第１図乃至第６図は次の通りである。
を有する集積回路装置の製造過程を示すもので、各々の
図に対応する工程第１図乃至第６図は次の通りである。
なお、この一連の工程第１図乃至第６図で製作されるメ
モリセルは、情報転送用ＩＧＦＥＴのソースに情報蓄積
用キャパシタを接続した等価回路になるものである。
モリセルは、情報転送用ＩＧＦＥＴのソースに情報蓄積
用キャパシタを接続した等価回路になるものである。
（ａ） 第１図に示すよ５に、Ｐ型単結晶Ｓｉ基板５
０を用意し、その表面を酸化してフィールドＳ ｉＯ，
膜５１を形成する。
０を用意し、その表面を酸化してフィールドＳ ｉＯ，
膜５１を形成する。
（ｂ） 第２図に示すように、ＳｉＱ、膜５１に所望
のキャパシタ形成パターンに対応した開口部５１ａをホ
トエツチングで形成した後、その開口部５１３を介して
選択的に基板表面にＮ型決定不純物を拡散してキャパシ
タ電極用のＮ＋型領領域５２形成し、これと同時又はし
かる後にその表面を酸化してキャパシタ誘電体用のうす
いＳｉｎ、膜５３を形成する。こ。こで、別法としては
、開口部５１ａ内に先にＳｉｎ、膜５３を形成し、しか
る後Ｓ ｉ Ｑ ｔ １５￥５３を介してイオン打込入
を行なうことてよりＮ＋型領領域５２形成してもよい。
のキャパシタ形成パターンに対応した開口部５１ａをホ
トエツチングで形成した後、その開口部５１３を介して
選択的に基板表面にＮ型決定不純物を拡散してキャパシ
タ電極用のＮ＋型領領域５２形成し、これと同時又はし
かる後にその表面を酸化してキャパシタ誘電体用のうす
いＳｉｎ、膜５３を形成する。こ。こで、別法としては
、開口部５１ａ内に先にＳｉｎ、膜５３を形成し、しか
る後Ｓ ｉ Ｑ ｔ １５￥５３を介してイオン打込入
を行なうことてよりＮ＋型領領域５２形成してもよい。
（ｃ） 第３図に示すように、Ｓｉｎ、膜０１． ＋
５３上にＰ型巣結晶Ｓｉ膜５４を形成する。Ｓｉ膜５
４の形成方法は、まず、ＣＶＤ法てより多結晶Ｓｉを形
成するか、または蒸着法によりアモルファスＳｉを形成
する。次に、多結晶状又はアモルファス状のＳｉ膜をレ
ーザー元、元ビーム等のエネルギービームで照射加熱し
ながら走査（レーザー元の場合はレーザーアニール）し
て単結晶Ｓｉ膜５４に変換する。なお、単結晶Ｓｉ膜５
４は単結晶化の前又は後に適当なＰ型決定不純物をドー
プすることによりＰ滉化される。
５３上にＰ型巣結晶Ｓｉ膜５４を形成する。Ｓｉ膜５
４の形成方法は、まず、ＣＶＤ法てより多結晶Ｓｉを形
成するか、または蒸着法によりアモルファスＳｉを形成
する。次に、多結晶状又はアモルファス状のＳｉ膜をレ
ーザー元、元ビーム等のエネルギービームで照射加熱し
ながら走査（レーザー元の場合はレーザーアニール）し
て単結晶Ｓｉ膜５４に変換する。なお、単結晶Ｓｉ膜５
４は単結晶化の前又は後に適当なＰ型決定不純物をドー
プすることによりＰ滉化される。
（ｄ） 第４図に示すように、５ｉＯ１膜５１上にお
いて単結晶Ｓｉ膜５４に情報転送用ＩＧＦＥＴＦ。
いて単結晶Ｓｉ膜５４に情報転送用ＩＧＦＥＴＦ。
を形成する。その製法を述べろと、ゲート絶縁剤Ｓｉｎ
、膜５５を熱生成した後その上に多結晶Ｓｉを被着し且
つパターニングしてゲート電極層５６を形成し、このゲ
ート電極層５６をマスクとするいわゆる自己整合方式の
拡散又はイオン打込処理によりＮ＋型のソース領域５４
Ｂ及びドレイン領域５４Ａを形成し、同時にゲート電極
層５６をＮ＋型化（低抵抗化）する。
、膜５５を熱生成した後その上に多結晶Ｓｉを被着し且
つパターニングしてゲート電極層５６を形成し、このゲ
ート電極層５６をマスクとするいわゆる自己整合方式の
拡散又はイオン打込処理によりＮ＋型のソース領域５４
Ｂ及びドレイン領域５４Ａを形成し、同時にゲート電極
層５６をＮ＋型化（低抵抗化）する。
（ｅ） 第５図に示すように、ＩＧＦＥＴＦ、のドレ
イン領域５４Ａ、ソース領域５４Ｂ及びゲート電極５６
の表面に酸化処理によりキャパシタ誘電体用のうすいＳ
ｉｎ、膜５７を形成した後、その上にＣＶＤ法により多
結晶Ｓｉ膜を被着し、このＳｉ膜にＮ＋＋決定不純物を
ドープしてこれをＮ＋型化する。そして、所定のキャパ
シタ形成パターンにしたがってＮ＋型多結晶Ｓｉ膜をパ
ターニングしてキャパシタ電極用の多結晶Ｓｉ膜５８を
形成する。このパターニングの後、多結晶Ｓｉ膜５８を
マスクとしてＳｉｎ、膜５７を選択エッチし、工ＧＦ
Ｅ Ｔ Ｆ、のゲート及びドレイン部を露呈させる。
イン領域５４Ａ、ソース領域５４Ｂ及びゲート電極５６
の表面に酸化処理によりキャパシタ誘電体用のうすいＳ
ｉｎ、膜５７を形成した後、その上にＣＶＤ法により多
結晶Ｓｉ膜を被着し、このＳｉ膜にＮ＋＋決定不純物を
ドープしてこれをＮ＋型化する。そして、所定のキャパ
シタ形成パターンにしたがってＮ＋型多結晶Ｓｉ膜をパ
ターニングしてキャパシタ電極用の多結晶Ｓｉ膜５８を
形成する。このパターニングの後、多結晶Ｓｉ膜５８を
マスクとしてＳｉｎ、膜５７を選択エッチし、工ＧＦ
Ｅ Ｔ Ｆ、のゲート及びドレイン部を露呈させる。
げ）第６図に示すように、ＣＶＤ法によりＩＧＦＥＴＦ
ｏの露呈部及び多結晶Ｓｉ膜５８の上にＰＳＧ（リン・
シリケート・ガラス）膜５９を被着した後、ＰＳＧ膜５
９に所要のコンタクト孔を形成し、各コンタクト孔に対
応したＡＩ等の金Ｋからなる電極層６０を形成する。こ
こで、Ｎ＋型領領域５２多結晶Ｓｉ膜５８とは相互接続
され且つ動作時には基準電位点に接続されろものである
。
ｏの露呈部及び多結晶Ｓｉ膜５８の上にＰＳＧ（リン・
シリケート・ガラス）膜５９を被着した後、ＰＳＧ膜５
９に所要のコンタクト孔を形成し、各コンタクト孔に対
応したＡＩ等の金Ｋからなる電極層６０を形成する。こ
こで、Ｎ＋型領領域５２多結晶Ｓｉ膜５８とは相互接続
され且つ動作時には基準電位点に接続されろものである
。
このため、ＩＧＦＥＴのＮ＋＋ソース領域と基準電位点
との間には、ＳｉＯ＊膜５３を誘電体とする第１の情報
蓄積用キャパシタＣａと５ｉｎｔ膜５７を誘電体とする
第２の情報蓄積用キャパシタＣｂとが並列に入ることに
なり、全体としての情報蓄積容量はキャパシタＣａ及び
ｃｂの容量の和になる。従って、従来の同種のメモリセ
ルに比較すると、それとほぼ同一面積におい−Ｃ情報蓄
積容量を２倍以上に増大させることが可能になり、この
ことは実質的な集積度の向上を意味する。
との間には、ＳｉＯ＊膜５３を誘電体とする第１の情報
蓄積用キャパシタＣａと５ｉｎｔ膜５７を誘電体とする
第２の情報蓄積用キャパシタＣｂとが並列に入ることに
なり、全体としての情報蓄積容量はキャパシタＣａ及び
ｃｂの容量の和になる。従って、従来の同種のメモリセ
ルに比較すると、それとほぼ同一面積におい−Ｃ情報蓄
積容量を２倍以上に増大させることが可能になり、この
ことは実質的な集積度の向上を意味する。
また１本発明によるメモリセル構造は、情報転送用ＩＧ
ＦＥＴのソースに接続されるキャパシタの記憶ノードと
なるＳｉ膜５４Ｂが半導体箔版５０から絶縁膜５１ ＋
５２で電気的に分離され、半導体領域５２が基準電位
点に接続されるキャパシタプレートとなっているので、
α線によるソフトエラーの発生を少なくすることができ
る。さらに、記憶ノードとなるＳｉ膜５４Ｂは基準電位
点に電気的接続されるＳｉ膜５８によって覆われるので
、外部からのノイズの影響によるソフトエラーの発生も
防止できる。
ＦＥＴのソースに接続されるキャパシタの記憶ノードと
なるＳｉ膜５４Ｂが半導体箔版５０から絶縁膜５１ ＋
５２で電気的に分離され、半導体領域５２が基準電位
点に接続されるキャパシタプレートとなっているので、
α線によるソフトエラーの発生を少なくすることができ
る。さらに、記憶ノードとなるＳｉ膜５４Ｂは基準電位
点に電気的接続されるＳｉ膜５８によって覆われるので
、外部からのノイズの影響によるソフトエラーの発生も
防止できる。
以上のように、本発明によれば、集積度を大幅ンこ向上
させることができ、Ｉｃ、ＬＳＩ４Ｊ”の一層の小型化
が可能になるものである。
させることができ、Ｉｃ、ＬＳＩ４Ｊ”の一層の小型化
が可能になるものである。
第１図乃至第６図は、本発明の一実施例によるＩＣの製
造工程を示す基板断面図である。 ５０・・・単結晶Ｓｉ基板、５４・・・単結晶Ｓｉ膜、
５１．５３・・・Ｓｉｎ！膜、Ｆｏ・・・情報転送用Ｉ
ＧＦＥＴ、Ｃａ、Ｃｂ・・・情報蓄積用キャパシタ。 ・□・・□・＼ 代理人 弁理士 小 川 勝 男 □ ・）第
１ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ６ 図
造工程を示す基板断面図である。 ５０・・・単結晶Ｓｉ基板、５４・・・単結晶Ｓｉ膜、
５１．５３・・・Ｓｉｎ！膜、Ｆｏ・・・情報転送用Ｉ
ＧＦＥＴ、Ｃａ、Ｃｂ・・・情報蓄積用キャパシタ。 ・□・・□・＼ 代理人 弁理士 小 川 勝 男 □ ・）第
１ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ６ 図
Claims (1)
- １、シリコン半導体基板上に情報転送用絶縁ゲート型電
界効果トランジスタと情報蓄積用キャパシタとを直列接
続したメモリセルを具備する半導体集積回路装置におい
て、前記情報蓄積用キャパシタは基準電位点に接続され
る前記半導体基板内の半導体領域と、該半導体領域上に
薄いシリコン酸化膜を介して形成された第１のシリコン
膜と、該第１のシリコン膜上に薄いシリコン酸化膜を介
して形成された第２のシリコン膜とを具備し、前記キャ
パシタの第１のシリコン膜が前記情報転送用絶縁ゲート
型電界効果トランジスタのソースとして動作する半導体
領域に接続され、前記キャパシタの第２のシリコン膜が
前記キャパシタの半導体領域とともに前記基準電位点に
接続されて成ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62198093A JPS6344755A (ja) | 1987-08-10 | 1987-08-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62198093A JPS6344755A (ja) | 1987-08-10 | 1987-08-10 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15980A Division JPS56111238A (en) | 1980-01-07 | 1980-01-07 | Semiconductor ic device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6344755A true JPS6344755A (ja) | 1988-02-25 |
Family
ID=16385382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62198093A Pending JPS6344755A (ja) | 1987-08-10 | 1987-08-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6344755A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347151A (en) * | 1990-12-06 | 1994-09-13 | Mitsubishi Denki Kabushiki Kaisha | DRAM with memory cells having access transistor formed on solid phase epitaxial single crystalline layer and manufacturing method thereof |
| JPH07153921A (ja) * | 1993-07-23 | 1995-06-16 | Hyundai Electron Ind Co Ltd | 半導体装置及びその製造方法 |
| US6072208A (en) * | 1990-12-17 | 2000-06-06 | Sony Corporation | Dynamic random access memory fabricated with SOI substrate |
| WO2007052463A1 (ja) * | 2005-11-04 | 2007-05-10 | Ryobi Ltd. | 切断機 |
Citations (5)
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| JPS5195742A (ja) * | 1975-02-20 | 1976-08-21 | ||
| JPS5350985A (en) * | 1976-10-20 | 1978-05-09 | Fujitsu Ltd | Semiconductor memory device |
| JPS5417681A (en) * | 1977-07-08 | 1979-02-09 | Fujitsu Ltd | Manufacture of semiconductor memory device |
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| JPS5519820A (en) * | 1978-07-27 | 1980-02-12 | Nec Corp | Semiconductor device |
-
1987
- 1987-08-10 JP JP62198093A patent/JPS6344755A/ja active Pending
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