KR100275938B1 - 캐패시터형성방법 - Google Patents

캐패시터형성방법 Download PDF

Info

Publication number
KR100275938B1
KR100275938B1 KR1019970065129A KR19970065129A KR100275938B1 KR 100275938 B1 KR100275938 B1 KR 100275938B1 KR 1019970065129 A KR1019970065129 A KR 1019970065129A KR 19970065129 A KR19970065129 A KR 19970065129A KR 100275938 B1 KR100275938 B1 KR 100275938B1
Authority
KR
South Korea
Prior art keywords
lower electrode
hsg
forming
amorphous silicon
silicon layer
Prior art date
Application number
KR1019970065129A
Other languages
English (en)
Other versions
KR19990046949A (ko
Inventor
강태웅
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970065129A priority Critical patent/KR100275938B1/ko
Publication of KR19990046949A publication Critical patent/KR19990046949A/ko
Application granted granted Critical
Publication of KR100275938B1 publication Critical patent/KR100275938B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 캐패시터의 하부전극에 HSG 형성시에 발생되는 공핍효과를 감소시키어 축전용량을 증가시키기에 적당한 캐패시터 형성방법에 관한 것으로, 불순물영역이 형성된 반도체기판 상에 불순물영역을 노출시키는 접촉구를 갖도록 층간절연층을 형성하는 공정과, 층간절연층 상에 접촉구를 채워 불순물영역과 접촉되도록 저농도로 도핑된 비정질실리콘층을 형성하는 공정과, 비정질실리콘층을 결정화하여 표면에 다 수개의 HSG(Hemispherical Silicon Glass)가 형성된 하부전극을 형성하는 공정과, 하부전극 상에 HSG 및 그 하부의 실리콘이 일부 식각되면서 텅스텐실리사이드를 형성하는 공정을 구비한 것이 특징으로 한다.
따라서, 본 발명에서는 HSG 가 형성된 실리콘 하부전극 상에 실리콘 식각과 동시에 텅스텐실리사이드를 형성시키어 하부전극 상에 형성되는 공핍영역이 상대적으로 감소되어 공핍효과를 줄일 수 있을 뿐만 아니라, 캐패시터의 축전용량을 증가시킬 수 있는 있점이 있다.

Description

캐패시터 형성방법{Method of fabricating capacitor}
본 발명은 캐패시터 형성방법에 관한 것으로, 특히, 캐패시터의 하부전극에 HSG(HemiSphere Grain) 형성시에 발생되는 공핍현상을 감소 및 축전용량을 증가시키기에 적당한 캐패시터 형성방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 메모리 셀에 있어서도 캐패시터가 일정한 축전용량을 갖도록 축전용량을 증가시키기 위한 많은 연구가 진행되고 있다.
이러한 결과로 축전용량을 증가시키기 위해서 캐패시터의 유전막의 유전율을 증대시키거나 축전전극의 구조를 적층(stack)하거나 또는 트렌치(trench)를 이용하여 3차원 구조로 형성하여 축전전극의 표면적을 개선하는 연구가 진행된다.
그리고 상기 3차원 구조를 갖는 캐패시터 중 적층 구조를 갖는 것은 제조공정이 용이하고 대량 생산성에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파입자에 의한 전하 정보 혼란에 대하여 면역성을 가질 수 있으므로 유리하다.
이러한 적층 구조 캐패시터는 스토리지전극의 형태에 따라 2중 적층구조, 핀(fin)구조 또는 크라운(crown)구조 등으로 구별된다.
도 1a 내지 도 1e 는 종래기술에 따른 적층구조의 캐패시터 형성을 위한 제조공정도이다.
도면에 도시되지는 않았지만, 반도체기판 상에 소자의 활성영역과 필드영역을 한정하는 필드산화층을 형성한 후, 반도체기판의 소자영역 상에 게이트산화층을 개재시키어 게이트전극을 형성하고, 이 게이트전극 양측의 활성영역에 소오스/드레인영역으로 이용되는 불순물 확산영역을 형성함으로써 트랜지스터(transistor)를 형성한다.
도 1a 와 같이, 상술한 트랜지스터가 형성된 반도체기판(도면에 도시되지 않음)의 전표면에 화학기상증착(Chemical Vapor Deposition : 이하, CVD 라 칭함)방법으로 산화실리콘을 증착하여 층간절연층(100)을 형성한 후, 이 층간절연층(100)에 불순물영역을 노출시키는 접촉구(H1)를 형성한다. 그리고 층간절연층(100) 상에 접촉구(H1)와 대응되는 부위에 잔류되도록 패터닝된 비정질실리콘층(102) 및 절연층(104)을 순차적으로 형성한다.
그리고 층간절연층(100) 상에 비정질실리콘층(102) 및 절연층(104)를 덮도록 비정질실리콘을 증착한 후, 에치백하여 측벽 형상의 실리콘층(106)을 형성한다.
상기의 비정질실리콘층(102) 및 측벽 형상의 실리콘층(106)은 n 형의 불순물이 저농도로 도핑되어 있다.
도 1b 와 같이, 습식식각 방법으로 절연층(104)을 제거하여 하부전극(108)을 형성한다.
도 1c 와 같이, 실리콘인 하부전극(108)을 진공에서 어닐링처리하여 그 표면에 HSG(110)를 형성한다. HSG 가 형성은 먼저, 가해진 열에 의해 비정질실리콘이 용융상태로 되면서 최초에 생긴 작은 결정핵이 시드가 되고, 이 시드가 점차로 성장해 결정이 되면서 실리콘원자의 표면이동이 일어난다. 이 후에 고화되면서 표면에 반구형의 입자인 HSG(110)가 형성된다. 따라서, 표면에 반구형의 입자인 HSG 가 형성됨에 따라, 하부전극의 표면적이 증가되어 캐패시터의 축전용량이 증가된다. 이 때, 하부전극 형성용 비정질실리콘층(102) 및 측벽형상의 실리콘층(106)의 도핑농도가 높은 경우에는 반구형의 입자인 HSG 가 잘 형성되지 않기 때문에 가능한 그 도핑농도가 낮게 하며, 최초의 비정질실리콘층(102) 및 측벽형상의 실리콘층(106)의 도핑된 농도보다도 반구형의 입자를 갖는 결정화된 후의 하부전극이 표면적이 증가되어 결과적으로 도핑농도가 낮아지게 된다.
이 후에, 도면에 도시되지 않았지만, 반구형의 입자가 형성된 하부전극 상에 유전체 및 상부전극을 형성하며, 이 상부전극으로는 고농도로 도핑된 다결정실리콘층을 이용한다.
상술한 바와 같이, 상부전극은 높은 도핑농도의 다결정실리콘을 사용하지만 하부전극은 HSG 형성을 용이하게 하기위해 도핑농도를 낮게 하며, 또한, 실리콘 결정화 시 발생되는 실리콘원자의 표면이동으로 인해 하부전극의 도핑농도는 더욱 낮아진다. 따라서, 상부전극 전압이 하부전극보다 낮으면 하부전극에서 유전체 부근의 전자들이 유전체 계면으로 부터 밀려나서 운반자(carrier)가 존재하지 않는 공핍영역(depletion region)이 형성된다. 따라서, 이 부분은 기생 캐패시터로 작용하게 되어 결국 전체의 축전용량은 유전체에 의한 축전용량과 공핍영역에 의한 축젼용량의 직렬연결값이 된다.
따라서, 직렬연결된 경우 전체의 축전용량은 처음의 유전체에 의한 축전용량보다 작아지게 된다. 이러한 현상은 하부전극의 실리콘의 도핑농도가 낮을수록 심해진다.
전압에 따른 축전용량을 측정해 보면, 상부전극의 전압이 + 일 경우가 - 일 경우보다 축전용량값이 훨씬 크고, - 전압에서는 전압이 낮아질수록 더욱 축전용량이 감소된다.
따라서, 종래의 기술에서는 하부전극 표면에 HSG 를 형성할 경우, 역바이어스에서 공핍효과에 의해 축전용량이 감소하게 되는 문제점이 있었다.
따라서, 상기의 문제점을 해결하고자 본 발명은 하부전극 표면에 반구형의 입자인 HSG 형성시에 역바이어스에서 발생되는 공핍효과를 줄이고 축전용량을 증가시킬 수 있는 캐패시터 형성방법을 제공하려는 것이다.
본 발명의 캐패시터 형성방법은 불순물영역이 형성된 반도체기판 상에 불순물영역을 노출시키는 접촉구를 갖도록 층간절연층을 형성하는 공정과, 층간절연층 상에 접촉구를 채워 불순물영역과 접촉되도록 저농도로 도핑된 비정질실리콘층을 형성하는 공정과, 비정질실리콘층을 결정화하여 표면에 다 수개의 HSG(Hemispherical Silicon Glass)가 형성된 하부전극을 형성하는 공정과, 하부전극 상에 HSG 및 그 하부의 실리콘이 일부 식각되면서 텅스텐실리사이드를 형성하는 공정을 구비한 것이 특징으로 한다.
도 1a 내지 도 1c 는 종래기술에 따른 캐패시터 형성을 위한 제조공정도이고,
도 2a 내지 도 2d 는 본 발명에 따른 캐패시터 형성을 위한 제조공정도이고,
도 3a 내지 도 3b 는 본 발명에 따른 반구형의 입자가 형성된 하부전극과 이 반구형 입자 표면에 선택적 텅스텐 증착/ 열처리를 진행시킨 것을 보인 도면이다.
※ 도면의 주요부분에 대한 부호의 설명 ※
100, 200. 층간절연층 102, 202. 비정질실리콘층
104, 204. 절연층 106, 206. 측벽형상의 비정질실리콘층
108, 208. 하부전극 110, 210. 반구형의 입자(HSG)
212. 텅스텐 h1, h2. 접촉구
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 2a 내지 도 2d 는 본 발명에 따른 캐패시터 형성을 위한 제조공정도이다. 그리고 도 3a 및 도 3b 는 본 발명에 따른 반구형의 입자가 형성된 하부전극과 이 반구형 입자 표면에 선택적 텅스텐 증착/ 열처리를 진행시킨 것을 보인 도면이다.
도 2a 와 같이, 종래기술에 언급한 바와 같은 방법대로 트랜지스터가 형성된 반도체기판(도면에 도시되지 않음)의 전표면에 층간절연층(200)을 형성한 후, 이 층간절연층(200)에 불순물영역(도면에 도시되지 않음)을 노출시키는 접촉구(H2)를 형성한다. 그리고 층간절연층(200) 상에 접촉구(H2)와 대응되는 부위에 잔류되도록 패터닝된 비정질실리콘층(202) 및 절연층(204)을 순차적으로 형성한다. 이 비정질실리콘층(202)은 저농도의 n형의 불순물이 도핑되어 있다.
도 2b 와 같이, 층간절연층(200) 상에 저농도의 n 형의 불순물이 도핑된 비정질실리콘을 증착한 후, 접촉구(H2)를 덮도록 비정질실리콘층(202) 및 절연층(204)을 패터닝하여 하부전극(208)을 형성한다.
도 2c 와 같이, 비정질실리콘인 하부전극(208)을 진공에서 어닐링처리하여 표면에 HSG 를 형성한다.
즉, 비정질실리콘은 가해진 열에 의해 용융상태로 되면서 최초에 생긴 작은 결정핵이 시드가 되어 점차로 성장해 결정을 이루며, 이 결정이 점차 고화되면서 표면에 다 수개의 반구형의 입자(210)가 형성된다. 이 결정과정에서 형성된 반구형의 입자로 인해 하부전극의 표면적이 증가되며, 도 3a 와 같이, 이 반구형 입자(210)는 그 하부의 실리콘(208)에 비해 상대적으로 도핑농도가 낮다.
도 2d 와 같이, 상술한 형상을 갖는 하부전극 상에 WF6가스를 사용하여 선택적 텅스텐을 증착한다. 이 텅스텐은 HSG (210)와 접촉하였을 때 비교적 스트레스가 큰 물질이므로 이 후의 공정진행 시에 필링(feeling)현상을 일으킬 수 있다. 따라서, 단시간 내에 RTP(Rapid Thermal Processing)처리해서 실리사이드화함으로서 하부전극과의 접착력을 좋게한다. 이 텅스텐실리사이드가 형성되는 과정을 하기에 상술하였다.
도 3a 및 도 3b 와 같이, 실리콘인 하부전극에 WF6가스를 공급시키면, HSG(210) 및 그 하부의 실리콘(208)이 일부 식각되면서 텅스텐이 증착하게 되며, 증착된 텅스텐이 하부의 실리콘과 반응하여 텅스텐실리사이드(212)를 형성한다. 이 텅스텐실리사이드(212)는 도 3b 와 같이, 일부 식각된 HGS(210)를 덮고 있으므로, 식각되지 HSG 의 표면적 보다 큰 표면적을 갖게되어 축전용량을 증가시킨다.
상기의 과정을 통해, 도핑농도가 낮은 HSG(210) 및 실리콘(208)이 일부 제거되어 상부전극 표면에 존재하지 않게 됨에 따라, 공핍효과를 줄이 수 있다.
즉, 본 발명에서는 저농도의 실리콘인 하부전극에 발생되는 공핍효과를 줄이기 위해, 하부전극 상에 텅스텐을 한번 더 증착하게 된다. 이 과정에서, 실리콘 식각과 더불어 형성되는 텅스텐실리사이드에 의해 하부전극의 표면적이 증가되고, 또한, 하부전극 표면의 도핑농도가 낮은 부위가 제거되어 공핍영역을 줄일 수 있다.
상술한 바와 같이, 본 발명에서는 HSG 의 형성으로 인해 발생되는 공핍효과를 줄일 수 있다. 또한, 하부전극의 표면적을 넓힐 수 있어 캐패시터의 축전용량이 증가되는 잇점이 있다.

Claims (3)

  1. 불순물영역이 형성된 반도체기판 상에 상기 불순물영역을 노출시키는 접촉구를 갖도록 층간절연층을 형성하는 공정과,
    상기 층간절연층 상에 상기 접촉구를 채워 불순물영역과 접촉되도록 저농도로 도핑된 비정질실리콘층을 형성하는 공정과,
    상기 비정질실리콘층을 결정화시킴으로써 표면에 다 수개의 HSG(Hemispherical Silicon Glass)가 형성되어 표면적이 1차 확장되는 공정과,
    상기 표면적이 1차 확장된 실리콘층 상에 실리콘 식각과 더불어 진행되는 텅스텐실리사이드를 형성함으로써 표면적이 2차 확장된 캐패시터의 하부전극을 형성하는 공정을 구비한 캐패시터 형성방법.
  2. 청구항 1에 있어서,
    상기 텅스텐실리사이드 형성은 WF6가스를 이용한 것이 특징인 캐패시터 형성방법.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 텅스텐실리사이드는 RTP(Rapid Thermal Processing)방법으로 형성한 것이 특징인 캐패시터 형성방법.
KR1019970065129A 1997-12-02 1997-12-02 캐패시터형성방법 KR100275938B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970065129A KR100275938B1 (ko) 1997-12-02 1997-12-02 캐패시터형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970065129A KR100275938B1 (ko) 1997-12-02 1997-12-02 캐패시터형성방법

Publications (2)

Publication Number Publication Date
KR19990046949A KR19990046949A (ko) 1999-07-05
KR100275938B1 true KR100275938B1 (ko) 2001-01-15

Family

ID=40749677

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970065129A KR100275938B1 (ko) 1997-12-02 1997-12-02 캐패시터형성방법

Country Status (1)

Country Link
KR (1) KR100275938B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100479598B1 (ko) * 2000-12-26 2005-04-06 주식회사 하이닉스반도체 텅스텐 범프를 갖는 캐패시터 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04196162A (ja) * 1990-11-26 1992-07-15 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH05275647A (ja) * 1992-03-27 1993-10-22 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04196162A (ja) * 1990-11-26 1992-07-15 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH05275647A (ja) * 1992-03-27 1993-10-22 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
KR19990046949A (ko) 1999-07-05

Similar Documents

Publication Publication Date Title
US5091761A (en) Semiconductor device having an arrangement of IGFETs and capacitors stacked thereover
US5464791A (en) Method of fabricating a micro-trench storage capacitor
US7682896B2 (en) Trench metal-insulator-metal (MIM) capacitors integrated with middle-of-line metal contacts, and method of fabricating same
EP0469555B1 (en) Charge storage capacitor electrode and method of manufacturing the same
JPH04176167A (ja) 半導体記憶装置の製造方法
JPS6010773A (ja) １素子型ｆｅｔ−記憶キヤパシタ回路の形成方法
KR0128826B1 (ko) 디램셀 제조방법
JPH07202216A (ja) Ｍｏｓトランジスタを有する集積回路装置の製造方法
JP2004349291A (ja) 半導体装置およびその製造方法
US10593659B2 (en) Deep high capacity capacitor for bulk substrates
US5292679A (en) Process for producing a semiconductor memory device having memory cells including transistors and capacitors
JP3450682B2 (ja) 半導体記憶装置およびその製造方法
JPH10335607A (ja) 半導体装置の製造方法
KR100275938B1 (ko) 캐패시터형성방법
JPS6123360A (ja) 半導体記憶装置およびその製造方法
JPH11168202A (ja) メモリセルおよび該メモリセルを形成する方法
KR940004450B1 (ko) 반도체장치의 제조방법
JP2637186B2 (ja) 半導体装置
JPH02129956A (ja) 半導体メモリ素子の製造方法
US20030186510A1 (en) Seniconductor memory device with capacitor
JP3036092B2 (ja) 半導体装置の製造方法
JP2705146B2 (ja) Ｍｏｓ型半導体装置
JP2511852B2 (ja) 半導体装置の製造方法
JPH03296265A (ja) 半導体メモリ
KR0136919B1 (ko) 다이나믹 램 셀 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080820

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee