JPH07202216A - Mosトランジスタを有する集積回路装置の製造方法 - Google Patents
Mosトランジスタを有する集積回路装置の製造方法Info
- Publication number
- JPH07202216A JPH07202216A JP6321723A JP32172394A JPH07202216A JP H07202216 A JPH07202216 A JP H07202216A JP 6321723 A JP6321723 A JP 6321723A JP 32172394 A JP32172394 A JP 32172394A JP H07202216 A JPH07202216 A JP H07202216A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- doped
- opening
- source terminal
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 28
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 8
- 239000002019 doping agent Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 8
- 238000011065 in-situ storage Methods 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000013517 stratification Methods 0.000 claims description 7
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 3
- 150000002500 ions Chemical class 0.000 claims 2
- 238000002513 implantation Methods 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 9
- 238000005530 etching Methods 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 229920005591 polysilicon Polymers 0.000 abstract description 5
- 239000003989 dielectric material Substances 0.000 abstract 3
- 238000003475 lamination Methods 0.000 abstract 1
- 238000000407 epitaxy Methods 0.000 description 11
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000609 electron-beam lithography Methods 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 101150068246 V-MOS gene Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 230000004304 visual acuity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
さを有するMOSトランジスタを製造する方法、特にコ
ンパクトで高速論理ゲートを形成するのに適した方法を
提供する。 【構成】 ソース端子領域2を含んでいる基板1の主面
上に絶縁層3を成長させる。絶縁層3内にソース端子領
域2の表面が部分的に露出される第1の開口4が形成さ
れる。第1の開口4内に半導体物質のエピタキシー成長
中にその場でのドーピングで少なくともMOSトランジ
スタ用のチャネル領域6とドレイン領域7を含んでいる
垂直な成層5、6、7が形成される。この層構造内に少
なくともドレイン領域7とチャネル領域6の厚さの合計
に相当するような深さの第2の開口8が形成され、その
表面上にゲート誘電体9及びその上にゲート電極10が
施される。
Description
Sトランジスタを有する集積回路装置を製造する方法に
関する。
ンジスタ及び論理ゲートはソース、チャネル領域及びド
レインが横方向に配設されているプレーナシリコン技術
で一般に形成される。その際得られるゲートの長さは使
用される光学リソグラフィの解像能及び構造化及び調整
時の許容誤差に関係するものである。16M世代では
0.6μm、64M世代では0.35μmの一般的なゲ
ートの長さが得られる。
に論理ゲートのような複雑な論理回路の場合に重要にな
る高められた実装密度に関しては、複数個のn及びpチ
ャネルトランジスタがそこでは付加的に互いに絶縁され
かつ互いに配線によりつながっていなければならないた
め、横方向のチャネルの長さを更に短縮することが試み
られている。それには光学リソグラフィ並びにフォトレ
ジスト及びエッチング技術の改善が必要である。しかし
光学リソグラフィの限られた解像能の故にまた構造化及
び調整時の許容誤差とともに増大する問題の故に、この
方法で100nm以下のチャネルの長さを有するトラン
ジスタを再生可能に形成できるかどうかは疑わしい。更
に横方向のチャネル長さを短縮することは、MOSトラ
ンジスタの電気的特性を変えることになり、この変化は
チャネル領域内にドーパントを注入し、経費を要するソ
ース/ドレインの構成により補正しなければならない。
光学リソグラフィを電子ビームリソグラフィに替えるこ
とにより達成可能である。実験室規模ではこれまで電子
ビーム描画装置で50nmまでのチャネル長さを有する
個々の機能MOSトランジスタの形成が達成されてい
る。しかし電子ビームリソグラフィは緩慢であるため、
半導体の製造に使用するには経済的観点から不適切と思
われる。
おいて縦型トランジスタを形成することが提案されてい
る(例えばホルムズ(F.E.Holmes)その他に
よる「固体エレクトロニクス(Solid State
Electronics)、17」(1984)第7
91頁以降参照)。その際ソース、チャネル領域及びド
レインは垂直の成層として基板内に形成された。ゲート
誘電体及びゲート電極はV型の側面を有するトレンチの
表面に形成された。それにより従来のリソグラフィで得
られたよりも短いチャネル長さのトランジスタが形成可
能となった。しかしこのトランジスタではチャネル長さ
が短くなったに過ぎないので、この技術では大きな寄生
容量が生じた。従ってこの提案はプレーナトランジスタ
の製造方法に比べて論理的発展において重要でなかっ
た。
スツルメント(Texas Instruments)
社によりいわゆる“トレンチ・トランジスタ・セル(T
rench Transistor Zelle)”で
トランジスタ及びコンデンサを垂直方向に集積すること
が提案された(これに関しては例えばリチャードソン
(W.F.Richardson)その他による「IE
DM Dig.Tech.Paper」(1985)、
第714〜717頁参照)。そこで提案されているトラ
ンジスタは約1μm程度のチャネル長さを有するもので
ある。その後このメモリの開発においてトレンチ内のコ
ンデンサの配置だけがその価値を認められている。
92年の学術論文の序文の第2〜3頁には分子線エピタ
キシーの使用可能性についての概観が記載されている。
分子線エピタキシーでは約1原子層の最小の厚さに調整
された均一な層を形成することができる。ドーパントを
含んでいるガスの添加により1014cm-3〜1020cm
-3の範囲のドーピングがその場でエピタキシー中に可能
である。使用例としては縦形CMOSインバータに関す
る提案が報告されている。提案されたインバータは基板
上にメサ形構造に形成されている。このメサ形構造は垂
直な側面を有するnpnpnp層を含んでいる。一方の
側では層の全垂直側面にゲート誘電体及びゲート電極が
設けられている。ゲート電極は基板に対してゲート誘電
体だけで絶縁されており、そのためこの構造物は大きな
寄生容量を示す。
下までの範囲に限定されたチャネル長さを有するMOS
トランジスタの製造方法を提供することを課題とする。
この方法は特にコンパクトで高速の論理ゲートを形成す
るのに適しているものでなければならない。
り、基板の主面上に第1の導電形によりドープされてい
るソース端子領域を形成し、絶縁層を全面的に施し、こ
の絶縁層内にソース端子領域の表面上に達しかつソース
端子領域の表面が部分的に露出されている第1の開口を
形成し、この第1の開口内に半導体物質のピタキシャル
成長によりその場でのドーピングでMOSトランジスタ
のための少なくとも1個のチャネル領域及びドレイン領
域を含んでいる縦方向の成層を形成し、この成層内に少
なくともドレイン領域とチャネル領域を合計した厚さに
相当するような深さの第2の開口を形成し、この第2の
開口の表面上にゲート誘電体が施され、このゲート誘電
体上にゲート電極が施されている少なくとも1個のMO
Sトランジスタを有する集積回路装置の製造方法により
解決される。
域が形成される。基板としては特にシリコンウェハが使
用される。ソース端子領域はシリコンウェハの主面上に
適切にドープされた連続層としてもまたドープされたウ
ェルとしても形成可能である。或は基板としてSOI基
板も使用可能である。シリコンウェハ、その上に配設さ
れた絶縁層及び更にその上に配設された単結晶シリコン
層を含むこの基板内において単結晶シリコン層内にソー
ス端子領域が形成される。最高の実装密度を達成するた
めこの端子領域は絶縁トレンチにより囲まれる。
全面的に施され、その中に第1の開口が形成される。こ
の第1の開口の内部では後のソース領域のための表面が
露出している。ドープされた半導体物質のエピタキシャ
ル成長により第1の開口内に少なくとも1個のチャネル
領域及びドレイン領域及び有利には付加的にMOSトラ
ンジスタ用のソース領域を含んでいる縦型の成層が形成
される。この成層がチャネル領域及びドレイン領域だけ
を含んでいる場合、ソース端子領域はソース領域として
も作用する。
シー処理が適している。有利には成層は特に薄い層を形
成することのできる分子線エピタキシーにより、或は選
択エピタキシー、特にSiH2Cl2ガスでのRTP−C
VD(Rapid thermal processi
ng−Chemical vapour deposi
tion=速熱処理化学蒸着)法により(その場合には
それぞれその場でドーピングするために適当なドーピン
グガスを添加される)形成される。成層の成長に非選択
法が使用される場合、半導体物質はソース端子領域の表
面上にも絶縁層の表面上にも成長する。ソース端子領域
の表面上では半導体物質は単結晶で成長するが、絶縁層
の表面上では多結晶で成長する。多結晶の半導体物質は
次いで単結晶層構造に対して選択的に除去可能である。
選択エピタキシー処理の使用はこのエッチング工程を省
略できるという利点を有する。
領域とチャネル領域及び場合によっては付加的にソース
領域を合計した厚さに相当する深さの第2の開口が形成
される。第2の開口の表面上にゲート誘電体及びその上
にゲート電極を成長させる。この方法で形成されたMO
Sトランジスタの作動中にチャネル領域内の第2の開口
の表面に沿って導電性チャネルが形成される。この第2
の開口はほぼ欠陥のない結晶構造の層構造の内部にある
ため、本発明方法では電気的特性の良好なMOSトラン
ジスタを形成することができる。
ンジスタを含んでいるインバータの形成に適している。
そのため相応してドーピングされている成層を第1の開
口内に成長させる。
は強くドープされ、50〜200nmの厚さに析出され
る。回路にチャネル領域を形成する層は1017〜1018
cm-3の範囲のドーパント濃度で弱くドープされ、10
〜200nmの厚さに、有利には50〜100nmの厚
さに析出される。これらの層の厚さは相応するMOSト
ランジスタのチャネルの長さに相当する。
に成層の厚さを第1の開口の深さに調整することは特に
有利である。それにより回路装置に平坦な構造が得られ
る。
より少ないか又は同程度にドーピングし、一方ソース/
ドレイン領域を形成する層を1019cm-3より強くか又
は同程度にドープし、ゲート誘電体を700〜800℃
での熱酸化により形成すると特に有利である。その際ゲ
ート誘電体は強くドープされた領域上にチャネル領域と
して使用される弱くドープされた層に比べて約5倍の厚
さに形成される。ソース/ドレイン領域の表面にあるこ
の比較的厚いゲート誘電体は重畳容量を低下させる。
する。
ばpドープされ単結晶シリコンからなる基板1の主面に
ソース端子領域2が形成される。ソース端子領域2はn
+ドープされる。このソース端子領域2はP、Sb又は
Asでドープされ、約1020cm-3のドーパント濃度を
有する。ソース端子領域2は連続層又はウェルとして形
成可能である(図1参照)。
層3が施される。絶縁層3は例えばSiO2から形成さ
れる。これは厚さ約200nmに析出することにより又
は相応する厚さに酸化することにより実施される。
口4が形成される。この第1の開口4は例えば異方性エ
ッチングにより形成される。第1の開口4の範囲内では
ソース端子領域2の表面は露出している。
タキシーにより、第1の開口4をほぼ満たし絶縁層3と
共にほぼ平坦な表面を形成するシリコンからなる層構造
が作られる。選択エピタキシーとしては400〜700
℃の温度範囲及び0.1mバール〜10mバールの圧力
範囲での分子線エピタキシーか又は処理ガスとしてSi
H2Cl2を使用するRTP−CVD法が特に適してい
る。この成層を構成する層のドーピングはその場でエピ
タキシー中に処理ガスに対してドーパントを含むガスの
添加により実施される。nドープされた層を形成するに
は特にAsH3、SbH3又はPH3が添加される。pド
ープされた層の形成には特にB2H6が添加される。
上に第1の層5を成長させる。この第1の層5は約10
20cm-3のドーパント濃度でのSb又はAsの添加によ
りn+ドープされ、約50nmの層厚に成長させられる
(図2参照)。
添加によりその場でpドープされる第2の層6を成長さ
せる。第2の層6は約1018cm-3のドーパント濃度及
び約50nmの厚さを有する。第2の層6はチャネル領
域を形成する。
第3の層7を成長させる。第3の層7は約1020cm-3
のドーパント濃度でn+ドープされる。それには選択エ
ピタキシー中に処理ガスにAsH3が添加される。第3
の層7を約100nmの層厚に成長させる。第1の層
5、第2の層6及び第3の層7は第1の開口4を完全に
満たす層構造を形成する(図2参照)。
ら構成される層構造内にリソグラフィ工程を使用して第
2の開口8がエッチングされる。第2の開口8は少なく
とも第1の層5内にまで達しなければならない。有利に
は第2の開口8はソース端子領域2の表面上までエッチ
ングされる(図3参照)。
酸化によりゲート誘電体9が形成される。その際酸化時
間は、第2の層6の表面のゲート誘電体9の厚さが約5
nmとなるように調整される。この時点で高ドープされ
た第1の層5、第3の層7並びにソース端子領域2の表
面にゲート誘電体9の約5倍の厚い層が形成される。こ
れは重畳容量を低下させる。
がn+ドープされたポリシリコンで満たされる。このn+
ドープされたポリシリコンはゲート電極10を形成す
る。
ン領域を形成し、pドープされている第2の層6はチャ
ネル領域を形成し、それぞれn+ドープされているソー
ス領域となる第1の層5及びソース端子領域2は共にM
OSトランジスタの効果的なソース領域を形成する。ソ
ース、チャネル及びドレインの直線状の垂直な配列を保
証するために第1の層5をソース端子領域2上に成長さ
せる。MOSトランジスタの内幅は第2の開口8の円周
により決められる。MOSトランジスタのチャネルの長
さは第2の層6の厚さにより決められる。400℃〜7
00℃の温度範囲及び0.1mバール〜10mバールの
圧力範囲で使用される分子線エピタキシー又はRTP−
CVD法により層は5nmまでの最低層厚に調整可能で
ある。この層厚は本発明による製造方法で形成可能であ
るチャネルの長さの下限である。
を形成するポリシリコン充填材上に分離層11が全面的
に施される。この分離層11内にゲート電極10並びに
ドレイン領域の役目をする第3の層7に対して接触孔を
開け、金属化物12を備える。第1の開口4の側方では
ソース端子領域2が、例えば深いところにまで達し金属
化物12で満たされ分離層11及び絶縁層3を切断する
接触孔により接触化される。MOSトランジスタの作動
中にソース端子領域2は供給電圧VSSと、第3の層7は
供給電圧VDDとまたゲート電極10はゲート電圧Gと接
続される。
ンジスタの平面図を表す。図3で示される断面図の切口
は図4にIII−IIIで示されている。層構造で満た
された第1の開口4は例えば1.2μm×2.2μmの
寸法を有する。トランジスタの内幅を決定する第2の開
口は0.8μm×0.8μmの寸法を有する。ドレイン
領域として作用する第3の層7並びにゲート電極10上
の接触孔は約0.4μm×0.4μmの断面積を有す
る。第2の開口8の断面は図4に破線で記入されてい
る。
された単結晶シリコンからなる基板21の主面にソース
端子領域22が形成される(図4参照)。ソース端子領
域22は例えば1020cm-3のドーパント濃度でn+ド
ープされている。このソース端子領域22は連続層とし
て又はウェルとして形成されていてもよい。ソース端子
領域22は拡散により形成されると有利である。
らなり350nmの厚さを有する絶縁層23が全面的に
施される。絶縁層23内に第1の開口24が開けられ
る。この第1の開口24はリソグラフィ工程を使用して
例えば異方性エッチングにより形成される。第1の開口
24の内部のソース端子領域22の表面は露出される。
により第1の開口24をほぼ満たすシリコンからなる層
構造を成長させる。シリコンを主としてシリコンの表面
上だけに成長させ一方絶縁層23の表面上にはシリコン
を成長させない選択エピタキシーは、例えば400℃〜
700℃の温度範囲内及び0.1mバール〜10mバー
ルの圧力範囲内でのSiH2Cl2ガスによるRTP−C
VD法として行われる。相応するドーパントガスの添加
により層はその場でドープされ析出される。
表面上に、ソース領域を形成する約1020cm-3のドー
パント濃度でn+ドープされている第1の層25を成長
させる。第1の層25は約50〜100nmの厚さに施
される。
おり約50nmの厚さを有する第2の層26を成長させ
る。第2の層26はインバータ内にチャネル領域を形成
する。第2の層26は約1018cm-3のドーパント濃度
を有する。
パント濃度でn+ドープされ約50〜100nmの厚さ
を有する第3の層27を成長させる。
ドーパント濃度でp+ドープされ約50〜100nmの
厚さを有する第4の層28を成長させる。
ドーパント濃度でnドープされ約50nmの厚さを有す
る第5の層29を成長させる。第5の層29は完成イン
バータ内にチャネル領域を形成する。
ドーパント濃度でp+ドープされ約50〜100nmの
厚さで析出される第6の層30を成長させる。第6の層
30はほぼ絶縁層23の表面の高さで終わっている。
7、第4の層28、第5の層29及び第6の層30から
構成される層構造内にリソグラフィ工程を使用して少な
くとも第1の層25内にまで達する第2の開口31が形
成される。第2の開口31はソース端子領域22の表面
上まで達すると有利である。
が実施されるが、その際第2の開口31の表面に沿って
ゲート誘電体32が形成される。酸化時間は、それぞれ
インバータ内でチャネル領域となる第2の層26並びに
第5の層29の表面にゲート誘電体32の約5nmの層
厚が生じるように調整される。その際ドーパント濃度の
違いによって強くドープされた第1の層25、第3の層
27、第4の層28、第6の層30及びソース端子領域
22の表面にゲート誘電体32の約5倍に増大された層
厚が生じる。同時に第6の層30の表面の第2の開口3
1の外側にSiO2 層が生じるが、これは分かりやすく
するため図5には記入されていない。
ート電極33を形成するためn+ドープされたポリシリ
コンで満たされる。
33の表面上に例えばSiO2 からなる分離層34が施
される。分離層34、第6の層30及び第5の層29に
より第4の層28の表面上まで達する第3の開口35が
形成される。第3の開口35の側壁には絶縁スペーサ3
6が設けられる。この絶縁スペーサ36は例えば薄いS
iO2 層の一様な析出及び引続いてのSiO2層の異方
性エッチングにより形成される。第3の開口35は金属
化物で満たされるが、その際出力側接触部37が形成さ
れる。入力接触部38を形成するため分離層34内のゲ
ート電極33の上に接触孔を開け、金属化物を備える。
第1の供給電圧VDDに対する接触部39を形成するため
分離層34内に第6の層30の表面上まで達し金属化物
を備えられるもう1つの接触孔が開けられる。ソース端
子領域22は分離層34及び絶縁層23内の金属化物で
満たされた接触孔を介して図5内に示された切断面の外
側で接触化され、作動中に第2の供給電圧VSSと接続さ
れる。
の層26並びに第3の層27はゲート誘電体32及びゲ
ート電極33とともににインバータのnチャネルMOS
トランジスタNを形成する(図6参照)。nチャネルM
OSトランジスタN内では第2の層26はチャネル領域
の作用をし、一方ソース端子領域22及び第1の層25
はソースの作用をし、第3の層27はドレインの作用を
する。第4の層28、第5の層29、第6の層30、ゲ
ート誘電体32及びゲート電極33はインバータのpチ
ャネルMOSトランジスタPを形成する(図6参照)。
その際第5の層29はチャネル領域の、一方第4の層2
8はソース端子領域の、また第6の層30はドレイン領
域の作用をする。第4の層28は第5の層29とトンネ
ル効果により場合によっては1020cm-3 のドーパン
ト濃度でn+ ドープされた領域とp+ ドープされた領域
との間に生じる接触部35と接続されている。従って出
力側接触部37は第4の層28及び第3の層27を介し
ても接触化される。インバータ内では入力信号Vinが入
力側接触部38を介して印加され、出力信号Voutが出
力側接触部37を介して取出される。
ンバータを配置すること及び1つのインバータの出力側
接触部を隣接するインバータの入力側接触部とそれぞれ
接続することにより本発明の製造方法を使用して簡単な
方法でリング発信器が形成される。
縁層を有する基板の断面図。
断面図。
スタの断面図。
面図。
Claims (10)
- 【請求項1】 基板(1)の主面に第1の導電形により
ドープされているソース端子領域(2)を形成し、絶縁
層(3)を全面的に施し、この絶縁層(3)内に、ソー
ス端子領域(2)の表面上に達しソース端子領域(2)
の表面が部分的に露出されている第1の開口(4)を形
成し、この第1の開口(4)内に半導体物質のエピタキ
シャル成長中にその場でのドーピングでMOSトランジ
スタのための少なくともチャネル領域(6)及びドレイ
ン領域(7)を含んでいる縦方向の成層(5、6、7)
を形成し、この成層内に少なくともドレイン領域(7)
とチャネル領域(6)を合計した厚さに相当するような
深さの第2の開口(8)を形成し、この第2の開口
(8)の表面の上にゲート誘電体(9)を施し、このゲ
ート誘電体(9)の上にゲート電極(10)を施すこと
を特徴とする少なくとも1個のMOSトランジスタを有
する集積回路装置の製造方法。 - 【請求項2】 層構造物(7)の表面と絶縁層(3)の
表面とがほぼ平面をなすように層構造物が第1の開口
(4)を満し、第2の開口(8)を導電性材料でほぼ満
し、その際導電性材料がゲート電極(10)を形成する
ことを特徴とする請求項1記載の方法。 - 【請求項3】 成層(5、6、7)を400℃〜700
℃の温度範囲及び0.1mバール〜10mバールの圧力
範囲での分子線エピタキシーにより又はSiH2Cl2ガ
ス又はSiH4 でのRTP−CVD法により成長させる
ことを特徴とする請求項1又は2記載の方法。 - 【請求項4】 第1の開口(4)内に第1の導電形によ
りドープされている第1の層(5)を成長させ、この第
1の層(5)の上に第1の層とは反対の第2の導電形に
よりドープされチャネル領域を形成する第2の層(6)
を成長させ、この第2の層(6)の上に第1の導電形に
よりドープされている第3の層を成長させることを特徴
とする請求項1ないし3の1つに記載の方法。 - 【請求項5】 第1の層(5)を50〜200nmの厚
さに、第2の層(6)を10〜200nmの厚さに及び
第3の層(7)を50〜200nmの厚さに成長させる
ことを特徴とする請求項4記載の方法。 - 【請求項6】 第1の開口(24)内に第1の導電形に
よりドープされている第1の層(25)を成長させ、こ
の第1の層(25)の上に第1の導電形とは反対の第2
の導電形によりドープされチャネル領域を形成する第2
の層(26)を成長させ、この第2の層(26)の上に
第1の導電形によりドープされている第3の層(27)
を成長させ、この第3の層(27)の上に第2の導電形
によりドープされている第4の層(28)を成長させ、
この第4の層(28)の上に第1の導電形によりドープ
されチャネル領域を形成する第5の層(29)を成長さ
せ、この第5の層(29)の上に第2の導電形によりド
ープされている第6の層(30)を成長させ、第4の層
(28)の上にまで達しその側壁に絶縁スペーサ(3
6)を備えかつ導電材料で満たされる第3のの開口(3
5)を形成することを特徴とする請求項1ないし3の1
つに記載の方法。 - 【請求項7】 第1の層(25)、第3の層(27)、
第4の層(28)及び第6の層(30)をそれぞれ50
nm〜200nmの厚さに成長させ、第2の層(26)
及び第5の層(29)をそれぞれ10nm〜200nm
の厚さに成長させることを特徴とする請求項6記載の方
法。 - 【請求項8】 チャネル領域を形成しない成層の層内の
ドーパント濃度を少なくとも1019cm-3 に調整し、
チャネル領域を形成する層内のドーパント濃度を1017
cm-3 〜1018cm-3 に調整し、700〜800℃で
の熱酸化によりゲート誘電体を形成することを特徴とす
る請求項1ないし7の1つに記載の方法。 - 【請求項9】 基板(1)が少なくともその主面の範囲
内に第2の導電形によりドープされている単結晶シリコ
ンを含んでおり、ソース端子領域(2)を第1の導電形
によりドープされているイオンの注入又は拡散により基
板(1)の主面内に形成することを特徴とする請求項1
ないし8の1つに記載の方法。 - 【請求項10】 基板(1)がシリコンウェハ、その上
に配設されている絶縁層及び更にその上に配設されてい
る単結晶シリコン層を有するSOI基板であり、ソース
端子領域(2)を単結晶層内に形成し、この単結晶層内
にこのソース端子領域(2)を囲む絶縁トレンチを形成
することを特徴とする請求項1ないし8の1つに記載の
方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4340967A DE4340967C1 (de) | 1993-12-01 | 1993-12-01 | Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit mindestens einem MOS-Transistor |
DE4340967.9 | 1993-12-01 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07202216A true JPH07202216A (ja) | 1995-08-04 |
JP3851360B2 JP3851360B2 (ja) | 2006-11-29 |
Family
ID=6503928
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32172394A Expired - Lifetime JP3851360B2 (ja) | 1993-12-01 | 1994-11-30 | Mosトランジスタを有する集積回路装置の製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5443992A (ja) |
EP (1) | EP0656647B1 (ja) |
JP (1) | JP3851360B2 (ja) |
KR (1) | KR950021772A (ja) |
DE (2) | DE4340967C1 (ja) |
TW (1) | TW274635B (ja) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3896158B2 (ja) * | 1993-02-04 | 2007-03-22 | コーネル・リサーチ・ファウンデーション・インコーポレイテッド | マイクロ構造及びその製造のためのシングルマスク、単結晶プロセス |
DE4417150C2 (de) * | 1994-05-17 | 1996-03-14 | Siemens Ag | Verfahren zur Herstellung einer Anordnung mit selbstverstärkenden dynamischen MOS-Transistorspeicherzellen |
US5872374A (en) * | 1996-03-29 | 1999-02-16 | Motorola, Inc. | Vertical semiconductor device |
US5929476A (en) | 1996-06-21 | 1999-07-27 | Prall; Kirk | Semiconductor-on-insulator transistor and memory circuitry employing semiconductor-on-insulator transistors |
DE19653107C2 (de) * | 1996-12-19 | 1998-10-08 | Siemens Ag | Verfahren zur Herstellung einer Speicherzellenanordnung |
DE19711482C2 (de) * | 1997-03-19 | 1999-01-07 | Siemens Ag | Verfahren zur Herstellung eines vertikalen MOS-Transistors |
US5864158A (en) * | 1997-04-04 | 1999-01-26 | Advanced Micro Devices, Inc. | Trench-gated vertical CMOS device |
US6150687A (en) | 1997-07-08 | 2000-11-21 | Micron Technology, Inc. | Memory cell having a vertical transistor with buried source/drain and dual gates |
US6072209A (en) | 1997-07-08 | 2000-06-06 | Micro Technology, Inc. | Four F2 folded bit line DRAM cell structure having buried bit and word lines |
US6191470B1 (en) | 1997-07-08 | 2001-02-20 | Micron Technology, Inc. | Semiconductor-on-insulator memory cell with buried word and body lines |
US6066869A (en) | 1997-10-06 | 2000-05-23 | Micron Technology, Inc. | Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor |
US5907170A (en) | 1997-10-06 | 1999-05-25 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
US6528837B2 (en) * | 1997-10-06 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
US6069390A (en) | 1998-01-15 | 2000-05-30 | International Business Machines Corporation | Semiconductor integrated circuits with mesas |
US6177299B1 (en) | 1998-01-15 | 2001-01-23 | International Business Machines Corporation | Transistor having substantially isolated body and method of making the same |
US6025225A (en) | 1998-01-22 | 2000-02-15 | Micron Technology, Inc. | Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same |
US6304483B1 (en) | 1998-02-24 | 2001-10-16 | Micron Technology, Inc. | Circuits and methods for a static random access memory using vertical transistors |
US6242775B1 (en) * | 1998-02-24 | 2001-06-05 | Micron Technology, Inc. | Circuits and methods using vertical complementary transistors |
US6097242A (en) | 1998-02-26 | 2000-08-01 | Micron Technology, Inc. | Threshold voltage compensation circuits for low voltage and low power CMOS integrated circuits |
US6124729A (en) | 1998-02-27 | 2000-09-26 | Micron Technology, Inc. | Field programmable logic arrays with vertical transistors |
US5991225A (en) | 1998-02-27 | 1999-11-23 | Micron Technology, Inc. | Programmable memory address decode array with vertical transistors |
US6492232B1 (en) | 1998-06-15 | 2002-12-10 | Motorola, Inc. | Method of manufacturing vertical semiconductor device |
US6208164B1 (en) | 1998-08-04 | 2001-03-27 | Micron Technology, Inc. | Programmable logic array with vertical transistors |
US6134175A (en) | 1998-08-04 | 2000-10-17 | Micron Technology, Inc. | Memory address decode array with vertical transistors |
US6500744B2 (en) | 1999-09-02 | 2002-12-31 | Micron Technology, Inc. | Methods of forming DRAM assemblies, transistor devices, and openings in substrates |
KR100422412B1 (ko) * | 2001-12-20 | 2004-03-11 | 동부전자 주식회사 | 수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 및그 제조 방법 |
US7071519B2 (en) * | 2003-01-08 | 2006-07-04 | Texas Instruments Incorporated | Control of high-k gate dielectric film composition profile for property optimization |
US6913959B2 (en) * | 2003-06-23 | 2005-07-05 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor device having a MESA structure |
US8618600B2 (en) * | 2008-06-09 | 2013-12-31 | Qimonda Ag | Integrated circuit including a buried wiring line |
CN109326595B (zh) | 2017-07-31 | 2021-03-09 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
CN116230763B (zh) * | 2022-03-18 | 2024-03-15 | 北京超弦存储器研究院 | Mos管、存储器及其制作方法 |
WO2023173679A1 (zh) * | 2022-03-18 | 2023-09-21 | 北京超弦存储器研究院 | 晶体管及其制作方法、存储器、电子设备 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4412868A (en) * | 1981-12-23 | 1983-11-01 | General Electric Company | Method of making integrated circuits utilizing ion implantation and selective epitaxial growth |
DE3380377D1 (en) * | 1982-06-24 | 1989-09-14 | Harris Semiconductor Patents | Vertical igfet device and method for fabricating same |
US4740826A (en) * | 1985-09-25 | 1988-04-26 | Texas Instruments Incorporated | Vertical inverter |
US4788158A (en) * | 1985-09-25 | 1988-11-29 | Texas Instruments Incorporated | Method of making vertical inverter |
US4824797A (en) * | 1985-10-31 | 1989-04-25 | International Business Machines Corporation | Self-aligned channel stop |
US5072276A (en) * | 1986-10-08 | 1991-12-10 | Texas Instruments Incorporated | Elevated CMOS |
US5164325A (en) * | 1987-10-08 | 1992-11-17 | Siliconix Incorporated | Method of making a vertical current flow field effect transistor |
US4992838A (en) * | 1988-02-29 | 1991-02-12 | Texas Instruments Incorporated | Vertical MOS transistor with threshold voltage adjustment |
US4942445A (en) * | 1988-07-05 | 1990-07-17 | General Electric Company | Lateral depletion mode tyristor |
US4951102A (en) * | 1988-08-24 | 1990-08-21 | Harris Corporation | Trench gate VCMOS |
JPH0266969A (ja) * | 1988-08-31 | 1990-03-07 | Nec Corp | 半導体集積回路装置 |
US4994871A (en) * | 1988-12-02 | 1991-02-19 | General Electric Company | Insulated gate bipolar transistor with improved latch-up current level and safe operating area |
MY107475A (en) * | 1990-05-31 | 1995-12-30 | Canon Kk | Semiconductor device and method for producing the same. |
US5240865A (en) * | 1990-07-30 | 1993-08-31 | Texas Instruments Incorporated | Method of forming a thyristor on an SOI substrate |
-
1993
- 1993-12-01 DE DE4340967A patent/DE4340967C1/de not_active Expired - Fee Related
-
1994
- 1994-10-15 TW TW083109590A patent/TW274635B/zh not_active IP Right Cessation
- 1994-11-01 US US08/332,733 patent/US5443992A/en not_active Expired - Lifetime
- 1994-11-09 DE DE59407691T patent/DE59407691D1/de not_active Expired - Lifetime
- 1994-11-09 EP EP94117699A patent/EP0656647B1/de not_active Expired - Lifetime
- 1994-11-30 JP JP32172394A patent/JP3851360B2/ja not_active Expired - Lifetime
- 1994-12-01 KR KR1019940032395A patent/KR950021772A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
KR950021772A (ko) | 1995-07-26 |
DE4340967C1 (de) | 1994-10-27 |
TW274635B (ja) | 1996-04-21 |
US5443992A (en) | 1995-08-22 |
JP3851360B2 (ja) | 2006-11-29 |
DE59407691D1 (de) | 1999-03-04 |
EP0656647A1 (de) | 1995-06-07 |
EP0656647B1 (de) | 1999-01-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3851360B2 (ja) | Mosトランジスタを有する集積回路装置の製造方法 | |
JP3745392B2 (ja) | 半導体装置 | |
KR0163759B1 (ko) | 반도체장치 및 반도체기억장치 | |
US4803176A (en) | Integrated circuit structure with active device in merged slot and method of making same | |
US5707885A (en) | Method for manufacturing a vertical transistor having a storage node vertical transistor | |
US8703555B2 (en) | Defect prevention on SRAM cells that incorporate selective epitaxial regions | |
CN1227970A (zh) | 存储单元结构及其制造方法 | |
JPH0727976B2 (ja) | 集積電子装置とその製法 | |
JPH088357B2 (ja) | 縦型mosトランジスタ | |
KR100415975B1 (ko) | 전계 효과 제어 트랜지스터 및 그의 제조 방법 | |
JP2510048B2 (ja) | ダブルトレンチ半導体メモリ及びその製造方法 | |
US20010017392A1 (en) | Vertical transport MOSFETs and method for making the same | |
US20040140520A1 (en) | Double gate MOS transistors and methods of manufacturing double gate MOS transistors | |
US5292679A (en) | Process for producing a semiconductor memory device having memory cells including transistors and capacitors | |
JP2581654B2 (ja) | ダイナミツク半導体メモリ用1トランジスタセル装置とその製法 | |
US5559353A (en) | Integrated circuit structure having at least one CMOS-NAND gate and method for the manufacture thereof | |
US4099317A (en) | Method for fabricating self-aligned CCD devices and their output self-aligned MOS transistors on a single semiconductor substrate | |
JPS6123360A (ja) | 半導体記憶装置およびその製造方法 | |
US5329148A (en) | Semiconductor device and preparing method therefor | |
JPH11168202A (ja) | メモリセルおよび該メモリセルを形成する方法 | |
JPH06334146A (ja) | 半導体装置 | |
JPS62193275A (ja) | 3次元1トランジスタ・セル装置およびその製造方法 | |
JPH0336309B2 (ja) | ||
KR100275938B1 (ko) | 캐패시터형성방법 | |
JP3535542B2 (ja) | 半導体メモリ装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050818 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051110 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060810 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060901 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100908 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100908 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110908 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110908 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110908 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110908 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120908 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120908 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130908 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |