JPH07202216A - Ｍｏｓトランジスタを有する集積回路装置の製造方法 - Google Patents
Ｍｏｓトランジスタを有する集積回路装置の製造方法Info
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Abstract
(57)【要約】
【目的】 ５０ｎｍ以下の範囲に限定されたチャネル長
さを有するＭＯＳトランジスタを製造する方法、特にコ
ンパクトで高速論理ゲートを形成するのに適した方法を
提供する。 【構成】 ソース端子領域２を含んでいる基板１の主面
上に絶縁層３を成長させる。絶縁層３内にソース端子領
域２の表面が部分的に露出される第１の開口４が形成さ
れる。第１の開口４内に半導体物質のエピタキシー成長
中にその場でのドーピングで少なくともＭＯＳトランジ
スタ用のチャネル領域６とドレイン領域７を含んでいる
垂直な成層５、６、７が形成される。この層構造内に少
なくともドレイン領域７とチャネル領域６の厚さの合計
に相当するような深さの第２の開口８が形成され、その
表面上にゲート誘電体９及びその上にゲート電極１０が
施される。
さを有するＭＯＳトランジスタを製造する方法、特にコ
ンパクトで高速論理ゲートを形成するのに適した方法を
提供する。 【構成】 ソース端子領域２を含んでいる基板１の主面
上に絶縁層３を成長させる。絶縁層３内にソース端子領
域２の表面が部分的に露出される第１の開口４が形成さ
れる。第１の開口４内に半導体物質のエピタキシー成長
中にその場でのドーピングで少なくともＭＯＳトランジ
スタ用のチャネル領域６とドレイン領域７を含んでいる
垂直な成層５、６、７が形成される。この層構造内に少
なくともドレイン領域７とチャネル領域６の厚さの合計
に相当するような深さの第２の開口８が形成され、その
表面上にゲート誘電体９及びその上にゲート電極１０が
施される。
Description
【０００１】
【産業上の利用分野】本発明は、少なくとも１個のＭＯ
Ｓトランジスタを有する集積回路装置を製造する方法に
関する。
Ｓトランジスタを有する集積回路装置を製造する方法に
関する。
【０００２】
【従来の技術】今日集積回路においては、ＣＭＯＳトラ
ンジスタ及び論理ゲートはソース、チャネル領域及びド
レインが横方向に配設されているプレーナシリコン技術
で一般に形成される。その際得られるゲートの長さは使
用される光学リソグラフィの解像能及び構造化及び調整
時の許容誤差に関係するものである。１６Ｍ世代では
０．６μｍ、６４Ｍ世代では０．３５μｍの一般的なゲ
ートの長さが得られる。
ンジスタ及び論理ゲートはソース、チャネル領域及びド
レインが横方向に配設されているプレーナシリコン技術
で一般に形成される。その際得られるゲートの長さは使
用される光学リソグラフィの解像能及び構造化及び調整
時の許容誤差に関係するものである。１６Ｍ世代では
０．６μｍ、６４Ｍ世代では０．３５μｍの一般的なゲ
ートの長さが得られる。
【０００３】ＭＯＳトランジスタの電気的特性並びに特
に論理ゲートのような複雑な論理回路の場合に重要にな
る高められた実装密度に関しては、複数個のｎ及びｐチ
ャネルトランジスタがそこでは付加的に互いに絶縁され
かつ互いに配線によりつながっていなければならないた
め、横方向のチャネルの長さを更に短縮することが試み
られている。それには光学リソグラフィ並びにフォトレ
ジスト及びエッチング技術の改善が必要である。しかし
光学リソグラフィの限られた解像能の故にまた構造化及
び調整時の許容誤差とともに増大する問題の故に、この
方法で１００ｎｍ以下のチャネルの長さを有するトラン
ジスタを再生可能に形成できるかどうかは疑わしい。更
に横方向のチャネル長さを短縮することは、ＭＯＳトラ
ンジスタの電気的特性を変えることになり、この変化は
チャネル領域内にドーパントを注入し、経費を要するソ
ース／ドレインの構成により補正しなければならない。
に論理ゲートのような複雑な論理回路の場合に重要にな
る高められた実装密度に関しては、複数個のｎ及びｐチ
ャネルトランジスタがそこでは付加的に互いに絶縁され
かつ互いに配線によりつながっていなければならないた
め、横方向のチャネルの長さを更に短縮することが試み
られている。それには光学リソグラフィ並びにフォトレ
ジスト及びエッチング技術の改善が必要である。しかし
光学リソグラフィの限られた解像能の故にまた構造化及
び調整時の許容誤差とともに増大する問題の故に、この
方法で１００ｎｍ以下のチャネルの長さを有するトラン
ジスタを再生可能に形成できるかどうかは疑わしい。更
に横方向のチャネル長さを短縮することは、ＭＯＳトラ
ンジスタの電気的特性を変えることになり、この変化は
チャネル領域内にドーパントを注入し、経費を要するソ
ース／ドレインの構成により補正しなければならない。
【０００４】プレーナ技術における構造物の縮小化は、
光学リソグラフィを電子ビームリソグラフィに替えるこ
とにより達成可能である。実験室規模ではこれまで電子
ビーム描画装置で５０ｎｍまでのチャネル長さを有する
個々の機能ＭＯＳトランジスタの形成が達成されてい
る。しかし電子ビームリソグラフィは緩慢であるため、
半導体の製造に使用するには経済的観点から不適切と思
われる。
光学リソグラフィを電子ビームリソグラフィに替えるこ
とにより達成可能である。実験室規模ではこれまで電子
ビーム描画装置で５０ｎｍまでのチャネル長さを有する
個々の機能ＭＯＳトランジスタの形成が達成されてい
る。しかし電子ビームリソグラフィは緩慢であるため、
半導体の製造に使用するには経済的観点から不適切と思
われる。
【０００５】１９８０年代にいわゆるＶ−ＭＯＳ技術に
おいて縦型トランジスタを形成することが提案されてい
る（例えばホルムズ（Ｆ．Ｅ．Ｈｏｌｍｅｓ）その他に
よる「固体エレクトロニクス（Ｓｏｌｉｄ Ｓｔａｔｅ
Ｅｌｅｃｔｒｏｎｉｃｓ）、１７」（１９８４）第７
９１頁以降参照）。その際ソース、チャネル領域及びド
レインは垂直の成層として基板内に形成された。ゲート
誘電体及びゲート電極はＶ型の側面を有するトレンチの
表面に形成された。それにより従来のリソグラフィで得
られたよりも短いチャネル長さのトランジスタが形成可
能となった。しかしこのトランジスタではチャネル長さ
が短くなったに過ぎないので、この技術では大きな寄生
容量が生じた。従ってこの提案はプレーナトランジスタ
の製造方法に比べて論理的発展において重要でなかっ
た。
おいて縦型トランジスタを形成することが提案されてい
る（例えばホルムズ（Ｆ．Ｅ．Ｈｏｌｍｅｓ）その他に
よる「固体エレクトロニクス（Ｓｏｌｉｄ Ｓｔａｔｅ
Ｅｌｅｃｔｒｏｎｉｃｓ）、１７」（１９８４）第７
９１頁以降参照）。その際ソース、チャネル領域及びド
レインは垂直の成層として基板内に形成された。ゲート
誘電体及びゲート電極はＶ型の側面を有するトレンチの
表面に形成された。それにより従来のリソグラフィで得
られたよりも短いチャネル長さのトランジスタが形成可
能となった。しかしこのトランジスタではチャネル長さ
が短くなったに過ぎないので、この技術では大きな寄生
容量が生じた。従ってこの提案はプレーナトランジスタ
の製造方法に比べて論理的発展において重要でなかっ
た。
【０００６】ＤＲＡＭメモリの開発ではテキサス・イン
スツルメント（Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ）
社によりいわゆる“トレンチ・トランジスタ・セル（Ｔ
ｒｅｎｃｈ Ｔｒａｎｓｉｓｔｏｒ Ｚｅｌｌｅ）”で
トランジスタ及びコンデンサを垂直方向に集積すること
が提案された（これに関しては例えばリチャードソン
（Ｗ．Ｆ．Ｒｉｃｈａｒｄｓｏｎ）その他による「ＩＥ
ＤＭ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒ」（１９８５）、
第７１４〜７１７頁参照）。そこで提案されているトラ
ンジスタは約１μｍ程度のチャネル長さを有するもので
ある。その後このメモリの開発においてトレンチ内のコ
ンデンサの配置だけがその価値を認められている。
スツルメント（Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ）
社によりいわゆる“トレンチ・トランジスタ・セル（Ｔ
ｒｅｎｃｈ Ｔｒａｎｓｉｓｔｏｒ Ｚｅｌｌｅ）”で
トランジスタ及びコンデンサを垂直方向に集積すること
が提案された（これに関しては例えばリチャードソン
（Ｗ．Ｆ．Ｒｉｃｈａｒｄｓｏｎ）その他による「ＩＥ
ＤＭ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒ」（１９８５）、
第７１４〜７１７頁参照）。そこで提案されているトラ
ンジスタは約１μｍ程度のチャネル長さを有するもので
ある。その後このメモリの開発においてトレンチ内のコ
ンデンサの配置だけがその価値を認められている。
【０００７】キウンケ（Ｗ．Ｋｉｕｎｋｅ）による１９
９２年の学術論文の序文の第２〜３頁には分子線エピタ
キシーの使用可能性についての概観が記載されている。
分子線エピタキシーでは約１原子層の最小の厚さに調整
された均一な層を形成することができる。ドーパントを
含んでいるガスの添加により１０14ｃｍ-3〜１０20ｃｍ
-3の範囲のドーピングがその場でエピタキシー中に可能
である。使用例としては縦形ＣＭＯＳインバータに関す
る提案が報告されている。提案されたインバータは基板
上にメサ形構造に形成されている。このメサ形構造は垂
直な側面を有するｎｐｎｐｎｐ層を含んでいる。一方の
側では層の全垂直側面にゲート誘電体及びゲート電極が
設けられている。ゲート電極は基板に対してゲート誘電
体だけで絶縁されており、そのためこの構造物は大きな
寄生容量を示す。
９２年の学術論文の序文の第２〜３頁には分子線エピタ
キシーの使用可能性についての概観が記載されている。
分子線エピタキシーでは約１原子層の最小の厚さに調整
された均一な層を形成することができる。ドーパントを
含んでいるガスの添加により１０14ｃｍ-3〜１０20ｃｍ
-3の範囲のドーピングがその場でエピタキシー中に可能
である。使用例としては縦形ＣＭＯＳインバータに関す
る提案が報告されている。提案されたインバータは基板
上にメサ形構造に形成されている。このメサ形構造は垂
直な側面を有するｎｐｎｐｎｐ層を含んでいる。一方の
側では層の全垂直側面にゲート誘電体及びゲート電極が
設けられている。ゲート電極は基板に対してゲート誘電
体だけで絶縁されており、そのためこの構造物は大きな
寄生容量を示す。
【０００８】
【発明が解決しようとする課題】本発明は、５０ｎｍ以
下までの範囲に限定されたチャネル長さを有するＭＯＳ
トランジスタの製造方法を提供することを課題とする。
この方法は特にコンパクトで高速の論理ゲートを形成す
るのに適しているものでなければならない。
下までの範囲に限定されたチャネル長さを有するＭＯＳ
トランジスタの製造方法を提供することを課題とする。
この方法は特にコンパクトで高速の論理ゲートを形成す
るのに適しているものでなければならない。
【０００９】
【課題を解決するための手段】この課題は本発明によ
り、基板の主面上に第１の導電形によりドープされてい
るソース端子領域を形成し、絶縁層を全面的に施し、こ
の絶縁層内にソース端子領域の表面上に達しかつソース
端子領域の表面が部分的に露出されている第１の開口を
形成し、この第１の開口内に半導体物質のピタキシャル
成長によりその場でのドーピングでＭＯＳトランジスタ
のための少なくとも１個のチャネル領域及びドレイン領
域を含んでいる縦方向の成層を形成し、この成層内に少
なくともドレイン領域とチャネル領域を合計した厚さに
相当するような深さの第２の開口を形成し、この第２の
開口の表面上にゲート誘電体が施され、このゲート誘電
体上にゲート電極が施されている少なくとも１個のＭＯ
Ｓトランジスタを有する集積回路装置の製造方法により
解決される。
り、基板の主面上に第１の導電形によりドープされてい
るソース端子領域を形成し、絶縁層を全面的に施し、こ
の絶縁層内にソース端子領域の表面上に達しかつソース
端子領域の表面が部分的に露出されている第１の開口を
形成し、この第１の開口内に半導体物質のピタキシャル
成長によりその場でのドーピングでＭＯＳトランジスタ
のための少なくとも１個のチャネル領域及びドレイン領
域を含んでいる縦方向の成層を形成し、この成層内に少
なくともドレイン領域とチャネル領域を合計した厚さに
相当するような深さの第２の開口を形成し、この第２の
開口の表面上にゲート誘電体が施され、このゲート誘電
体上にゲート電極が施されている少なくとも１個のＭＯ
Ｓトランジスタを有する集積回路装置の製造方法により
解決される。
【００１０】本発明方法では基板の主面にソース端子領
域が形成される。基板としては特にシリコンウェハが使
用される。ソース端子領域はシリコンウェハの主面上に
適切にドープされた連続層としてもまたドープされたウ
ェルとしても形成可能である。或は基板としてＳＯＩ基
板も使用可能である。シリコンウェハ、その上に配設さ
れた絶縁層及び更にその上に配設された単結晶シリコン
層を含むこの基板内において単結晶シリコン層内にソー
ス端子領域が形成される。最高の実装密度を達成するた
めこの端子領域は絶縁トレンチにより囲まれる。
域が形成される。基板としては特にシリコンウェハが使
用される。ソース端子領域はシリコンウェハの主面上に
適切にドープされた連続層としてもまたドープされたウ
ェルとしても形成可能である。或は基板としてＳＯＩ基
板も使用可能である。シリコンウェハ、その上に配設さ
れた絶縁層及び更にその上に配設された単結晶シリコン
層を含むこの基板内において単結晶シリコン層内にソー
ス端子領域が形成される。最高の実装密度を達成するた
めこの端子領域は絶縁トレンチにより囲まれる。
【００１１】ソース端子領域の形成後主面上に絶縁層が
全面的に施され、その中に第１の開口が形成される。こ
の第１の開口の内部では後のソース領域のための表面が
露出している。ドープされた半導体物質のエピタキシャ
ル成長により第１の開口内に少なくとも１個のチャネル
領域及びドレイン領域及び有利には付加的にＭＯＳトラ
ンジスタ用のソース領域を含んでいる縦型の成層が形成
される。この成層がチャネル領域及びドレイン領域だけ
を含んでいる場合、ソース端子領域はソース領域として
も作用する。
全面的に施され、その中に第１の開口が形成される。こ
の第１の開口の内部では後のソース領域のための表面が
露出している。ドープされた半導体物質のエピタキシャ
ル成長により第１の開口内に少なくとも１個のチャネル
領域及びドレイン領域及び有利には付加的にＭＯＳトラ
ンジスタ用のソース領域を含んでいる縦型の成層が形成
される。この成層がチャネル領域及びドレイン領域だけ
を含んでいる場合、ソース端子領域はソース領域として
も作用する。
【００１２】縦型の成層を形成するには全てのエピタキ
シー処理が適している。有利には成層は特に薄い層を形
成することのできる分子線エピタキシーにより、或は選
択エピタキシー、特にＳｉＨ2Ｃｌ2ガスでのＲＴＰ−Ｃ
ＶＤ（Ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓｉ
ｎｇ−Ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉ
ｔｉｏｎ＝速熱処理化学蒸着）法により（その場合には
それぞれその場でドーピングするために適当なドーピン
グガスを添加される）形成される。成層の成長に非選択
法が使用される場合、半導体物質はソース端子領域の表
面上にも絶縁層の表面上にも成長する。ソース端子領域
の表面上では半導体物質は単結晶で成長するが、絶縁層
の表面上では多結晶で成長する。多結晶の半導体物質は
次いで単結晶層構造に対して選択的に除去可能である。
選択エピタキシー処理の使用はこのエッチング工程を省
略できるという利点を有する。
シー処理が適している。有利には成層は特に薄い層を形
成することのできる分子線エピタキシーにより、或は選
択エピタキシー、特にＳｉＨ2Ｃｌ2ガスでのＲＴＰ−Ｃ
ＶＤ（Ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓｉ
ｎｇ−Ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉ
ｔｉｏｎ＝速熱処理化学蒸着）法により（その場合には
それぞれその場でドーピングするために適当なドーピン
グガスを添加される）形成される。成層の成長に非選択
法が使用される場合、半導体物質はソース端子領域の表
面上にも絶縁層の表面上にも成長する。ソース端子領域
の表面上では半導体物質は単結晶で成長するが、絶縁層
の表面上では多結晶で成長する。多結晶の半導体物質は
次いで単結晶層構造に対して選択的に除去可能である。
選択エピタキシー処理の使用はこのエッチング工程を省
略できるという利点を有する。
【００１３】次いでこの成層内に、少なくともドレイン
領域とチャネル領域及び場合によっては付加的にソース
領域を合計した厚さに相当する深さの第２の開口が形成
される。第２の開口の表面上にゲート誘電体及びその上
にゲート電極を成長させる。この方法で形成されたＭＯ
Ｓトランジスタの作動中にチャネル領域内の第２の開口
の表面に沿って導電性チャネルが形成される。この第２
の開口はほぼ欠陥のない結晶構造の層構造の内部にある
ため、本発明方法では電気的特性の良好なＭＯＳトラン
ジスタを形成することができる。
領域とチャネル領域及び場合によっては付加的にソース
領域を合計した厚さに相当する深さの第２の開口が形成
される。第２の開口の表面上にゲート誘電体及びその上
にゲート電極を成長させる。この方法で形成されたＭＯ
Ｓトランジスタの作動中にチャネル領域内の第２の開口
の表面に沿って導電性チャネルが形成される。この第２
の開口はほぼ欠陥のない結晶構造の層構造の内部にある
ため、本発明方法では電気的特性の良好なＭＯＳトラン
ジスタを形成することができる。
【００１４】本発明による製造方法は２つの相補形トラ
ンジスタを含んでいるインバータの形成に適している。
そのため相応してドーピングされている成層を第１の開
口内に成長させる。
ンジスタを含んでいるインバータの形成に適している。
そのため相応してドーピングされている成層を第１の開
口内に成長させる。
【００１５】回路にソース／ドレイン領域を形成する層
は強くドープされ、５０〜２００ｎｍの厚さに析出され
る。回路にチャネル領域を形成する層は１０17〜１０18
ｃｍ-3の範囲のドーパント濃度で弱くドープされ、１０
〜２００ｎｍの厚さに、有利には５０〜１００ｎｍの厚
さに析出される。これらの層の厚さは相応するＭＯＳト
ランジスタのチャネルの長さに相当する。
は強くドープされ、５０〜２００ｎｍの厚さに析出され
る。回路にチャネル領域を形成する層は１０17〜１０18
ｃｍ-3の範囲のドーパント濃度で弱くドープされ、１０
〜２００ｎｍの厚さに、有利には５０〜１００ｎｍの厚
さに析出される。これらの層の厚さは相応するＭＯＳト
ランジスタのチャネルの長さに相当する。
【００１６】成層が絶縁層の表面とほぼ平坦になるよう
に成層の厚さを第１の開口の深さに調整することは特に
有利である。それにより回路装置に平坦な構造が得られ
る。
に成層の厚さを第１の開口の深さに調整することは特に
有利である。それにより回路装置に平坦な構造が得られ
る。
【００１７】チャネル領域を形成する層を１０18ｃｍ-3
より少ないか又は同程度にドーピングし、一方ソース／
ドレイン領域を形成する層を１０19ｃｍ-3より強くか又
は同程度にドープし、ゲート誘電体を７００〜８００℃
での熱酸化により形成すると特に有利である。その際ゲ
ート誘電体は強くドープされた領域上にチャネル領域と
して使用される弱くドープされた層に比べて約５倍の厚
さに形成される。ソース／ドレイン領域の表面にあるこ
の比較的厚いゲート誘電体は重畳容量を低下させる。
より少ないか又は同程度にドーピングし、一方ソース／
ドレイン領域を形成する層を１０19ｃｍ-3より強くか又
は同程度にドープし、ゲート誘電体を７００〜８００℃
での熱酸化により形成すると特に有利である。その際ゲ
ート誘電体は強くドープされた領域上にチャネル領域と
して使用される弱くドープされた層に比べて約５倍の厚
さに形成される。ソース／ドレイン領域の表面にあるこ
の比較的厚いゲート誘電体は重畳容量を低下させる。
【００１８】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
する。
【００１９】ＭＯＳトランジスタを形成するには、例え
ばｐドープされ単結晶シリコンからなる基板１の主面に
ソース端子領域２が形成される。ソース端子領域２はｎ
+ドープされる。このソース端子領域２はＰ、Ｓｂ又は
Ａｓでドープされ、約１０20ｃｍ-3のドーパント濃度を
有する。ソース端子領域２は連続層又はウェルとして形
成可能である（図１参照）。
ばｐドープされ単結晶シリコンからなる基板１の主面に
ソース端子領域２が形成される。ソース端子領域２はｎ
+ドープされる。このソース端子領域２はＰ、Ｓｂ又は
Ａｓでドープされ、約１０20ｃｍ-3のドーパント濃度を
有する。ソース端子領域２は連続層又はウェルとして形
成可能である（図１参照）。
【００２０】次いでソース端子領域２の表面を覆う絶縁
層３が施される。絶縁層３は例えばＳｉＯ2から形成さ
れる。これは厚さ約２００ｎｍに析出することにより又
は相応する厚さに酸化することにより実施される。
層３が施される。絶縁層３は例えばＳｉＯ2から形成さ
れる。これは厚さ約２００ｎｍに析出することにより又
は相応する厚さに酸化することにより実施される。
【００２１】絶縁層３内にリソグラフィ工程で第１の開
口４が形成される。この第１の開口４は例えば異方性エ
ッチングにより形成される。第１の開口４の範囲内では
ソース端子領域２の表面は露出している。
口４が形成される。この第１の開口４は例えば異方性エ
ッチングにより形成される。第１の開口４の範囲内では
ソース端子領域２の表面は露出している。
【００２２】第１の開口４の内部には有利には選択エピ
タキシーにより、第１の開口４をほぼ満たし絶縁層３と
共にほぼ平坦な表面を形成するシリコンからなる層構造
が作られる。選択エピタキシーとしては４００〜７００
℃の温度範囲及び０．１ｍバール〜１０ｍバールの圧力
範囲での分子線エピタキシーか又は処理ガスとしてＳｉ
Ｈ2Ｃｌ2を使用するＲＴＰ−ＣＶＤ法が特に適してい
る。この成層を構成する層のドーピングはその場でエピ
タキシー中に処理ガスに対してドーパントを含むガスの
添加により実施される。ｎドープされた層を形成するに
は特にＡｓＨ3、ＳｂＨ3又はＰＨ3が添加される。ｐド
ープされた層の形成には特にＢ2Ｈ6が添加される。
タキシーにより、第１の開口４をほぼ満たし絶縁層３と
共にほぼ平坦な表面を形成するシリコンからなる層構造
が作られる。選択エピタキシーとしては４００〜７００
℃の温度範囲及び０．１ｍバール〜１０ｍバールの圧力
範囲での分子線エピタキシーか又は処理ガスとしてＳｉ
Ｈ2Ｃｌ2を使用するＲＴＰ−ＣＶＤ法が特に適してい
る。この成層を構成する層のドーピングはその場でエピ
タキシー中に処理ガスに対してドーパントを含むガスの
添加により実施される。ｎドープされた層を形成するに
は特にＡｓＨ3、ＳｂＨ3又はＰＨ3が添加される。ｐド
ープされた層の形成には特にＢ2Ｈ6が添加される。
【００２３】第１の開口４内のソース端子領域２の表面
上に第１の層５を成長させる。この第１の層５は約１０
20ｃｍ-3のドーパント濃度でのＳｂ又はＡｓの添加によ
りｎ+ドープされ、約５０ｎｍの層厚に成長させられる
（図２参照）。
上に第１の層５を成長させる。この第１の層５は約１０
20ｃｍ-3のドーパント濃度でのＳｂ又はＡｓの添加によ
りｎ+ドープされ、約５０ｎｍの層厚に成長させられる
（図２参照）。
【００２４】第１の層５の上にエピタキシー中Ｂ2Ｈ6の
添加によりその場でｐドープされる第２の層６を成長さ
せる。第２の層６は約１０18ｃｍ-3のドーパント濃度及
び約５０ｎｍの厚さを有する。第２の層６はチャネル領
域を形成する。
添加によりその場でｐドープされる第２の層６を成長さ
せる。第２の層６は約１０18ｃｍ-3のドーパント濃度及
び約５０ｎｍの厚さを有する。第２の層６はチャネル領
域を形成する。
【００２５】第２の層６の上にドレイン領域を形成する
第３の層７を成長させる。第３の層７は約１０20ｃｍ-3
のドーパント濃度でｎ+ドープされる。それには選択エ
ピタキシー中に処理ガスにＡｓＨ3が添加される。第３
の層７を約１００ｎｍの層厚に成長させる。第１の層
５、第２の層６及び第３の層７は第１の開口４を完全に
満たす層構造を形成する（図２参照）。
第３の層７を成長させる。第３の層７は約１０20ｃｍ-3
のドーパント濃度でｎ+ドープされる。それには選択エ
ピタキシー中に処理ガスにＡｓＨ3が添加される。第３
の層７を約１００ｎｍの層厚に成長させる。第１の層
５、第２の層６及び第３の層７は第１の開口４を完全に
満たす層構造を形成する（図２参照）。
【００２６】第１の層５、第２の層６及び第３の層７か
ら構成される層構造内にリソグラフィ工程を使用して第
２の開口８がエッチングされる。第２の開口８は少なく
とも第１の層５内にまで達しなければならない。有利に
は第２の開口８はソース端子領域２の表面上までエッチ
ングされる（図３参照）。
ら構成される層構造内にリソグラフィ工程を使用して第
２の開口８がエッチングされる。第２の開口８は少なく
とも第１の層５内にまで達しなければならない。有利に
は第２の開口８はソース端子領域２の表面上までエッチ
ングされる（図３参照）。
【００２７】引続き７００〜８００℃の範囲の温度での
酸化によりゲート誘電体９が形成される。その際酸化時
間は、第２の層６の表面のゲート誘電体９の厚さが約５
ｎｍとなるように調整される。この時点で高ドープされ
た第１の層５、第３の層７並びにソース端子領域２の表
面にゲート誘電体９の約５倍の厚い層が形成される。こ
れは重畳容量を低下させる。
酸化によりゲート誘電体９が形成される。その際酸化時
間は、第２の層６の表面のゲート誘電体９の厚さが約５
ｎｍとなるように調整される。この時点で高ドープされ
た第１の層５、第３の層７並びにソース端子領域２の表
面にゲート誘電体９の約５倍の厚い層が形成される。こ
れは重畳容量を低下させる。
【００２８】次いで第２の開口８の内部に残留する空間
がｎ+ドープされたポリシリコンで満たされる。このｎ+
ドープされたポリシリコンはゲート電極１０を形成す
る。
がｎ+ドープされたポリシリコンで満たされる。このｎ+
ドープされたポリシリコンはゲート電極１０を形成す
る。
【００２９】ｎ+ドープされている第３の層７はドレイ
ン領域を形成し、ｐドープされている第２の層６はチャ
ネル領域を形成し、それぞれｎ+ドープされているソー
ス領域となる第１の層５及びソース端子領域２は共にＭ
ＯＳトランジスタの効果的なソース領域を形成する。ソ
ース、チャネル及びドレインの直線状の垂直な配列を保
証するために第１の層５をソース端子領域２上に成長さ
せる。ＭＯＳトランジスタの内幅は第２の開口８の円周
により決められる。ＭＯＳトランジスタのチャネルの長
さは第２の層６の厚さにより決められる。４００℃〜７
００℃の温度範囲及び０．１ｍバール〜１０ｍバールの
圧力範囲で使用される分子線エピタキシー又はＲＴＰ−
ＣＶＤ法により層は５ｎｍまでの最低層厚に調整可能で
ある。この層厚は本発明による製造方法で形成可能であ
るチャネルの長さの下限である。
ン領域を形成し、ｐドープされている第２の層６はチャ
ネル領域を形成し、それぞれｎ+ドープされているソー
ス領域となる第１の層５及びソース端子領域２は共にＭ
ＯＳトランジスタの効果的なソース領域を形成する。ソ
ース、チャネル及びドレインの直線状の垂直な配列を保
証するために第１の層５をソース端子領域２上に成長さ
せる。ＭＯＳトランジスタの内幅は第２の開口８の円周
により決められる。ＭＯＳトランジスタのチャネルの長
さは第２の層６の厚さにより決められる。４００℃〜７
００℃の温度範囲及び０．１ｍバール〜１０ｍバールの
圧力範囲で使用される分子線エピタキシー又はＲＴＰ−
ＣＶＤ法により層は５ｎｍまでの最低層厚に調整可能で
ある。この層厚は本発明による製造方法で形成可能であ
るチャネルの長さの下限である。
【００３０】絶縁層３、第３の層７及びゲート電極１０
を形成するポリシリコン充填材上に分離層１１が全面的
に施される。この分離層１１内にゲート電極１０並びに
ドレイン領域の役目をする第３の層７に対して接触孔を
開け、金属化物１２を備える。第１の開口４の側方では
ソース端子領域２が、例えば深いところにまで達し金属
化物１２で満たされ分離層１１及び絶縁層３を切断する
接触孔により接触化される。ＭＯＳトランジスタの作動
中にソース端子領域２は供給電圧ＶSSと、第３の層７は
供給電圧ＶDDとまたゲート電極１０はゲート電圧Ｇと接
続される。
を形成するポリシリコン充填材上に分離層１１が全面的
に施される。この分離層１１内にゲート電極１０並びに
ドレイン領域の役目をする第３の層７に対して接触孔を
開け、金属化物１２を備える。第１の開口４の側方では
ソース端子領域２が、例えば深いところにまで達し金属
化物１２で満たされ分離層１１及び絶縁層３を切断する
接触孔により接触化される。ＭＯＳトランジスタの作動
中にソース端子領域２は供給電圧ＶSSと、第３の層７は
供給電圧ＶDDとまたゲート電極１０はゲート電圧Ｇと接
続される。
【００３１】図４は図３に基づき詳述されたＭＯＳトラ
ンジスタの平面図を表す。図３で示される断面図の切口
は図４にＩＩＩ−ＩＩＩで示されている。層構造で満た
された第１の開口４は例えば１．２μｍ×２．２μｍの
寸法を有する。トランジスタの内幅を決定する第２の開
口は０．８μｍ×０．８μｍの寸法を有する。ドレイン
領域として作用する第３の層７並びにゲート電極１０上
の接触孔は約０．４μｍ×０．４μｍの断面積を有す
る。第２の開口８の断面は図４に破線で記入されてい
る。
ンジスタの平面図を表す。図３で示される断面図の切口
は図４にＩＩＩ−ＩＩＩで示されている。層構造で満た
された第１の開口４は例えば１．２μｍ×２．２μｍの
寸法を有する。トランジスタの内幅を決定する第２の開
口は０．８μｍ×０．８μｍの寸法を有する。ドレイン
領域として作用する第３の層７並びにゲート電極１０上
の接触孔は約０．４μｍ×０．４μｍの断面積を有す
る。第２の開口８の断面は図４に破線で記入されてい
る。
【００３２】インバータを形成するため例えばｐドープ
された単結晶シリコンからなる基板２１の主面にソース
端子領域２２が形成される（図４参照）。ソース端子領
域２２は例えば１０20ｃｍ-3のドーパント濃度でｎ+ド
ープされている。このソース端子領域２２は連続層とし
て又はウェルとして形成されていてもよい。ソース端子
領域２２は拡散により形成されると有利である。
された単結晶シリコンからなる基板２１の主面にソース
端子領域２２が形成される（図４参照）。ソース端子領
域２２は例えば１０20ｃｍ-3のドーパント濃度でｎ+ド
ープされている。このソース端子領域２２は連続層とし
て又はウェルとして形成されていてもよい。ソース端子
領域２２は拡散により形成されると有利である。
【００３３】ソース端子領域２２上に例えばＳｉＯ2か
らなり３５０ｎｍの厚さを有する絶縁層２３が全面的に
施される。絶縁層２３内に第１の開口２４が開けられ
る。この第１の開口２４はリソグラフィ工程を使用して
例えば異方性エッチングにより形成される。第１の開口
２４の内部のソース端子領域２２の表面は露出される。
らなり３５０ｎｍの厚さを有する絶縁層２３が全面的に
施される。絶縁層２３内に第１の開口２４が開けられ
る。この第１の開口２４はリソグラフィ工程を使用して
例えば異方性エッチングにより形成される。第１の開口
２４の内部のソース端子領域２２の表面は露出される。
【００３４】第１の開口２４の内部に選択エピタキシー
により第１の開口２４をほぼ満たすシリコンからなる層
構造を成長させる。シリコンを主としてシリコンの表面
上だけに成長させ一方絶縁層２３の表面上にはシリコン
を成長させない選択エピタキシーは、例えば４００℃〜
７００℃の温度範囲内及び０．１ｍバール〜１０ｍバー
ルの圧力範囲内でのＳｉＨ2Ｃｌ2ガスによるＲＴＰ−Ｃ
ＶＤ法として行われる。相応するドーパントガスの添加
により層はその場でドープされ析出される。
により第１の開口２４をほぼ満たすシリコンからなる層
構造を成長させる。シリコンを主としてシリコンの表面
上だけに成長させ一方絶縁層２３の表面上にはシリコン
を成長させない選択エピタキシーは、例えば４００℃〜
７００℃の温度範囲内及び０．１ｍバール〜１０ｍバー
ルの圧力範囲内でのＳｉＨ2Ｃｌ2ガスによるＲＴＰ−Ｃ
ＶＤ法として行われる。相応するドーパントガスの添加
により層はその場でドープされ析出される。
【００３５】第１の開口２４内のソース端子領域２２の
表面上に、ソース領域を形成する約１０20ｃｍ-3のドー
パント濃度でｎ+ドープされている第１の層２５を成長
させる。第１の層２５は約５０〜１００ｎｍの厚さに施
される。
表面上に、ソース領域を形成する約１０20ｃｍ-3のドー
パント濃度でｎ+ドープされている第１の層２５を成長
させる。第１の層２５は約５０〜１００ｎｍの厚さに施
される。
【００３６】この第１の層２５上には、ｐドープされて
おり約５０ｎｍの厚さを有する第２の層２６を成長させ
る。第２の層２６はインバータ内にチャネル領域を形成
する。第２の層２６は約１０18ｃｍ-3のドーパント濃度
を有する。
おり約５０ｎｍの厚さを有する第２の層２６を成長させ
る。第２の層２６はインバータ内にチャネル領域を形成
する。第２の層２６は約１０18ｃｍ-3のドーパント濃度
を有する。
【００３７】第２の層２６の上に約１０20ｃｍ-3のドー
パント濃度でｎ+ドープされ約５０〜１００ｎｍの厚さ
を有する第３の層２７を成長させる。
パント濃度でｎ+ドープされ約５０〜１００ｎｍの厚さ
を有する第３の層２７を成長させる。
【００３８】この第３の層２７の上に約１０20ｃｍ-3の
ドーパント濃度でｐ+ドープされ約５０〜１００ｎｍの
厚さを有する第４の層２８を成長させる。
ドーパント濃度でｐ+ドープされ約５０〜１００ｎｍの
厚さを有する第４の層２８を成長させる。
【００３９】この第４の層２８の上に約１０18ｃｍ-3の
ドーパント濃度でｎドープされ約５０ｎｍの厚さを有す
る第５の層２９を成長させる。第５の層２９は完成イン
バータ内にチャネル領域を形成する。
ドーパント濃度でｎドープされ約５０ｎｍの厚さを有す
る第５の層２９を成長させる。第５の層２９は完成イン
バータ内にチャネル領域を形成する。
【００４０】この第５の層２９の上に約１０20ｃｍ-3の
ドーパント濃度でｐ+ドープされ約５０〜１００ｎｍの
厚さで析出される第６の層３０を成長させる。第６の層
３０はほぼ絶縁層２３の表面の高さで終わっている。
ドーパント濃度でｐ+ドープされ約５０〜１００ｎｍの
厚さで析出される第６の層３０を成長させる。第６の層
３０はほぼ絶縁層２３の表面の高さで終わっている。
【００４１】第１の層２５、第２の層２６、第３の層２
７、第４の層２８、第５の層２９及び第６の層３０から
構成される層構造内にリソグラフィ工程を使用して少な
くとも第１の層２５内にまで達する第２の開口３１が形
成される。第２の開口３１はソース端子領域２２の表面
上まで達すると有利である。
７、第４の層２８、第５の層２９及び第６の層３０から
構成される層構造内にリソグラフィ工程を使用して少な
くとも第１の層２５内にまで達する第２の開口３１が形
成される。第２の開口３１はソース端子領域２２の表面
上まで達すると有利である。
【００４２】その後有利には７００〜８００℃での酸化
が実施されるが、その際第２の開口３１の表面に沿って
ゲート誘電体３２が形成される。酸化時間は、それぞれ
インバータ内でチャネル領域となる第２の層２６並びに
第５の層２９の表面にゲート誘電体３２の約５ｎｍの層
厚が生じるように調整される。その際ドーパント濃度の
違いによって強くドープされた第１の層２５、第３の層
２７、第４の層２８、第６の層３０及びソース端子領域
２２の表面にゲート誘電体３２の約５倍に増大された層
厚が生じる。同時に第６の層３０の表面の第２の開口３
１の外側にＳｉＯ2 層が生じるが、これは分かりやすく
するため図５には記入されていない。
が実施されるが、その際第２の開口３１の表面に沿って
ゲート誘電体３２が形成される。酸化時間は、それぞれ
インバータ内でチャネル領域となる第２の層２６並びに
第５の層２９の表面にゲート誘電体３２の約５ｎｍの層
厚が生じるように調整される。その際ドーパント濃度の
違いによって強くドープされた第１の層２５、第３の層
２７、第４の層２８、第６の層３０及びソース端子領域
２２の表面にゲート誘電体３２の約５倍に増大された層
厚が生じる。同時に第６の層３０の表面の第２の開口３
１の外側にＳｉＯ2 層が生じるが、これは分かりやすく
するため図５には記入されていない。
【００４３】第２の開口３１の内部に残留する空間はゲ
ート電極３３を形成するためｎ+ドープされたポリシリ
コンで満たされる。
ート電極３３を形成するためｎ+ドープされたポリシリ
コンで満たされる。
【００４４】絶縁層２３、第６の層３０及びゲート電極
３３の表面上に例えばＳｉＯ2 からなる分離層３４が施
される。分離層３４、第６の層３０及び第５の層２９に
より第４の層２８の表面上まで達する第３の開口３５が
形成される。第３の開口３５の側壁には絶縁スペーサ３
６が設けられる。この絶縁スペーサ３６は例えば薄いＳ
ｉＯ2 層の一様な析出及び引続いてのＳｉＯ2層の異方
性エッチングにより形成される。第３の開口３５は金属
化物で満たされるが、その際出力側接触部３７が形成さ
れる。入力接触部３８を形成するため分離層３４内のゲ
ート電極３３の上に接触孔を開け、金属化物を備える。
第１の供給電圧ＶDDに対する接触部３９を形成するため
分離層３４内に第６の層３０の表面上まで達し金属化物
を備えられるもう１つの接触孔が開けられる。ソース端
子領域２２は分離層３４及び絶縁層２３内の金属化物で
満たされた接触孔を介して図５内に示された切断面の外
側で接触化され、作動中に第２の供給電圧ＶSSと接続さ
れる。
３３の表面上に例えばＳｉＯ2 からなる分離層３４が施
される。分離層３４、第６の層３０及び第５の層２９に
より第４の層２８の表面上まで達する第３の開口３５が
形成される。第３の開口３５の側壁には絶縁スペーサ３
６が設けられる。この絶縁スペーサ３６は例えば薄いＳ
ｉＯ2 層の一様な析出及び引続いてのＳｉＯ2層の異方
性エッチングにより形成される。第３の開口３５は金属
化物で満たされるが、その際出力側接触部３７が形成さ
れる。入力接触部３８を形成するため分離層３４内のゲ
ート電極３３の上に接触孔を開け、金属化物を備える。
第１の供給電圧ＶDDに対する接触部３９を形成するため
分離層３４内に第６の層３０の表面上まで達し金属化物
を備えられるもう１つの接触孔が開けられる。ソース端
子領域２２は分離層３４及び絶縁層２３内の金属化物で
満たされた接触孔を介して図５内に示された切断面の外
側で接触化され、作動中に第２の供給電圧ＶSSと接続さ
れる。
【００４５】ソース端子領域２２、第１の層２５、第２
の層２６並びに第３の層２７はゲート誘電体３２及びゲ
ート電極３３とともににインバータのｎチャネルＭＯＳ
トランジスタＮを形成する（図６参照）。ｎチャネルＭ
ＯＳトランジスタＮ内では第２の層２６はチャネル領域
の作用をし、一方ソース端子領域２２及び第１の層２５
はソースの作用をし、第３の層２７はドレインの作用を
する。第４の層２８、第５の層２９、第６の層３０、ゲ
ート誘電体３２及びゲート電極３３はインバータのｐチ
ャネルＭＯＳトランジスタＰを形成する（図６参照）。
その際第５の層２９はチャネル領域の、一方第４の層２
８はソース端子領域の、また第６の層３０はドレイン領
域の作用をする。第４の層２８は第５の層２９とトンネ
ル効果により場合によっては１０20ｃｍ-3 のドーパン
ト濃度でｎ+ ドープされた領域とｐ+ ドープされた領域
との間に生じる接触部３５と接続されている。従って出
力側接触部３７は第４の層２８及び第３の層２７を介し
ても接触化される。インバータ内では入力信号Ｖinが入
力側接触部３８を介して印加され、出力信号Ｖoutが出
力側接触部３７を介して取出される。
の層２６並びに第３の層２７はゲート誘電体３２及びゲ
ート電極３３とともににインバータのｎチャネルＭＯＳ
トランジスタＮを形成する（図６参照）。ｎチャネルＭ
ＯＳトランジスタＮ内では第２の層２６はチャネル領域
の作用をし、一方ソース端子領域２２及び第１の層２５
はソースの作用をし、第３の層２７はドレインの作用を
する。第４の層２８、第５の層２９、第６の層３０、ゲ
ート誘電体３２及びゲート電極３３はインバータのｐチ
ャネルＭＯＳトランジスタＰを形成する（図６参照）。
その際第５の層２９はチャネル領域の、一方第４の層２
８はソース端子領域の、また第６の層３０はドレイン領
域の作用をする。第４の層２８は第５の層２９とトンネ
ル効果により場合によっては１０20ｃｍ-3 のドーパン
ト濃度でｎ+ ドープされた領域とｐ+ ドープされた領域
との間に生じる接触部３５と接続されている。従って出
力側接触部３７は第４の層２８及び第３の層２７を介し
ても接触化される。インバータ内では入力信号Ｖinが入
力側接触部３８を介して印加され、出力信号Ｖoutが出
力側接触部３７を介して取出される。
【００４６】互いに隣接する第１の開口内に複数個のイ
ンバータを配置すること及び１つのインバータの出力側
接触部を隣接するインバータの入力側接触部とそれぞれ
接続することにより本発明の製造方法を使用して簡単な
方法でリング発信器が形成される。
ンバータを配置すること及び１つのインバータの出力側
接触部を隣接するインバータの入力側接触部とそれぞれ
接続することにより本発明の製造方法を使用して簡単な
方法でリング発信器が形成される。
【図１】本発明によるソース端子領域及び開口のある絶
縁層を有する基板の断面図。
縁層を有する基板の断面図。
【図２】絶縁層の開口内に層構造を形成した後の基板の
断面図。
断面図。
【図３】層構造内に形成されている縦型ＭＯＳトランジ
スタの断面図。
スタの断面図。
【図４】縦型ＭＯＳトランジスタの平面図。
【図５】層構造内に形成されている縦型インバータの断
面図。
面図。
【図６】インバータの原理回路図。
１、２１ 基板 ２。２２ ソース端子領域 ３、２３ 絶縁層 ４、２４ 第１の開口 ５、２５ 第１の層 ６、２６ 第２の層 ７、２７ 第３の層 ２８ 第４の層 ２９ 第５の層 ３０ 第６の層 ８、３１ 第２の開口 ９、３２ ゲート誘電体 １０、３３ ゲート電極 １１、３４ 分離層 １２ 金属化物 ３５ 第３の開口 ３６ 絶縁スペーサ ３７ 出力側接触部 ３８ 入力側接触部 ３９ 第１の供給電圧ＶDDに対する接触部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３３１ Ｅ 9170−4Ｍ (72)発明者 フランツ ホフマン ドイツ連邦共和国 80995 ミユンヘン ヘルベルクシユトラーセ 25ベー (72)発明者 カール ホフマン ドイツ連邦共和国 30974 ウエニグゼン プフイングスタンガー ７
Claims (10)
- 【請求項１】 基板（１）の主面に第１の導電形により
ドープされているソース端子領域（２）を形成し、絶縁
層（３）を全面的に施し、この絶縁層（３）内に、ソー
ス端子領域（２）の表面上に達しソース端子領域（２）
の表面が部分的に露出されている第１の開口（４）を形
成し、この第１の開口（４）内に半導体物質のエピタキ
シャル成長中にその場でのドーピングでＭＯＳトランジ
スタのための少なくともチャネル領域（６）及びドレイ
ン領域（７）を含んでいる縦方向の成層（５、６、７）
を形成し、この成層内に少なくともドレイン領域（７）
とチャネル領域（６）を合計した厚さに相当するような
深さの第２の開口（８）を形成し、この第２の開口
（８）の表面の上にゲート誘電体（９）を施し、このゲ
ート誘電体（９）の上にゲート電極（１０）を施すこと
を特徴とする少なくとも１個のＭＯＳトランジスタを有
する集積回路装置の製造方法。 - 【請求項２】 層構造物（７）の表面と絶縁層（３）の
表面とがほぼ平面をなすように層構造物が第１の開口
（４）を満し、第２の開口（８）を導電性材料でほぼ満
し、その際導電性材料がゲート電極（１０）を形成する
ことを特徴とする請求項１記載の方法。 - 【請求項３】 成層（５、６、７）を４００℃〜７００
℃の温度範囲及び０．１ｍバール〜１０ｍバールの圧力
範囲での分子線エピタキシーにより又はＳｉＨ2Ｃｌ2ガ
ス又はＳｉＨ4 でのＲＴＰ−ＣＶＤ法により成長させる
ことを特徴とする請求項１又は２記載の方法。 - 【請求項４】 第１の開口（４）内に第１の導電形によ
りドープされている第１の層（５）を成長させ、この第
１の層（５）の上に第１の層とは反対の第２の導電形に
よりドープされチャネル領域を形成する第２の層（６）
を成長させ、この第２の層（６）の上に第１の導電形に
よりドープされている第３の層を成長させることを特徴
とする請求項１ないし３の１つに記載の方法。 - 【請求項５】 第１の層（５）を５０〜２００ｎｍの厚
さに、第２の層（６）を１０〜２００ｎｍの厚さに及び
第３の層（７）を５０〜２００ｎｍの厚さに成長させる
ことを特徴とする請求項４記載の方法。 - 【請求項６】 第１の開口（２４）内に第１の導電形に
よりドープされている第１の層（２５）を成長させ、こ
の第１の層（２５）の上に第１の導電形とは反対の第２
の導電形によりドープされチャネル領域を形成する第２
の層（２６）を成長させ、この第２の層（２６）の上に
第１の導電形によりドープされている第３の層（２７）
を成長させ、この第３の層（２７）の上に第２の導電形
によりドープされている第４の層（２８）を成長させ、
この第４の層（２８）の上に第１の導電形によりドープ
されチャネル領域を形成する第５の層（２９）を成長さ
せ、この第５の層（２９）の上に第２の導電形によりド
ープされている第６の層（３０）を成長させ、第４の層
（２８）の上にまで達しその側壁に絶縁スペーサ（３
６）を備えかつ導電材料で満たされる第３のの開口（３
５）を形成することを特徴とする請求項１ないし３の１
つに記載の方法。 - 【請求項７】 第１の層（２５）、第３の層（２７）、
第４の層（２８）及び第６の層（３０）をそれぞれ５０
ｎｍ〜２００ｎｍの厚さに成長させ、第２の層（２６）
及び第５の層（２９）をそれぞれ１０ｎｍ〜２００ｎｍ
の厚さに成長させることを特徴とする請求項６記載の方
法。 - 【請求項８】 チャネル領域を形成しない成層の層内の
ドーパント濃度を少なくとも１０19ｃｍ-3 に調整し、
チャネル領域を形成する層内のドーパント濃度を１０17
ｃｍ-3 〜１０18ｃｍ-3 に調整し、７００〜８００℃で
の熱酸化によりゲート誘電体を形成することを特徴とす
る請求項１ないし７の１つに記載の方法。 - 【請求項９】 基板（１）が少なくともその主面の範囲
内に第２の導電形によりドープされている単結晶シリコ
ンを含んでおり、ソース端子領域（２）を第１の導電形
によりドープされているイオンの注入又は拡散により基
板（１）の主面内に形成することを特徴とする請求項１
ないし８の１つに記載の方法。 - 【請求項１０】 基板（１）がシリコンウェハ、その上
に配設されている絶縁層及び更にその上に配設されてい
る単結晶シリコン層を有するＳＯＩ基板であり、ソース
端子領域（２）を単結晶層内に形成し、この単結晶層内
にこのソース端子領域（２）を囲む絶縁トレンチを形成
することを特徴とする請求項１ないし８の１つに記載の
方法。
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|---|---|---|---|
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|---|---|
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