TW274635B - - Google Patents

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274635 A7 Η:年》月]曰#正/父正/α充· Β7 五、發明説明（，） 發明背景 發明領域 本發明係藺於半導體元件之製造，特別是闞於结合 MOS電晶體之半導體元件的改良製造方法。 相關技術說明 積體電路，CMOS電晶體及理輯閘目前一般藉平面矽製 造技術而形成，其將源極，通道區域及汲極作横向配置 。這種設計所能獲得之閘長依所採用之光平板印刷術之 解析度及结構和調整之公差而定。典型之〇.6/iB閘長可 藉16M殖生達成，而典型之0.35ϋ π閘長可用64M殖生達成。 鑑於M0S電晶體之電性質及於複雜理輯電路上特別需 要之高填裝密度，進一步縮小横向通道長度是需要的。 於這些設計上，許多η -通道及p -通道電晶體必須互相絕 緣且互相連接。為了達成進一步之縮小，改良光平板印 刷術及塗漆與蝕刻技術是需要的。由於光平板印刷術之 有限解析度及因這些製程的结構與調整上之公差而日增 的問題，具有低於l〇〇nm通道長之電晶體是否能藉這些 製程可靠地製成是令人懷疑的。再者，縮小横向通道長 度之结果導致M0S電晶體之電性質改變，此種改變必須 藉將雜質注入通道區域及增加源極/汲極结構設計之複 雜度予Μ補償。當用電子束平板印刷術替代光學平板印 刷術時可藉平面技術達成較小结構。製造個別的•弈能 性的具有通道長縮短到50πβ之M0S電晶體巳在實驗室级 上藉電子束印刷器達成。但是，因電子束平板印刷術製 -3- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------餐------1Τ------.it (請先閱讀背面之注意事項再填寫本頁) 經濟部中央梯準局男工消费合作社印製 ^74635 A7 B7 五、發明説明（> ) 程動作緩慢，故在作大量生產半導髓時不經濟不適合。 在1980年代（請參閲，臀如，F.E. Holmes et al., Solid State Electronics, 17(1974), ρρ· 791 ff)曾 提出製造垂直電晶體之所謂V-MOS技術M作為上述製程 之另一替代製程。這些元件之源極，通道區域及汲極成 垂直層予生成於基片上。閘介電體及W電極區域形成在 具有V -型輪睇之溝的表面上。因此能製出具有通道長度 短於在當時之平板印刷術（lithography)所容許之長度 之電晶體。這種規劃和平面製造方法相較在理輯設計和 發展上並無多大意義，因為僅縮短這些電晶體之通道長 度會在整體電路上產生大量之寄生電容。 在DRAM記憶體之發展上，德卅儀器公司（Texas Instruments)(請參閱，臀如，W.F. Richardson et , al.， IDEM Dig. Tech. paper(1985), pp. 714-717)曾 提出將電晶體及電容器垂直整合於所謂”溝電晶體室” (trench tran sister cell)内之製程。這種設計所規劃 之電晶體含有約鈒之通道長度。但是僅溝中的電容 器配置随後普及於記憶體之發展中。 於W.Kiunke, 1992, pp. 2-3之論文引介中曾提出使 用分子束晶膜成長術可能性之概述。於分子束晶膜成長 術上，具有一個原子層等级之最小厚度的均匀層可在控 制的方式下製造。在添加含氣體雜質之晶膜成長階段時 在原地可注入範圃達1 0 14 c ar3到1 0 20 c nr3之雑質澹度。 垂直CMOS反相器之規劃案係作為應用例而提出討論。此 -4- 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） ---------ά------IT-----!.ii (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局貝工消費合作杜印製 五、發明説明 ( ) 1 1 規 劃 之 反 相 器 在 基 片 上 形 成 台 地 (η e s a ) 结 構 〇 此 台 地 结 1 1 I 構 包 含 具 有 垂 直 側 壁 之 η ρ η ρ η ρ 層 之 顚 序 〇 這 些 層 之 所 有 1 1 垂 直 側 壁 在 一 側 上 設 置 有 閘 介 電 體 及 閘 電 極 0 該 閘 電 極 -ν 請 1 1 僅 靠 閘 介 電 體 而 與 基 片 絕 緣 ♦ 因 此 這 種 結 構 顯 示 有 很 多 W 讀 1 背 1 寄 生 電 容 0 之 1 本 發 明 對 這 些 已 知 之 已 往 半 導 體 製 造 技 術 加 以 改 良 並 注 意 1 事 1 提 出 一 種 進 步 技 術 y 一 種 能 可 靠 地 製 造 更 小 之 M0S 電 晶 項 再 體 结 構 之 製 造 半 導 體 之 方 法 〇 本 發 明 係 關 於 製 造 通 道 長 4 本 \ 1 限 足 低 於 50 η η 範 圍 之 M0S 電 晶 體 的 製 造 方 法 〇 特 別 是 1 頁 1 1 本 方 法 適 用 於 製 造 小 巧 高 速 之 埋 輯 閘 0 1 1 發 明 概 述 1 1 本 發 明 係 於 基 片 如 矽 晶 圓 > 之 主 表 面 上 生 成 源 極 端 1 訂 面 區 域 0 此 源 極 端 面 區 域 能 形 成 於 δ夕 晶 圓 之 主 表 面 上 Μ 1 形 成 連 續 之 摻 雜 層 (d 0 P e d 1 a y er)及摻雜凹井（do p e d 1 I we 11 )兩者c 另外， 也能採用S 0 I 基片作為基片 這種 1 I 設 計 含 有 一 矽 晶 圓 » 在 5夕 晶 圓 上 之 絕 緣 層 及 配 置 於 該 絕 1 f 緣 層 上 之 單 晶 矽 層 〇 源 極 端 面 區 域 位 於 單 晶 矽 層 上 0 為 線 I 了 達 成 最 高 填 裝 密 度 » 其 四 周 Μ 絕 緣 溝 圍 繞 〇 1 1 俟 形 成 源 極 端 面 區 域 後 ( 具 有 第 1 開 孔 之 絕 緣 層 加 於 1 1 主 表 面 之 整 個 面 〇 源 極 區 域 之 其 後 表 面 在 第 1 開 P 内 未 1 I 受 覆 蓋 〇 至 少 含 有 M0S 電 晶 體 之 通 道 區 域 及 汲 極 區 域 及 1 1 最 好 另 外 含 有 源 極 區 域 之 垂 宜 層 序 藉 晶 膜 成 長 摻 雜 半 導 1 | 體 材 料 而 生 成 於 第 1 開 孔 内 〇 當 層 序 僅 包 含 通 道 區 域 及 1 汲 極 區 域 時 源 極 端 面 區 域 也 -5 作 為 源 極 區 域 〇 1 1 1 1 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
^4635 A7 B7
五、發明説明 ( ) I I 所 有 晶 膜 成 長 法 皆 適 用 於 產 生 垂 直 層 序 〇 此 層 序 最 好 I I I 藉 分 子 束 晶 膜 成 長 術 產 生 » 藉 此 晶 膜 成 長 術 可 產 生 特 別 I I 薄 之 層 〇 另 外 也 藉 選 擇 性 晶 膜 成 長 術 生 成 » 特 別 在 用 請 先 I S 1 H2 C 1 2 氣體之RTP -CVD (快 速 熱 處 理 -化學 蒸 箸 ) 閱 讀 I 背 I (R a p i c The Γ 19 a 1 P Γ 0 c e s s i ng -Che mi c a 1 V a P 0 I Λ D e ρ 〇 s it ion) 面 之 I 製 程 上 * 藉 此 製 程 注 入 適 宜 之 雜 質 氣 體 作 原 地 摻 雜 〇 當 i I I 事 I 採 用 非 選 擇 性 之 方 法 生 成 層 序 時 半 導 體 材 料 生 成 於 源 項 再 I | 極 端 面 區 域 之 表 面 及 絕 緣 層 之 表 面 兩 處 〇 半 導 體 材 料 Μ 填 寫 本 I Λ 單 晶 形 成 於 源 極 端 面 ί总 域 之 表 面 而 Μ 複 晶 形 成 於 絕 緣 層 頁 >W<· I I 之 表 面 〇 此 複 晶 半 導 體 層 随 後 視 單 晶 罾 之 结 構 而 可 作 選 I I 擇 性 之 去 除 〇 探 用 選 擇 性 晶 膜 成 長 術 具 有 省 掉 蝕 刻 步 驟 I I 之 優 點 〇 I 訂 之 後 於 層 序 上 形 成 第 2 開 孔 〇 此 第 2 開 孔 之 深 度 至 少 I 相 當 於 汲 極 區 域 及 通 道 區 域 ♦ 及 潛 在 地 1 源 極 區 域 之 厚 I I 度 之 和 〇 閘 介 電 體 生 成 於 第 2 開 孔 之 表 面 而 閘 電 極 生 成 I I 於 此 閘 介 電 體 上 0 當 HOS 電 晶 體 運 作 之 際 一 導 電 性 通 道 I I 在 通 道 區 域 内 沿 著 第 2 開 孔 之 表 面 形 成 〇 藉 這 種 方 法 能 線 I 製 出 具 有 良 好 電 性 質 之 M0S 電 晶 髖 1 因 為 第 2 開 孔 位 於 I I 全 無 晶 格 缺 陷 之 層 结 構 内 部 〇 I I 瑄 種 製 造 方 法 適 用 於 構 成 具 有 兩 個 相 互 有 Μ 之 互 補 電 I I 晶 體 之 反 相 器 0 為 達 此 巨 的 1 具 有 適 宜 摻 雜 之 層 序 形 成 I I 於 第 1 開 孔 内 〇 形 成 電 路 上 之 源 極 / 汲 極 區 域 之 層 注 入 I I 高 濃 度 雜 質 並 堆 積 成 厚 度 為 50 -200 n m 之 層 〇 形 成 電 路 上 I 之 通 道 15¾ 域 之 層 注 入 10 17 至 -6 10 18 cm -彐 範 圍 之 低 濃 度 雜 質 I I I I I I 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局負工消費合作社印聚 A7 _B7 五、發明説明（文） 並生成10-200nn,最好50-100nn之厚度。這些層之厚度 相當於對應MOS電晶體之通道長。 層的厚度配合第1開孔之深度使層序终止於幾乎完全 和絕緣層之表面成同一之平面上特別有利。藉此K形成 平面结構。提供形成少於或等於lO^cnr3雜質注入濃度 之通道區域之這些層，及形成大於或等於lO^cir3雑質 注入濃度之源/汲極區域之這些層特別期望；同時採用 在700-800C之熱氧化以形成閘介電體最為有利。當和 作為通道區域之較低摻雜濃度之層比較時，此較高摻雜 澹度區域之閘介電體因此形成約有5倍大之厚度。在源 極/汲極區域之表面上之閘介電體之較大厚度遂減少重 叠之電容量。 本發明之另外特激及優點將由下面參照附圖對最佳實 例，所作之詳细說明而可明白。 圖式簡述 圖1表源極端面區域及具有開孔之絕緣層之基）=!。 圖2表示於絕緣層之開孔内形成層结構後之基片。 圖3表示形成層結構之垂直M0S電晶體。 圖4表示垂直M0S電晶體之俯視圖。 龎5表示形成層結構之垂直反相器。 圖6表示反相器之電路示意圖。 最佳實例詳述 圖1表示本發明之最佳實例，其内具有源極端面區域 2之M0S電晶體生成於P -摻雜，單晶矽之基片1之主表 -7 - 本紙張尺度適用中國國家標準（CNS ) A4规格（21〇X297公釐） ---------------,1T----— /-^ (請先閲讀背面之注意事項再填寫本頁) 274635 A7 B7 五、發明説明（b ) 面上。該源極端面區域之Π + -摻雜。源極端面區域2被 注入P , Sb或As且具有約lO^c*·3之雜質注人濃度。源 極端面區域2能形成為埋鑛之層或凹井兩者之一。 絕緣層3 ，如S〖02 ,被加上俾覆篕源極端面區域2 之表面。此係藉堆積或氣化形成厚度約200nmW達成。 第1開孔4係藉平板印刷術形成於絕緣層3上。舉個例 說，第1開孔4可藉各向異性蝕刻而形成。源極端面區 域2之表面曝露在第1開孔4之區域内。 全然填滿第1開孔4並形成全然和絕緣層3成同一平 面之表面層结構，最好藉選擇性晶膜成長而形成於第1 開孔4内。溫度範圍在400到70〇υ之間及壓力範圍在 O.lmbar到lOrobar間之分子束晶膜成長法或以SiH2 C1 2 氣體作為流程氣體之R T P - C V D法特別適用於選擇性晶膜 成長。形成層序之層的摻雜在進行晶_成長時藉將含氣 體雜質加於流程氣體而於原地進行。特別是加上A s Η 3 , S b Η 3或Ρ Η 3以形成η -摻雜層。而生成ρ -摻雜層則加上 Β 2 Η 6 ° 經濟部中央標準局MC工消费合作社印製 (請先閱讀背面之注意事項再填寫本頁) 第1層5在第1開孔4内生成於源極端面區域2之表 面上。第1層5為η+-摻雜，其係被注入雜質濃度約為 IO^ciT3之Sb或As。第1層5如圖2所示那樣，生成為 厚度約為50nm之層。第2層生成於第1層5上，此第2 層6當進行晶膜成長之際藉於原地加上B2H6 Μ形成P-摻雜。第2層6具有摻雜濃度約為lO^cm-3及厚度約為 5〇nm。第2層6形成通道區域。形成汲極區域之第3層 -8 - 本紙張尺度逍用中國國家標準（CNS ) A4規格（210X297公釐） 2746SS at B7五、發明説明（7 ) 7生成於第2層6上。第3層7為具有摻雜灃度約為 經濟部中央標準局貝工消費合作社印製 。r 步 構第開圖 介厚係極 聚摻成 2 俾晶道之00 長形 W 结，2如 閘成數源 器+_形域 U2電通 SIJ7 成1711115第好 成形因及 相n+6區1^域$之501 膜之層。最。生上個面 反為層面 區M0體到 〇 SWH641 成 8 成M面 5 表+_。2端03面。晶低40 行 孔第而孔而化表為之n+10第極mM端置電度在 進。W 開由刻開刻氧之高 7 。用極之源 U 極配 S 厚圍 當#°1 於蝕 2 蝕藉 6 度層容係電雜及is源之M0小範 7 ’第，時上第上下層厚 3 電隙閘摻 於直。最度 層彡15滿嫌構。面度 2 ，第«間為P-層 Θ 成垂定有溫 形 _ 相 3 ^ 填步结 5 表溫第間，重餘成為 1ί 生線限具用 Μ1 互 第 全刷層層之之在期 5 少剰形.，第 係直所。採 此¾¾完印之 1 域圍使這層減之即域之— 5 一 圍定或 。g«成板成第區範定於 1 以内矽區域#ϊ層成範限法 器^¥形平組入面^設。第此 8 聚極區-ίι 極之所長 流厚 ο相 Λ、、之，行所進端00之體之如孔雜汲極 + 第汲 0〇 度成反πίβ 示進 7 伸極118間電度。開摻成源sη。 及孔厚膜 + go 所當層延源oi時介濟面 2+ 形成 W 域道開之晶 CH1283 少在 7 化之雜表第 C7 形 β 區通 26 束 之 Α 為圖孔第至樣為氧 Ε 摻之在此層 .，Μ 極，第層子 η 區 -3將約如開及須那在 。5!1高域 ，。3 域-U源極被 2 分 CID藉度 ，26 必示著 9 為在區後填第區一 效源寬第藉 每 20時厚 7 第層 8 所接體約成面之充之道 有保之被可 10驟成層 2 孔 3 電度形端 矽雜通，之確體長層 ------------------ΐτ-------^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） A7 274635 B7 五、發明説明（S ) 之間及®力範園在O.lnbar到lOrabar之間之RTP-CVD法製 成。這種層的厚度為依本發明能製作之通道長之下限。 於絕緣暦3 ，第3層7 ,及形成閘電極10之聚矽充填 物之整個表面上生成絕緣層11。於絕緣層11上開孔通到 閘電極10及作為汲極區域之第3層7 ,該孔並充填有金 顧化物12。源極端面區域2 ,譬如藉填充有金颶化物之 深植通孔而與第1開孔4接觸，該金鼷化物穿通絕緣層 11及絕緣層3 。當M0S電晶體運轉期間，源極端面區域2 係接至供給電壓VSS，第3層7係接至供給電壓,及 閘電極10係接至閘電極G 。 圖4表示參照圖3說明之M0S電晶體之平面圖。圖3 表示圖4之M-M處之斷面。於本例裡，填充有層结構 之開孔4之尺寸為1.2t/mX2.2//m。限定電晶體寬度之 第2開孔具有0.8/1/111乂〇.8/[/1〇之尺寸。在作為汲極區域 之第3層7上通孔及閘電極10具有約為0.4WmX 0.4// m 之横斷面，第2開孔8之横斷面如圖4之虛線所示。 源極端面區域22形成在，譬如，由圖5所示之P-摻雜 ，單晶矽所組成之基H21之主表面上以製作反相器。源 極端面區域22係為具有10 2Q cm3源極區域濃度之n + -摻 雜。源極端面區域22可形成為連鱭之層或為凹井（well ) 。源極端面區域22最好由擴散形成。 由，譬如，係Si02所形成且具有厚度，譬如係350nm 之絕緣層23係加於源極端面區域22之整個表面。第1開 孔24設於絕緣層23上。第1開孔24用平板印刷術，譬如 -10- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） '^------,-ιτ-----'4 (請先W讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消費合作社印製 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（9 ) ，藉各向異性（C^isot「opic)蝕刻而生成。源極端面區域 22之表面在第1開孔24内曝露。 全然填滿第1開孔24之矽曆结構係藉選擇性晶膜成長 法而生成於第1開孔24内。進行選擇性晶膜成長法如利 用溫度範圍在400-700D及壓力範園在0.1到lOmbar之 SiH2 Cl2氣體之RTP-CVD晶膜成長俾主要在矽之表面上 生成矽而在絕緣層23之表面上沒有矽生成。這些層係藉 加上適宜之雜質氣體而於原地堆積雜質。 形成源極區域之第1層25生成於源極端面區域22之表 面上之第1開孔24内，此第1開孔24為具有雜質澹度約 為lOWcra·3之n + -摻雜。第1層25生成之厚度約為50-lOOnm。為P -摻雜且具有厚度約為50ηιπ之第2層26係生 成於第1層25上。第2層26形成反相器之通道區域。第 2層2 6具有約為1 0 18 c nr3之雜質濃度。為η + -摻雜且具 有雜質濃度約為lOWcnr3和厚度約為50-lOOnni之第3層 27生成於第2層26上。為p + -摻雜且具有雜質濃度約為 ΙΟ20^-3和厚度約為50-100nm之第4層28生成於第3層 27上。為η-摻雜且具有雜質濃度約為lO^cnf3和厚度约 為50nm生成於第4層28上。第5層29形成為已完成之反 相器之通道區域。 為P + -摻雜且由約為ΙΟ20^·3之雜質澹度堆積而成並 具有厚度約為50-100nm之第6層30生成於第5層29上。 第6層30全然和絕緣層23之表面齊平。 當進行平板印刷術之際至少延伸進入第1層25之第2 -11- 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） ---------1^------IT-----!# (請先閲讀背面之注意事項再填寫本頁) 274635 經濟部中央標準局負工消費合作社印聚 五、發明説明 C ) 1 1 1 開 孔 3 1 形 成 於 由 第 1 層 25 1 第 2 層 26 , 第 3 層 27 1 第 4 1 1 I 暦 28 * 第 5 層 29 及 第 6 曆 30所 組 成 之層 结 構 内 〇 該 第 2 I 1 開 孔 3 1 最 好 係 延 伸 到 源 極 端 面 區 域 22之 表 面 上 〇 />-v 請 1 1 之 後 » 進 行 氧 化 最 好 係 在 700- 8 0 0它溫度下， 以沿 閲 讀 1 背 1 著 第 2 開 孔 3 1 之 表 面 形 成 閘 介 電 體 32 〇 氧 化 時 間 之 設 定 Λ 之 1 使 第 2 層 26 及 第 5 層 29 之 層 厚 形 成 約5 η 該第2 層2 6 注 意 1 事 1 及 第 5 層 29係 各 白 形 成 為 反 相 器 内 之通 道 區 域 〇 由 於 雜 項 再 1 瑁 濃 度 之 不 同 t 在 高 摻 雜 之 第 1 層 25 , 第 3 層 27 * 第 4 填 寫 本 1 Λ 層 28 • 第 6 層 30 之 表 面 及 在 源 極 端 面區 域 22 之 表 面 上 因 頁 *—^ 1 I 此 產 生 約 為 5 倍 之 層 厚 〇 同 時 t Si 0 2層係形成於在第 1 I 2 開 孔 3 1 外 側 之 第 6 層 30 之 表 面 » 為清 楚 起 見 9 圖 5 未 1 1 示 出 Si 0 2層（ )第2 開孔3 1内之剩餘間隙係充填η -摻 1 訂 雜 聚 矽 俾 形 成 閘 電 極 33 〇 1 譬 如 為 Si 02之絕緣層34形成於絕緣層23, 第6 層30 1 1 及 閘 電 極 33 之 表 面 上 〇 延 伸 到 第 4 層28 之 表 面 之 第 3 開 1 I 孔 穿 過 絕 緣 層 3 4 第 6 層 30及 第 5 層29 而 形 成 〇 第 3 開 1 孔 35 之 側 壁 設 置 有 絕 AJL 緣 間 隔 件 36 〇 絕緣 間 隔 件 36係 藉 * 線 I 譬 如 t 堆 積 薄 S i 0 7 層及然後對該S i 0 2 層 施 予 各 向 異 性 1 1 蝕 刻 而 形 成 〇 第 3 開 孔 35被 充 填 金 靨化 物 Μ 形 成 輸 出 接 1 1 點 37 〇 閘 電 極 33 上 之 通 孔 開 於 絕 緣 層34裡 並 有 金 靨 化 物 1 I Μ 形 成 輪 入 接 點 36 〇 延 伸 到 第 6 層 30之 表 面 之 另 外 通 孔 1 1 開 於 絕 緣 層 34上 並 有 金 圈 化 物 Μ 形 成第 1 供 給 電 壓 V 1 | 之 接 點 39 〇 源 極 端 面 區 域 22係 在 teal 圓 5所 示 之 外 側 與 充 填 1 1 有 金 鼷 化 物 之 絕 緣 層 34及 絕 緣 層 23 之通 孔 接 觸 〇 此 源 極 1 1 I -12- 1 1 1 本紙張尺度逋用中國國家揉準（CNS ) A4規格（210X297公釐） 經濟部中央橾準局貞工消费合作社印製 ^74635 at B7 五、發明説明（π ) 端面區域22在運轉之際係接至第2供給電壓VDD。 源極端面區域22,第1層25，第2層26及第3層27埋 同閜介電體32及閘電極33形成匾6所示之反相器之η-通 道MOS電晶體N 。於N -通道電晶體N,第2層26作為通 道區域，而源極端面區域22及第1層25偁作為源極及第 3層27作為汲極。第4層28,第5層29,第6層30,閘 介電體32及閘電極33係形成圖6所示之反相器之P -通道 MOS電晶體P 。第5層29因此係作為通道區域而第4層 28作為源極端面區域及第6層係作為汲極區域。第4層 27經通道效應或接點35而接至第5層28,前述接點35凸 起於具有雜質濃度為lO^cm·3之n + -摻雜區域及P + -接 雜區域之間，因此輸出接點38也經由第4層28,而接於 第3層27。輸人信號Vin經由輸入接點38而加於反相器 ，輸出信號由輸出接點37輸出。 利用本發明之製造方法可用簡單之方式構成圓形振潘 器，其係將多數之反相器接鄰配置，多數之開孔邊連邊 設置及分別將反相器之輸出接點接至下一個反相器之輸 入接點。 本發明可作許多细部變更，修改及改變。本說明書敘 述及附圈所示之所有事件僅用為說明而已。因此，本發 明係僅受申請專利範園各項及精神所限制。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------；-裝------訂-----線 (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

  1. as 斧t a、曰修土/人& / 先 C8 D8 六、申請專利範圍 第83 109590號「製造具有至少一金氣半電晶鳍之積g 電路的方法」專利案 （84年8月修正） 巧申請專利範圍 1. 一種製造半導體元件之方法，包含下列步驟： '於基片上生成源極端面區域； 於源極端面區域上堆積第1絕線層； 於第1絕緣層上設置第1開孔而曝露源棰端s Ε ί或 之表面； 於源極端面區域之表面以原地摻雜法藉半胃|g # g 之晶膜成長而堆積第1摻雜層； 於第1摻雜層上以原地摻雜法藉半導體材料；^M 成長而堆積第2摻雜層； 於第2摻雜層上以原地摻雜法藉半導體材料之晶膜 成長而堆積第3摻雜層； 第1、第2及第3摻雜層所形成之垂直層序中各層 均至少包含金氣半電晶體之一通道區域及一汲極區域； 於第3摻雜層上設置第2開孔，此第2開孔至少延 伸進入前述第1摻雜層； 於第2開孔之内面堆積一介電髏； 經濟部中央標隼局員工消費合作社印製 __I----Μ ^--^1 I----訂 (請先閱讀背面之注意事項再填寫本頁) 用摻雜多晶矽充填第2開孔以形成閘電極； 將第2絕緣層堆積於摻雜多晶矽上； 設置電接點於第3摻雜層； 設置電接點於閘電極，·及 設置電接點於源極端面區域。 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210X297公釐） 5 3 64- 7 ABCD 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 2. 如申請專利範圍第1項之製造半導體元件之方法，其 中堆積該第3摻雜層之步驟包括將該第3摻雜層堆積 高到其頂部表面實質上和第1絕緣層之表面一致。 3. 如申請專利範圍第1項之製造半導體元件之方法，其 中生成源極端面區域之步驟包括形成摻雜凹井。 4. 如申請專利範圍第3項之製造半導體元件之方法，其 中生成源極端面區域之步驟包括形成連缠之摻雜層。 5. 如申請專利範圍第1項之製造半導體元件之方法，其 中堆積第1 ,第2及第3摻雜層之步驟，每一步驟皆 含有藉分子束晶膜成長法以堆積摻雜層之步驟。 6. 如申請專利範圍第5項之製造半導體元件之方法，其 中堆積第1 ,第2及第3摻雜層之步驟，每一步驟皆 包括藉選擇性晶膜成長法以堆積摻雜層之步驟。 7. 如申請專利範圍第5項之製造半導體元件之方法，其 中藉分子束晶膜成長之堆積摻雜層之步驟在溫度為 400到700 T：之範圍及壓力為0.1mba「到10mbar之範圍 下進行。 8. 如申請專利範圍第6項之製造半導體元件之方法，其 中藉選擇性晶膜成長以堆積摻雜層之步驟為用 S i Η 2α 2氣體之RTP-CVD製程進行，溫度範圍在400至 7001C,壓力範圍在0.1至lOrabar 。 9. 如申請專利範圍第6項之製造半導體元件之方法，其 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X 297公釐） ---------A-------IT (請先閣讀背面之注意事項再填寫本頁) ^4635 A8 B8 C8 D8 申請專利範圍 中藉選擇性晶膜成以堆積摻雜層之步驟為用SiH + 之RTP-CVD製程進行，溫度範圍在400至700 1C,壓力範 圍在 0.1 至 lOmbar* 。 10.如申請專利範圍第1項之製造半導體元件之方法， 其中第1摻雜層具有和第2摻雜層相反之極性。 ---------Η-------訂------t (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -3- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3896158B2 (ja) * 1993-02-04 2007-03-22 コーネル・リサーチ・ファウンデーション・インコーポレイテッド マイクロ構造及びその製造のためのシングルマスク、単結晶プロセス
DE4417150C2 (de) * 1994-05-17 1996-03-14 Siemens Ag Verfahren zur Herstellung einer Anordnung mit selbstverstärkenden dynamischen MOS-Transistorspeicherzellen
US5872374A (en) * 1996-03-29 1999-02-16 Motorola, Inc. Vertical semiconductor device
US5929476A (en) 1996-06-21 1999-07-27 Prall; Kirk Semiconductor-on-insulator transistor and memory circuitry employing semiconductor-on-insulator transistors
DE19653107C2 (de) * 1996-12-19 1998-10-08 Siemens Ag Verfahren zur Herstellung einer Speicherzellenanordnung
DE19711482C2 (de) * 1997-03-19 1999-01-07 Siemens Ag Verfahren zur Herstellung eines vertikalen MOS-Transistors
US5864158A (en) * 1997-04-04 1999-01-26 Advanced Micro Devices, Inc. Trench-gated vertical CMOS device
US6191470B1 (en) 1997-07-08 2001-02-20 Micron Technology, Inc. Semiconductor-on-insulator memory cell with buried word and body lines
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US6072209A (en) 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US6066869A (en) 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US6528837B2 (en) * 1997-10-06 2003-03-04 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US5907170A (en) 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US6069390A (en) 1998-01-15 2000-05-30 International Business Machines Corporation Semiconductor integrated circuits with mesas
US6177299B1 (en) 1998-01-15 2001-01-23 International Business Machines Corporation Transistor having substantially isolated body and method of making the same
US6025225A (en) 1998-01-22 2000-02-15 Micron Technology, Inc. Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same
US6242775B1 (en) * 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
US6304483B1 (en) 1998-02-24 2001-10-16 Micron Technology, Inc. Circuits and methods for a static random access memory using vertical transistors
US6097242A (en) 1998-02-26 2000-08-01 Micron Technology, Inc. Threshold voltage compensation circuits for low voltage and low power CMOS integrated circuits
US5991225A (en) 1998-02-27 1999-11-23 Micron Technology, Inc. Programmable memory address decode array with vertical transistors
US6124729A (en) 1998-02-27 2000-09-26 Micron Technology, Inc. Field programmable logic arrays with vertical transistors
US6492232B1 (en) 1998-06-15 2002-12-10 Motorola, Inc. Method of manufacturing vertical semiconductor device
US6208164B1 (en) 1998-08-04 2001-03-27 Micron Technology, Inc. Programmable logic array with vertical transistors
US6134175A (en) 1998-08-04 2000-10-17 Micron Technology, Inc. Memory address decode array with vertical transistors
US6500744B2 (en) 1999-09-02 2002-12-31 Micron Technology, Inc. Methods of forming DRAM assemblies, transistor devices, and openings in substrates
KR100422412B1 (ko) * 2001-12-20 2004-03-11 동부전자 주식회사 수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 및그 제조 방법
US7071519B2 (en) * 2003-01-08 2006-07-04 Texas Instruments Incorporated Control of high-k gate dielectric film composition profile for property optimization
US6913959B2 (en) * 2003-06-23 2005-07-05 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device having a MESA structure
US8618600B2 (en) * 2008-06-09 2013-12-31 Qimonda Ag Integrated circuit including a buried wiring line
CN109326595B (zh) 2017-07-31 2021-03-09 联华电子股份有限公司 半导体元件及其制作方法
CN116230763B (zh) * 2022-03-18 2024-03-15 北京超弦存储器研究院 Mos管、存储器及其制作方法
WO2023173679A1 (zh) * 2022-03-18 2023-09-21 北京超弦存储器研究院 晶体管及其制作方法、存储器、电子设备

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4412868A (en) * 1981-12-23 1983-11-01 General Electric Company Method of making integrated circuits utilizing ion implantation and selective epitaxial growth
EP0098111B1 (en) * 1982-06-24 1989-08-09 Harris Semiconductor Patents, Inc. Vertical igfet device and method for fabricating same
US4788158A (en) * 1985-09-25 1988-11-29 Texas Instruments Incorporated Method of making vertical inverter
US4740826A (en) * 1985-09-25 1988-04-26 Texas Instruments Incorporated Vertical inverter
US4824797A (en) * 1985-10-31 1989-04-25 International Business Machines Corporation Self-aligned channel stop
US5072276A (en) * 1986-10-08 1991-12-10 Texas Instruments Incorporated Elevated CMOS
US5164325A (en) * 1987-10-08 1992-11-17 Siliconix Incorporated Method of making a vertical current flow field effect transistor
US4992838A (en) * 1988-02-29 1991-02-12 Texas Instruments Incorporated Vertical MOS transistor with threshold voltage adjustment
US4942445A (en) * 1988-07-05 1990-07-17 General Electric Company Lateral depletion mode tyristor
US4951102A (en) * 1988-08-24 1990-08-21 Harris Corporation Trench gate VCMOS
JPH0266969A (ja) * 1988-08-31 1990-03-07 Nec Corp 半導体集積回路装置
US4994871A (en) * 1988-12-02 1991-02-19 General Electric Company Insulated gate bipolar transistor with improved latch-up current level and safe operating area
MY107475A (en) * 1990-05-31 1995-12-30 Canon Kk Semiconductor device and method for producing the same.
US5240865A (en) * 1990-07-30 1993-08-31 Texas Instruments Incorporated Method of forming a thyristor on an SOI substrate

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Publication number Publication date
US5443992A (en) 1995-08-22
DE59407691D1 (de) 1999-03-04
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