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經濟部中央標率局員工消費合作社印— 313699 A7 B7五、發明説明(1 ) 發明說明 . MOS(金鼷氧化物半導體)電晶體在採行種種方法後,可 使操作電壓低於3伏,且減少功率消耗。除了使用單晶 矽晶圓為基材外,尚可用SOI(矽於絕緣體之上)基材,其 含有一單晶矽層,其下之涵緣層,及在後者之下之支撐 晶圓。 M0S電晶體在SOI基材中之簞晶矽中製造。在此情況下 ,M0S電晶體主動區因為切去周緣之矽,因此與周圍元 件DC絕緣,這可抑制諸如鎖定(Utch-up)之寄生效應。 在同樣之操作速度下,在SOI基材上之M0S電路較在單 晶矽中功率消耗低。 在SOI基材之M0S電晶體,主動區之絕緣區有人採用對 單晶砂晶圓之MESA触刻法(例如參見8丨11(;〇11_〇11_ Insulator Technology Jean Pierre Col i n g e , K. 1 u w e r Academic 1991第94-98頁)。在垂直方向中,MOS電晶體 由在下面之絕緣層絕緣。為製作MOS電晶體,在MESA之 表面可提供閘極氧化物。在上可加上如多晶矽之閘電極 。為與閘極線連接,閘電極部分延伸到MESA側壁上。此 需要閘極侧壁控制,且會引起不良之”邊角效應(Corner ef feet > „此引發非理想之次臨限特性。此外,在熱氧化· 形成閘電介質時,在MESA之矽邊緣會有氧化物變薄現象 。瑄會引起過早的氧化物之崩潰。 為避免側壁效應,J.H.Choi等人在IEDN’94之第6.4 5頁 發表設立一修正之LOCOS絕緣,Μ使主動區絕緣。在LOCOS -3- • n^i -^1^1 Ί'*·裝-- (請先閲讀背面之注意事項再填寫本頁) 訂| Τ i-------· 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) 313699 Λ7 Μ Β7 ι五、發明説明(2 ) , 製程中,係在單晶矽層中產生機械應力。此外,並木確 保層之一致性。此外,在結構降至0.25wi時,很難製 作LOCOS製程,因此限制了堆積密度。 雖然P.V.Gilbert等人在VLSI'95第37頁δ表薄膜SOI 之修正LOCOS製程,可達成小於0.5W®之结構大小,但 需要額外層沈積及蝕刻步驟,因此甚為昂貴。 再者,LOCOS製程會形成所諝之鳥喙(beak),使SOI基 材之單晶矽層變薄。如層因M0S速度要求而變薄,這會 更引起源極/汲極接觸阻抗增加,J.M.Hwang等人在 VLSI’94第33頁提出對SOI基材之矽層變薄之改善方法, 即是選擇性成長矽。 本發明之目的在於提供具有至少一 M0S電晶體電路配 置之製程,其可增加M0S電晶體堆積密度,且不會引起 閘極側壁控制,或是閘氧化物邊緣之崩潰。 根據本發明之申請專利範圍第1項可達成上述目的。 本發明進一步之特點則可參閱其他之申請專利範圍。 在根據本發明之製程中,首先在一 SOI基材之單晶矽 - -- -- - - ...... - - -I ml -if— ........ii im n (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 單材會結間 ,單 之基面層緣化在 材01側多絕薄只 基as之在之物質 OI,fi構層面化介 ls—構结極側氧電 與 結曆電構之閘 且 5|層多一结構。 層多在第層結潰 極傾。使多矽崩 電一出 , ,晶早 一 了露驟面單過4-第成暴步方及之 _ 一 形圍一 一制緣 及.將周下另.控邊 質此其在。壁物 介。在。極側化. 電構會物電極氧 閘建面隔閘閘極 一 起表間一免閘 上一層緣成避免 加層緣絕形將遊 上矽絕成中物而 層 晶之形 構隔因 ------- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 . B7 五、發明説明(3 ) 晶矽層表面,而不在其側面形成。 絕緣間隔物在多層结構之側面形成後,可在整個區域 之上加上一第二電極層。此第二電極層和閘電極一起形 成。在此同時,可Μ在多層結構上做出突出之閘電極接 線,例如閘極接線平面。 在第一及第二電極層之間可設立其它之層,例如漂浮 閘(floating sate)。此其它之層可與形成多層结構之 第一結構,或與形成閘電極之第二结構一起形成。 經濟部中央樣率局員工消費合作社印裝 「裝-- (請先閲讀背面之注意事項再填寫本頁) 丨1_ 在多曆結構之單晶矽層中,M0S電晶體之源極-汲極 區在閘電極之側形成。因此,在形成閘電極時,不會破 壞在多層结構之側的絕緣間隔物,在間隔物與閘電極間 會產生缺口。根據本發明之申請專利範圍,提供有絕緣 間隔物之閘電極及用選撺矽磊晶來填補缺口。在磊晶矽 及其下之單晶矽中形成源極-汲極區域。上述製程之優 點為M0S電晶體本質上有平面表面。如用有單晶矽之SOI 基材,且其厚度為20至100 nm,此有於完全空乏通道 之快速M0S電晶體,此结構之優點為在源極-汲極區有 更多之矽'。如在源極-汲極區表面要形成金饜矽φ物時 ,此磊晶之填補更為有用,因矽化物形成時要消耗矽, 此措施可使源極-汲極區在形成矽化物時不致消耗。 在本發明範圍內包括在第一结構步驟時,同時由第一 電極層、閘電介質及單晶矽層作出用於大量M0S電晶體 之多層结構。 如各涸M0S電晶體之閘電極要作不同之摻雜,可在多 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明(4 ) 層結構形成後施行,例如可用軍式植入。在此情況下, 閘電極之摻雜可有不同之摻雜濃度及導電型態。尤其在 生產有摻及p+閘電極之CMOS電晶體時,更為有利,因 多曆結構可遊免η+及P+閘電極間之側向摻雜物之擴敗。 在此情況下,最好在第二電極層形成時,作出連接不 同閘電極之閘極線平面。 在形成多層結構後,相鄰之多曆結構間隙用絕緣材料 填補。這使第二電極層係在一平面上形成。 本發明可參考說明性實施例及附圖而更為清楚。 \第1圖是具備有閘電介質、第一電極層及共罩之SOI 基材。 第2圖是形成多層结構及其側面之第一絕緣間隔物之 SO I基材。 第3圓是第2圖之平面圖。 第4圖是沈積第二電極層、外罩層及形成光罩後之SOI 基材剖面。 第5圖是形成閘電極後之SOI基材。 第6画是第5圖之平面圖。 第7圖是在閘電極侧逢形成第二絕緣間隔物後,第6 國之SOI基材沿V1-V1之剖面。 第8圖是在用選擇磊晶成長矽及源極/汲極區形成後 ,第6圖之SOI基材沿VI-VI之剖面。 第9画為第6 _之SOI基材沿1X-IX之剖面。 一 SOI基材包含一支座1、一絕緣層2及一單晶矽3。 -6- -m turn In In · (請先鬩讀背面之注意事項再填寫本頁) 裝! ---IT-;;------Ί----- 本紙張尺度適用中國國家標率(CNS ) A4规格(210X297公釐) 經濟部中央標準局員工消費合作社印製 313699 A? B7 五、發明説明(5 ) 支座1例如可有一單晶矽晶圓。絕緣層2例如具有厚度 400nn之SiOj。單晶矽3例如可為60nai之η-摻雜矽。 在單晶矽曆3上加上一閘電介質4。此閘電介質可為 ,用熱氧化形成且厚度為6na之SiO_2 (見第1圖)。 在閘電介質4上加上一第一電極層5。第一電極層5可 為有或無摻雜之非晶矽或多晶矽,厚度為200nm。 在第一電極層5表面上形成界定單晶矽層3中MO S電 «晶體主動區之光罩5。 一光罩6,其界定單晶矽層3中M0S電晶體主動區之配 置,係形成於第一電極層5之表面上。 利用多級非等向蝕刻製程,如(:1^3/02及8(:13/[1(:1,可 形成第一電極層5、閘電介質4及單晶矽層之结構。這 可形成各有一 M0S電晶體動區之多層結構7(見第2圖)。 利用具備有完全覆蓋之電介質層及用非等向方法蝕刻電 介質層,即可在多層結構側面形成第一絕緣間隔物8。 第一絕緣間隔物8例如可用SiO或Si、sN4形成。 在任何情形下,第一絕掾間隔物8 K環狀園住多層結 構7(見第3圖之平面圖)。每一多層結構7由絕緣層2與 支座1 _開及由第一絕緣間隔物8與相鄰多層结構隔開 。在第一絕’緣間隔物8之外暴露出絕緣層2之表面。 其後,如第一電極層5未摻雜,可將其摻雜。例如可 由砷植入(5xi0lscs_2,50Kev),或用氣相沈積。 在整個表面沈積一第二電極層9。此第二電極層9例如 可用摻雜、非晶或多晶矽,金鼷矽化物,如Tin或V之類 -7 - 本紙張尺度適用中國國家標準(CNS ) A4规格(210X 297公釐) (請先閱讀背面之注意事項再填寫本頁) .-N装.
、tT 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明(6 ) 金鼷,或Μ上之姐合所形成。其沈積厚度例如可為50至 200ηπι(見第 4 圖)。 在該第二電極層上面用如TEOff形成一外罩層1 0。外罩 層10厚度例如可為20πβ。 利用光罩11,可形成外罩10、第二電極層9及已定形 之第一電極層5之结構(見第5圖)。此可用多趿非等向 腐蝕,例如,用(:評:3/02及^13/1^1。在此例中,閘電 極12由第一電極層5形成。連接每一閘電極9之閘接線 9’由第二電極層9形成(見第6圖之平面圖)。閘接線9’ 可由自行配向而連接至在.主動區中之閘電極12。 將TE0S-Si(^或作匹配沈積及非等向蝕刻後,可 在閘電極12及外罩層10之側邊形成第二絕緣間隔物。在 間隔物被蝕刻時,閘電介質在側向被去除(相對閘電極-12),單晶矽層3之表面會在主動區中暴露出(見第7圓)。 在單晶矽層3之露出表面上作選擇磊晶即可成長一矽 區14。選擇磊晶例如可用Si Hcl.3。矽區14成長之厚度最 好對齊第一絕緣間隔物8之頂端(見第8圖)。 用已知之雛子植人、光製圓技術(未說明细節)及熱處 理方法,形成NMOS或PM0S電晶體之摻雜及p_+源極/汲 極區15及16。源極/汲極區15及16在矽區14及在單晶矽 區3之下部延伸。 為了完成電路配置,用如BPSG來覆蓋,並加Μ平面化 。接著蝕刻出連接至源極/汲極區15及16及閘.電極12之 接點開孔,並加Κ金靨化。疽些步驟不再细說。 -8 - (請先閱讀背面之注意事項再填寫本頁) ..-----------.--τ--^.m---
、tT cl^i 1^1 _nl m In— n.— m mf— —i · 本紙張尺度適用中國國家標準(CNS ) A4规格(210X 297公釐) 313699 at B7五、發明説明(7 ) 閛接線9'可自第二電極層9中形成。閘接線9’延伸越 過第一間隔物8及在MOS電晶體主動區外之絕緣層2暴 露出表面。由於單晶矽層3之表面上蓋有第一絕緣間隔 物8 ,可由第二電極層9來’避免MOS電晶體之側壁控制 。由於主動區側邊蓋有第一絕緣間隔物8 ,可避免引發 遇早氧化物,崩潰之閘電介質4在主動區邊緣薄化琨象 。(見第9圖)。 另一可行方式是在間隔物8去除後,沈積並蝕刻一絕 緣層(如Si02),即可使相鄰多層結構絕緣。在间蝕時, 第一電極曆5會露出並使結構平面化。接著再沈積第二 電極層9。在此例中,閘接據9'會越過填補用之絕緣材 料上。 本發明之製程可用額外之電極層加Μ變化。可用在第 二電極曆上之層,例如增加第二電極層之導電性,或是 再甩一連接面,或是在第一及第二電極層之間的層,例 如,形成漂浮閘之電介質層。 (請先閲讀背面之注意事項再填寫本頁) ------------J--I,%'裝 ΓΙ 經濟部中央標準局員工消費合作社印裝 I-^---:--:------ 本紙張尺度適用中國國家揉準(CNS ) Α4规格(210X 297公釐)
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- 8 8 8 8 ABCD 313699 六、申請專利範圍 1. 一種具有至少一 MOS電晶體之積體電路配置的製造方: 法,包括: 在一 SOI基材上加上一閘電介質(4), SOI基材含有 至少一單晶矽層(3 )及一配置其下之絶緣層(2 ); 在閘電介質U)上施加一第一電極層(5); 第一電極層(5)、閘電介質(4)及矽層(3)由一第一 光罩(6)定出結構,以形成含有M 0S電晶體主動區及有 絶緣層(2)在表面周圍露出之一多層結構(7); 在多層結構(7 )之側邊形成第一絶緣間隔物.(8 ); 已成結構之第一電極層由第二光罩(11)而定出結構 ,以形成閘電極(2 );以及 在主動區内形成源極/汲極區(1 5,1 6 )。 2. 如申請專利範圍第1項之製造方法,其中 在第一絶緣間隔物(8)形成後,在整値表面上加上 > 一第二電極層(9); 在形成閘電極(12)之期間,由第二光罩(11)定出第 二電極層(9)之結構。 3. 如申請專利範圍第1項之製造方法,其中在源極/汲 極(1 5,1 6 )形成之前,在閘電極(1 2 )之側形成第二絶緣 間隔物(1 3 ) β 4. 如申請專利範圍第3項之製造方法,其中在第二絶緣 間隔物(13)形成後,用選擇磊晶法,在矽層(3)之露 出表面上成長矽區(14)。 5. 如申請專利範圍第1至第4項中任一項之製造方法,其 -1 0 - 本紙張尺度適用中國國家榡準(CNS ) A4规格(210 X 297公釐) I -- - I ..-- l ------- -訂------《線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局*:工消費合作社印製 A8 B8 313699 g88 六、申請專利範圍 中用於多數MOS電晶體之多數多層結構(7)由第一電極 層(5)、閘電介質(4)及睾晶矽層(3)形成。 6. 如申請專利範圍第5項之製造方法,其中在多層結構 (υ形成後,對於用於至少一 mos電晶體中之多層結構 (7)中之已成結構之第一電極層(5)有和其它MOS電晶 體不同之摻雜。 7. 如申請專利範圍第5項之製造方法,其中利用第二光 罩(11)可形成第二電極層(9)之結構,以形成連接至 少兩}10S電晶體閛電極(12)之一閛線平面(9')。 8. 如申請專利範圍第6項之製造方法,其中利用第二光 . 罩(11)可形成第二電極層(9)之結構,以形成連接至 少兩MOS電晶體閛電極(12)之一閘線平面(9’)。 9. 如申請專利範圍第2項之製造方法,其中 第一電極層(5)具有有摻或未摻雜質之非晶或多晶 矽;以及 第二電極層(9 )至少包含下面材料之一:非晶及多晶 矽,金屬矽化物及金屬。 ---------^ .1— 1 -- 1 -----、--Γ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -11- 本紙張尺度逋用中國國家標準(CNS ) A4iW各(210X297公釐〉
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