KR19990071491A - 적어도 하나 이상의 mos 트랜지스터를 가진 집적 회로장치를 제조하기 위한 방법 - Google Patents
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Abstract
본 발명은 적어도 하나 이상의 MOS 트랜지스터를 가진 집적 회로 장치를 제조하기 위한 방법에 관한 것이다. SOI 기판내에 MOS 트랜지스터 형성시, 실리콘층(3), 게이트 유전체(4) 및 전극층(5)이 활성 영역을 형성하기 위해 MESA-형상을 갖도록 구조화된다. MESA 구조물(7)의 측면에 절연 스페이서(8)가 제공된다. 다음의 구조화 단계에서, 게이트 전극(12)이 전극층(5)내에 형성된다. 본 방법은 높은 패킹 밀도를 허용함과 동시에 게이트 코너 제어 및 산화물 에지부에서의 조기 파손에 의한 문제점을 방지한다.
Description
3볼트 이하의 동작 전압으로 동작될 수 있으며 전력 소모가 감소된 MOS 트랜지스터를 가진 집적 회로를 개발하기 위해 많은 접근법들이 시도되어 왔다. 이러한 시도중 하나는 종래에 기판으로서 사용되어온 단결정 실리콘 웨이퍼를 사용하는 것 대신에 단결정 실리콘층, 이 층 하부에 위치하는 절연층 및 이 절연층 하부에 위치하는 지지용 웨이퍼를 포함하는 SOI 기판을 사용하는 것이다.
MOS 트랜지스터는 SOI 기판의 단결정 실리콘층내에 형성된다. 이 경우에, MOS 트랜지스터의 활성 영역은 둘러싸인 실리콘을 에칭함으로써 인접한 소자들과 완전히 DC-절연된다. 이는 래치-업과 같은 기생 효과를 완전히 차단한다.
같은 동작 속도에 대해, SOI 기판상의 MOS 회로는 단결정 실리콘 웨이퍼내 해당 회로보다 상당히 더 낮은 전력을 소모한다.
단결정 실리콘 웨이퍼의 MESA 에칭이 SOI 기판내 MOS 트랜지스터의 활성 영역의 측면 절연을 위해 제안되었다(예를 들면, Silicon-on-Insulator Technology, Jean Pierre Colinge, Kluwer Academic 1991, p94-98을 참조). 수직 방향에서, MOS 트랜지스터의 활성 영역은 그 하부에 위치한 절연층에 의해 절연된다. MOS 트랜지스터를 형성하기 위해, MESA 구조물 표면에 게이트 산화물이 제공된다. 예를 들면, 폴리실리콘으로 된 게이트 전극이 그곳에 제공된다. 게이트 라인과의 접촉을 위해, 게이트 전극은 MESA의 측벽 상부에서 부분적으로 연장한다. 이는 게이트 측벽 제어를 필요로 하는데, 이는 바람직하지 않은 소위 "코너 효과"를 야기한다. 이에 의해 비-이상적인 준-임계 특성이 초래된다. 게다가, 게이트 유전체를 형성하기 위한 열적 산화동안 MESA 구조물의 실리콘 에지부상에서 산화물이 얇아진다. 이는 조기 산화물 파손을 초래할 수 있다.
이러한 측벽 효과를 방지하기 위해, 제이. 에이치. 초이의 IEDM'94, p645에 활성 영역의 측면 절연을 위한 수정된 LOCOS 절연이 제안되었다. LOCOS 처리시, 기계적 응력이 단결정 실리콘층에서 생겨난다. 게다가, 층 정렬(layer conformity)은 보장되지 않는다. 결국, 0.25㎛ 이하의 크기를 가진 구조물에 LOCOS 처리를 축소 수행하는 것이 어렵다. 따라서 구현할 수 있는 패킹 밀도가 제한된다.
비록 피. 브이. 길버트등의 VLSI'95, p37에서 박막 SOI 기술을 위한 수정된 LOCOS 처리를 통해 0.5㎛이하의 크기를 가진 구조물을 얻을 수 있는 것으로 제안되었지만, 이러한 처리는 그럼에도 불구하고 추가의 층증착 단계와 에칭 단계를 필요로 하기 때문에 고가의 비용이 든다.
게다가, LOCOS 처리는 SOI 기판의 단결정 실리콘층의 두께를 감소시키는 소위 비크(beak)의 형성을 초래한다. 고속 MOS 트랜지스터에 권장되는 낮은 층두께의 경우, 이는 추가적으로 소스/드레인 접촉부에서의 임피던스의 증가를 초래한다. 제이. 엠. 황등의 VLSI'94, p33에는 이러한 바람직하지 않지만 불가피한 SOI 기판의 실리콘의 얇아짐이 실리콘을 선택적으로 성장시킴으로써 보상되는 것이 개시된다.
본 발명의 목적은 게이트 측벽 제어 또는 게이트 산화물 에지부에서의 산화물 파손을 초래하지 않고 MOS 트랜지스터에 대한 높은 패킹 밀도가 구현되는, 적어도 하나 이상의 MOS 트랜지스터를 가진 집적 회로 장치를 제조하기 위한 방법을 제공하는 것이다.
본 발명에 따른 이러한 목적은 청구항 1에 따른 방법에 의해 구현된다. 본 발명에 따른 추가의 개선은 그 외의 청구항에 의해 구현된다.
본 발명에 따른 방법에서, 우선 게이트 유전체와 제 1 전극층이 SOI 기판의 단결정 실리콘층에 제공되며, SOI 기판의 단결정 실리콘층과 함께 구조화된다. 이는 다중층 구조물을 형성하고, 이 다중층 부근에서 SOI 기판의 절연층 표면이 노출된다. 절연 스페이서가 다중층 구조물의 측면상에 형성된다. 다음의 구조화 단계에서, 다중층 구조물 영역에 제 1 전극층이 구조화되고, 이 과정에서 게이트 전극이 형성된다. 다중 구조물의 측면상의 절연 스페이서는 한편으로는 게이트 측벽 제어를 방지하고 또 한편으로는 구조화된 단결정 실리콘층의 에지부에서 산화물이 얇아지는 것을 방지함으로써, 게이트 산화물 에지부에서의 조기 산화물 파손이 방지된다. 게이트 유전체는 단결정 실리콘층의 측면이 아니라 표면상에만 위치된다.
절연 스페이서가 다중층 구조물의 측면상에 형성된 이후에, 전체 영역에 걸쳐 제 2 전극층을 제공하는 것이 바람직하다. 이러한 제 2 전극층은 게이트 전극이 형성됨과 동시에 구조화된다. 제 2 전극층이 구조화됨과 동시에 다중층 구조물 상부에서 돌출하는 예를 들면, 게이트-라인 평면과 같은 게이트 전극을 위한 도전성 접속부를 형성하는 것이 가능하다.
추가의 층들이 예를 들면, 부동 게이트를 형성하기 위해 제 1 전극층과 제 2 전극층 사이에 제공될 수 있다. 이러한 추가의 층들은 다중층 구조물을 형성하기 위한 제 1 구조화 단계 또는 게이트 전극을 형성하기 위한 제 2 구조화 단계와 함께 구조화된다.
MOS 트랜지스터의 소스/드레인 영역이 다중층 구조물 영역의 단결정 실리콘층내에서 게이트 전극의 측면을 따라 형성된다. 게이트 전극을 구조화하는 동안 다중층 구조물의 측면상에 형성된 절연 스페이서가 거의 침식되지 않기 때문에, 스페이서와 게이트 전극 사이에 함몰부가 형성된다. 게이트 전극의 측면에 절연 스페이서를 제공하고 선택적인 실리콘 에피택시에 의해 함몰부를 충진시키는 것은 본 발명의 범위내에 속한다. 소스/드레인 영역이 그후 에피택셜 성장된 실리콘층과 하부에 위치한 단결정 실리콘층내에 형성된다. 이는 MOS 트랜지스터가 거의 평탄한 표면을 갖는다는 장점을 가진다. 완전히 공핍 상태인 채널 영역과 관련하여 고속 MOS 트랜지스터에 유리한 두께가 20 내지 100㎚ 범위인 단결정 실리콘층을 가진 SOI 기판을 사용할 경우, 이는 더 많은 실리콘이 소스/드레인 영역에서 이용할 수 있다는 추가의 장점을 가진다. 이러한 함몰부의 에피택셜 충진은 실리콘이 규화물 형성 동안에 소모되기 때문에 특히, 소스/드레인 영역 표면상에 금속 규화물 형성시 장점을 가지며, 이는 전체 소스/드레인 영역이 금속 규화물 형성시 소모되는 것을 방지한다.
제 1 구조화 단계에서 제 1 전극층, 게이트 유전체 및 단결정 실리콘층으로부터 동시에 다수의 MOS 트랜지스터를 위한 다수의 다중층 구조물을 형성하는 것은 본 발명의 범위에 속한다.
여러 MOS 트랜지스터의 게이트 전극이 다르게 도핑된다면, 다중층 구조물이 예를 들면, 마스크 이온 주입에 의해 형성된 이후에 도핑이 이루어진다. 이 경우에 있어서, 게이트 전극의 도핑은 도펀트 농도와 도전 타입에 따라 다를 수 있다. 특히, n+-도핑 게이트 전극 및 p+-도핑 게이트 전극을 가진 상보형 MOS 트랜지스터 형성시, 다중층 구조물의 형성이후의 도핑이 n+-도핑 게이트 전극과 p+-도핑 게이트 전극간의 측면 도펀트 확산을 차단하기 때문에 이러한 처리가 유리하게 사용될 수 있다.
이 경우에 있어서, 여러 게이트 전극을 접속하기 위한 게이트-라인 평면은 바람직하게는 제 2 전극층의 구조화 단계 동안에 형성된다.
다중층 구조물이 형성된 이후, 인접한 다중층 구조물 사이의 중간 영역은 절연 재료로 충진된다. 이는 제 2 전극층이 평탄화된 표면에 제공된다는 장점을 가진다.
본 발명은 도면을 참조로 하여 이하에서 상세히 설명될 것이다.
본 발명은 MOS 트랜지스터를 가진 집적 회로 장치를 제조하기 위한 방법에 관한 것이다.
도 1은 게이트 유전체, 제 1 전극층 및 포토레지스트 마스크를 가진 SOI 기판을 도시한다.
도 2는 다중층 구조물을 형성하고 이 다중층 구조물의 측면상에 제 1 절연 스페이서를 형성한 이후의 SOI 기판을 도시한다.
도 3은 도 2의 평면도이다.
도 4는 제 2 전극층과 커버링층을 증착시키고 포토레지스트 마스크를 형성한 이후의 SOI 기판의 단면도이다.
도 5는 게이트 전극을 형성한 이후의 SOI 기판을 도시한다.
도 6은 도 5의 구조물의 평면도이다.
도 7은 게이트 전극의 측면상에 제 2 절연 스페이서를 형성한 이후의 SOI 기판을 도 6에 VII-VII로 표시된 점선을 따라 자른 단면도이다.
도 8은 선택적인 에피택시에 의한 실리콘 증착시키고 소스/드레인 영역을 형성한 이후의 SOI 기판을 도 6에 VIII-VIII로 표시된 점선을 따라 자른 단면도이다.
도 9는 도 6에 IX-IX로 표시된 점선을 따라 자른 SOI 기판의 단면도이다.
SOI 기판은 지지대(1), 절연층(2) 및 단결정 실리콘층(3)을 포함한다. 지지대(1)는 예를 들면, 단결정 실리콘 웨이퍼로 구성된다. 절연층(2)은 예를 들면, SiO2로 구성되며 400㎚의 두께를 갖는다. 단결정 실리콘층(3)은 예를 들면, n-도핑되고 60㎚의 두께를 갖는다.
게이트 유전체(4)가 단결정 실리콘층(3)에 제공된다. 게이트 유전체(4)는 예를 들면, 열적 산화에 의해 형성된 SiO2로 구성되며 6㎚의 층두께를 갖는다(도 1을 참조).
제 1 전극층(5)이 상기 게이트 유전체(4)상에 증착된다. 제 1 전극층(5)은 예를 들면, 아인산 또는 다결정 실리콘으로 도핑되거나 또는 도핑되지 않은 실리콘으로 구성되며 200㎚의 층두께로 증착된다.
단결정 실리콘층(3)내 MOS 트랜지스터를 위한 활성 영역의 위치를 한정하는 포토레지스트 마스크(6)는 제 1 전극층(5) 표면상에 형성된다.
예를 들면, CHF3/O2와 BCl3/HCl을 가지고 다단계 이등방 에칭 처리를 사용함으로써, 제 1 전극층(5), 게이트 유전체(4) 및 단결정 실리콘층(3)이 구조화된다. 이는 다중층 구조물(7)을 형성하는데, 이 구조물 각각은 하나의 MOS 트랜지스터를 위한 활성 영역을 포함한다(도 2를 참조). 거의 정렬된 에지부 커버리지를 갖도록 유전체층을 전체 표면에 증착시키고, 이 유전체층을 재에칭함으로써, 제 1 절연 스페이서(8)가 다중층 구조물의 측면상에 형성된다. 제 1 절연 스페이서(8)는 예를 들면, SiO2또는 Si3N4구성된다.
각각의 경우에 제 1 절연 스페이서(8)는 다중층 구조물(7)을 고리 형태로 감싼다(도 3의 평면도를 참조). 각각의 다중층 구조물(7)은 절연층(2)에 의해 지지대(1)로부터 절연되고, 제 1 절연 스페이서(8)에 의해 인접한 다중층 구조물(7)로부터 절연된다. 제 1 절연 스페이서(8)의 외부에서, 절연층(2) 표면이 노출된다.
이 단계 이후, 구조화된 제 1 전극층(5)은 도핑되지 않은 상태라면 도핑된다. 이는 예를 들면, 비소 이온 주입(5×1015㎝-2, 50keV) 또는 기상 증착에 의해 수행된다.
제 2 전극층(9)이 전체 표면 상부에 증착된다. 제 2 전극층(9)은 예를 들면, 아인산 혹은 다결정 실리콘, 금속 규화물 또는 TiN 혹은 W 등과 같은 금속으로 도핑되거나 이들의 화합물로 도핑된다. 예를 들면, 50 내지 200㎚의 층두께로 증착된다(도 4를 참조).
커버층(10)은 예를 들면, TEOS를 사용하여 제 2 전극층상에 증착된다. 커버층(10)은 예를 들면, 20㎚의 두께로 형성된다.
포토레지스트 마스크(11)의 도움으로, 커버층(10), 제 2 전극층(9) 및 구조화된 제 1 전극층(5)이 구조화된다(도 5를 참조). 이는 예를 들면, CHF3/O2와 BCl3/HCl을 사용하는 다단계 이등방 에칭에 의해 수행된다. 이 경우에, 게이트 전극(12)이 제 1 전극층(5)으로부터 형성된다. 게이트 전극(12)을 상호 접속시키는 게이트 라인(9')이 제 2 전극층(9)으로부터 형성된다(도 6의 평면도를 참조). 게이트 라인(9')은 자기-정렬부를 가지고 활성 영역에서 게이트 전극(12)에 접속된다.
제 2 절연 스페이서(13)가 게이트 전극(12)의 측면상에 형성되며 커버층(10)은 동형 증착에 의해 형성되고, 그후에 TEOS-SiO2또는 Si3N4를 이등방성 재에칭한다. 스페이서 에칭 동안에, 게이트 유전체(4)가 게이트 전극(12)의 측면을 따라 제거되고 단결정 실리콘층(13)이 활성 영역에서 노출된다(도 7을 참조).
실리콘 영역(14)이 단결정 실리콘층(3)의 노출된 표면상에서 선택적인 에피택시에 의해 성장된다. 선택적인 에피택시는 예를 들면, SiHCl3을 가지고 수행된다. 실리콘 영역(14)은 바람직하게는 단부가 제 1 절연 스페이서(8)의 최상부와 수평이 되도록 하는 두께로 성장된다.(도 8을 참조).
NMOS 트랜지스터 또는 PMOS 트랜지스터를 위한 n+-도핑 소스/드레인 영역(15)과 p+-도핑 소스/드레인 영역(16)은 각각 이온 주입, 사진술(상세히 나타나지 않았음) 및 열처리에 의한 공지된 방법으로 형성된다. 소스/드레인 영역(15, 16)은 각각 실리콘 영역(14)과 단결정 실리콘층(3)의 하부에서 연장한다.
회로 장치를 완성시키기 위해, 패시베이션층이 그후에 예를 들면, BPSG를 사용하여 증착되고 평탄화된다. 소스/드레인 영역(15, 16)과 게이트 전극(12)에 이르는 접촉 홀은 에칭되고 금속화된다. 이러한 처리 단계가 상세히 나타나 있지는 않다.
게이트-라인(9')이 제 2 전극층(9)으로부터 형성된다. 게이트-라인(9')은 제 1 스페이서(8) 상부와 MOS 트랜지스터를 위한 활성 영역 외부에서 절연층(2)의 노출된 표면 상부에서 연장한다. 단결정 실리콘층(3) 표면이 제 1 절연 스페이서(8)로 커버링되기 때문에, 이는 제 2 전극층(9)에 의한 MOS 트랜지스터의 측벽 제어를 방지한다. 액티브한 트랜지스터 구조물의 측면상의 제 1 절연 스페이서(8)는 또한 MOS 트랜지스터를 위한 활성 영역의 에지부에서 게이트 유전체가 얇아짐으로써 조기 산화물 파손을 초래하는 것을 방지한다(도 9를 참조).
선택적으로, 제 1 스페이서(8)가 형성된 이후, 예를 들면, SiO2로 구성된 절연층을 증착시키고 재에칭함으로써 절연 재료를 가진 인접한 다중층 구조물(7) 사이의 중간 영역을 충진하는 것이 가능하다. 재에칭동안에, 제 1 전극층(5) 표면이 노출되고 구조물은 평탄화된다. 제 2 전극층(9)이 그 후에 증착된다. 이 경우에, 게이트-라인(9')은 충진을 위해 사용되는 절연 재료 표면 상부에서 연장한다.
본 발명에 따른 방법은 추가의 전극층을 제공함으로써 변화될 수 있다. 이러한 추가의 층들은 예를 들면, 제 2 전극층의 도전성을 증가시키거나 혹은 추가의 접속 평면에 속하며 제 2 전극층 상부에 위치한 층 또는 예를 들면, 부동 게이트를 형성하기 위한 유전체층과 같이 제 1 전극층과 제 2 전극층 사이에 위치한 층일 수 있다.
Claims (8)
- 적어도 하나 이상의 MOS 트랜지스터를 가진 집적 회로 장치를 제조하기 위한 방법에 있어서,게이트 유전체(4)가 적어도 하나 이상의 단결정 실리콘층(3)과 그 하부에 위치한 절연층(2)을 포함하는 SOI 기판 표면에 제공되며,제 1 전극층(5)이 상기 게이트 유전체(4)에 제공되며,상기 제 1 전극층(5), 상기 게이트 유전체(4) 및 상기 단결정 실리콘층(3)은 제 1 마스크(6)에 의해 MOS 트랜지스터를 위한 활성 영역을 포함하고 상기 절연층(2) 표면이 그 주위에서 노출되는 다중층 구조물(7)을 형성하도록 구조화되며,제 1 절연 스페이서(8)가 상기 다중층 구조물(7) 측면상에 형성되며,상기 구조화된 제 1 전극층(5)은 제 2 마스크(11)에 의해 게이트 전극(12)을 형성하도록 구조화되며,소스/드레인 영역(15, 16)이 상기 활성 영역내에 형성되는 것을 특징으로 하는 집적 회로 장치를 제조하기 위한 방법.
- 제 1 항에 있어서,제 2 전극층(9)이 상기 제 1 절연 스페이서(8)가 형성된 이후에 전체 표면 상부에 제공되며,상기 제 2 전극층(9)은 상기 제 2 마스크(11)에 의해 상기 게이트 전극(12)이 형성되는 동안 구조화되는 것을 특징으로 하는 집적 회로 장치를 제조하기 위한 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 2 절연 스페이서(13)는 상기 소스/드레인 영역(15, 16)이 형성되기 이전에 상기 게이트 전극(12) 측면상에 형성되는 것을 특징으로 하는 집적 회로 장치를 제조하기 위한 방법.
- 제 3 항에 있어서, 실리콘 영역(14)이 상기 제 2 절연 스페이서(13)가 형성된 이후에 선택적인 에피택시에 의해 상기 단결정 실리콘층(3)의 노출된 표면상에 성장되는 것을 특징으로 하는 집적 회로 장치를 제조하기 위한 방법.
- 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 다수의 MOS 트랜지스터를 위한 다수의 다중층 구조물(7)이 상기 제 1 전극층(5), 상기 게이트 유전체(4) 및 상기 단결정 실리콘층(3)으로부터 형성되는 것을 특징으로 하는 집적 회로 장치를 제조하기 위한 방법.
- 제 5 항에 있어서, 적어도 하나 이상의 MOS 트랜지스터를 위한 상기 다중층 구조물(7)내에 구조화된 상기 제 1 전극층(5)은 상기 다중층 구조물(7)이 형성된 이후에 그 외의 MOS 트랜지스터와는 다르게 도핑되는 것을 특징으로 하는 집적 회로 장치를 제조하기 위한 방법.
- 제 2 항과 관련한 제 5 항 또는 제 6 항에 있어서, 상기 제 2 전극층(9)은 상기 제 2 마스크(11)에 의해 적어도 둘 이상의 MOS 트랜지스터의 게이트 전극(12)을 함께 접속시키는 게이트-라인 평면(9')을 형성하도록 구조화되는 것을 특징으로 하는 집적 회로 장치를 제조하기 위한 방법.
- 제 2 항 내지 제 7 항중 어느 한 항에 있어서,상기 제 1 전극층(5)은 도핑되거나 또는 도핑되지 않은 아인산 또는 폴리실리콘을 포함하며,상기 제 2 전극층(9)은 아인산 실리콘, 다결정 실리콘, 금속 규화물 또는 금속중 적어도 하나 이상을 포함하는 것을 특징으로 하는 집적 회로 장치를 제조하기 위한 방법.
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