KR100328710B1 - 인덕터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 인덕터 및 그의 제조방법에 관한 것으로서 매립절연층과 반도체층이 순차적으로 형성된 기판과, 상기 반도체층에 상기 매립절연층과 접촉되게 형성되어 활성영역을 한정하는 소자분리영역과, 상기 반도체층의 상기 활성영역에 불순물이 고농도로 슬릿 형태로 도핑되어 다수 개 형성된 제 1 도전층과, 상기 반도체층 상의 상기 제 1 도전층 가운데 부분에 수직을 이루며 길게 형성된 제 1 유전층과, 상기 소자분리영역 및 상기 제 1 유전층 상에 폐회로 상으로 형성된 코어와, 상기 반도체층 상에 상기 코어를 덮도록 형성되며 상기 제 1 도전층의 상기 코어 양측을 노출시키는 접촉구가 형성된 제 2 유전층과, 상기 제 2 유전층 상에 상기 접촉구를 통해 상기 제 1 도전층의 일측을 인접하는 것의 타측과 지그재그(zigzag)로 연결하는 제 2 도전층을 포함한다. 따라서, 인덕터를 다른 소자와 같이 동일한 반도체기판 상에 형성되며, 또한, 3차원 구조로 형성하므로 반도체기판 상에서 차지하는 면적의 크기를 감소시킬 수 있다.
Description
본 발명은 인덕터 및 그의 제조방법에 관한 것으로서, 특히, 다른 반도체소자들과 동일한 반도체기판 상에 형성되는 인덕터 및 그의 제조방법에 관한 것이다.
일반적으로, 회로를 구성하는 요소에는 트랜지스터, 저항, 캐패시터 및 인덕터가 있는데, 이들 중 인덕터는 코일 구조를 가지므로 트랜지스터, 저항 및 캐패시터와 동일한 반도체기판 상에 형성하기 어렵다. 그럼에도 불구하고, 회로 및 반도체 칩을 설계하는 많은 디자이너들에 의해 인덕터를 트랜지스터, 저항 및 캐패시터와 함께 동일한 반도체기판 상에 형성하는 기술을 연구되고 있다.
종래의 인덕터를 트랜지스터, 저항 및 캐패시터와 함께 동일한 반도체기판 상에 형성하는 기술이 Chan M. Desaigoudar 등에 의해 미국 특허 제 5,370,766 호(1994. 12. 6 등록)에 개시되어 있다.
종래 기술에 따른 인덕터는 기판 상에 절연막이 형성되고, 이 절연막 평면 상에 알루미늄(Al), 금(Au), 은(Ag) 또는 다른 적당한 도전물질로 인덕터가 형성된다. 상기에서 인덕터는 절연막 상에 도전 물질을 증착하고 포토리쏘그래피 방법으로 패터닝하여 코일 형상으로 형성된다. 그리고, 비아(via)를 통해 인덕터의 일측 끝단과 접촉되어 이 인덕터를 인접하는 커패시터 또는 트랜지스터 등의 소자와 연결시켜 회로를 구성하는 인덕터 코일 터미널 패드가 형성된다. 상기에서 인덕터 코일 터미널 패드는 기판과 인덕터 사이에 형성되며, 인덕터 코일 터미널 패드와 인덕터는 사이에 비아가 형성된 절연막이 형성된다.
상술한 바와 같이 종래 기술은 반도체기판 상에 트랜지스터, 저항 및 캐패시터를 형성하는 공정으로 인덕터를 형성하였다.
그러나, 종래 기술은 인덕터를 반도체기판 상에 2차원의 코일 형상으로 형성하므로 표면적의 크기가 증가되는 문제점이 있었다.
따라서, 본 발명의 목적은 동일한 반도체기판 상에 다른 소자와 같이 형성된 인덕터를 제공함에 있다.
본 발명의 다른 목적은 3차원 구조를 가져 표면적의 크기를 감소시킬 수 있는 인덕터의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 인덕터는 매립절연층과 반도체층이 순차적으로 형성된 기판과, 상기 반도체층에 상기 매립절연층과 접촉되게 형성되어 활성영역을 한정하는 소자분리영역과, 상기 반도체층의 상기 활성영역에 불순물이 고농도로 슬릿 형태로 도핑되어 다수 개 형성된 제 1 도전층과, 상기 반도체층 상의 상기 제 1 도전층 가운데 부분에 수직을 이루며 길게 형성된 제 1 유전층과, 상기 소자분리영역 및 상기 제 1 유전층 상에 폐회로 상으로 형성된 코어와, 상기 반도체층 상에 상기 코어를 덮도록 형성되며 상기 제 1 도전층의 상기 코어 양측을 노출시키는 접촉구가 형성된 제 2 유전층과, 상기 제 2 유전층 상에 상기 접촉구를 통해 상기 제 1 도전층의 일측을 인접하는 것의 타측과 지그재그(zigzag)로 연결하는 제 2 도전층을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명에 일 실시예에 따른 인덕터의 제조방법은 매립절연층과 반도체층이 순차적으로 형성된 기판을 준비하는 공정과, 상기 반도체층에 불순물을 이온 주입하여 슬릿 형태의 다수 개의 이온주입영역을 형성하는 공정과, 상기 반도체층의 이온주입영역이 형성되지 않은 부분에 활성영역과 필드영역을 한정하는 소자분리영역을 형성하는 단계와, 상기 이온주입영역의 가운데 부분을 포함하는 상기 반도체층에 제 1 유전층을 형성하면서 상기 이온주입영역 내의 불순물 이온을 활성화시켜 제 1 도전층을 형성하는 공정과, 상기 제 1 유전층 및 상기 소자분리영역 상에 폐회로를 이루는 코어를 형성하는 공정과, 상기 반도체층 상에 상기 코어를 덮고 상기 코어를 중심으로 상기 제 1 도전층의 양측을 노출시키는 접촉구를 갖는 제 2 유전층을 형성하는 공정과, 상기 제 2 유전층 상에 상기 접촉구를 통해 상기 제 1 도전층의 일측을 인접하는 것의 타측과 지그재그(zigzag)로 연결하는 제 2 도전층을 형성한다.
상기 다른 목적을 달성하기 위한 본 발명에 다른 실시예에 따른 인덕터의 제조방법은 매립절연층과 반도체층이 순차적으로 형성된 기판을 준비하는 공정과,
상기 반도체층에 상기 활성영역과 필드영역을 한정하는 소자분리영역을 상기 매립절연층과 접촉되게 형성하는 단계와, 상기 반도체층의 상기 활성영역에 불순물을 이온 주입하여 슬릿 형태의 다수 개의 이온주입영역을 형성하는 공정과, 상기 이온주입영역의 가운데 부분을 포함하는 상기 반도체층에 제 1 유전층을 형성하면서 상기 이온주입영역 내의 불순물 이온을 활성화시켜 제 1 도전층을 형성하는 공정과, 상기 제 1 유전층 및 상기 소자분리영역 상에 폐회로를 이루는 코어를 형성하는 공정과, 상기 반도체층 상에 상기 코어를 덮고 상기 코어를 중심으로 상기 제 1 도전층의 양측을 노출시키는 접촉구를 갖는 제 2 유전층을 형성하는 공정과, 상기 제 2 유전층 상에 상기 접촉구를 통해 상기 제 1 도전층의 일측을 인접하는 것의 타측과 지그재그(zigzag)로 연결하는 제 2 도전층을 형성한다.
도 1는 본 발명에 따른 인덕터의 평면도
도 2는 도 1를 Ⅰ-Ⅰ선으로 자른 단면도
도 3a 내지 도 3e는 본 발명에 일 실시예에 따른 인덕터의 제조방법을 도시하는 공정도
도 4a 내지 도 4c는 본 발명에 다른 실시예에 따른 인덕터의 제조방법을 도시하는 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 1은 본 발명에 따른 인덕터의 평면도이다.
본 발명에 따른 인덕터는 반도체기판(11) 상에 3차원 구조로 형성되는 것으로, 폐회로 상으로 형성된 코어(core : 31)는 접촉구(35)를 통해 연결되는 각각 다수 개의 제 1 및 제 2 도전층(29)(37)에 의해 나선상으로 에워싸여 형성된다. 상기에서제 1 도전층(29)은 단결정실리콘의 반도체층(15)에 N형 또는 P형의 불순물이 고농도로 도핑되어 슬릿(slit) 형상으로 형성되고, 제 2 도전층(37)은 N형 또는 P형의 불순물이 고농도로 도핑된 다결정실리콘으로 형성되는 것으로 각각의 중간 부분이 코어(31)와 중첩된다. 그리고, 코어(31)가 제 1 및 제 2 도전층(29)(37)에 의해 감겨져야 하므로 소정의 제 1 도전층(29)은 일측이 제 2 도전층(37)에 의해 인접하는 것의 타측과 연결된다. 즉, 다수 개의 제 1 도전층(29)은 접촉구(35)를 통해 제 2 도전층(37)에 의해 지그재그(zigzag)로 연결된다. 그리고, 제 2 도전층(37)의 제 1 도전층(29)의 일측 또는 타측만 연결되는 부분은 동일한 기판 상의 다른 소자와 연결하는 패드(38)으로 이용된다.
도 2는 도 1을 Ⅰ-Ⅰ선으로 자른 단면도이다.
본 발명에 따른 인덕터는 반도체기판(11) 상에 매립절연층(13)을 개재시켜 단결정실리콘의 반도체층(15)이 형성된 SOI(Silicon-On-Insulator) 웨이퍼에 형성된다. 상기에서 매립절연층(13)은 1∼3㎛ 정도의 두께로 형성되며, 반도체층(15)은 3∼5㎛ 정도의 두께로 형성된다.
반도체층(15)은 소자분리영역(26)에 의해 한정되어 활성영역이 형성된다. 소자분리영역(26)은 STI(Shallow Trench Isplation) 방법에 의해 형성되는 것으로 매립절연층(13)이 노출하는 트렌치(21)의 측면에 형성된 절연층(23)과 이 트렌치(21)를 채우는 필라(filler : 25)로 구성된다. 상기에서 절연층(23)은 열산화막으로 200∼500Å 정도의 두께로 형성되며, 필라(25)는 불순물이 도핑되지 않은 다결정실리콘, 산화실리콘 또는 질화실리콘으로 형성된다.
반도체층(15)의 활성영역에 N형 또는 P형의 불순물이 고농도로 도핑된 제 1 도전층(29)이 다수 개의 슬릿(slit) 형상으로 형성되고, 이 제 1 도전층(29) 상의 소정 부분에 제 1 유전층(27)이 단면과 수직하는 방향으로 4000∼6000Å 정도의 두께로 길게 형성된다. 상기에서 제 1 유전층(27)은 LOCOS(Local Oxidation of Silicon) 방법으로 형성된 열산화막이나, 또는, 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 산화막으로 형성된다.
제 1 유전층(27) 및 소자분리영역(26) 상에 코어(31)가 폐회로 상으로 형성된다. 상기에서 코어(31)는 N형 또는 P형의 불순물이 도핑된 다결정실리콘으로 3000∼5000Å 정도의 두께로 형성된다.
반도체층(15) 상에 코어(31)를 덮도록 제 2 유전층(33)이 형성되며, 이 제 2 유전층(33)에 제 1 도전층(29)의 코어(31) 양측을 노출시키는 접촉구(35)가 형성된다. 상기에서 제 2 유전층(33)은 산화실리콘 또는 BPSG(Boro-Phospho Silicate Glass) 등으로 5000∼10000Å 정도의 두께로 형성된다.
그리고, 제 2 유전층(33) 상에 접촉구(35)를 통해 제 1 도전층(29)과 접촉되는 제 2 도전층(37)이 형성된다. 상기에서 제 2 도전층(37)은 알루미늄, 티타늄, 텅스텐, 코발트 또는 몰리브덴 등의 금속으로 형성되며 제 1 도전층(29)의 일측을 인접하는 것의 타측과 연결한다. 즉, 제 2 도전층(37)은 제 1 도전층(29)을 지그재그(zigzag)로 연결한다. 그러므로, 제 1 및 제 2 도전층(29)(37)은 코어(31)를 중심에 두고 나선형으로 감는 형상을 가지므로 인덕터를 구성한다.
상술한 구성의 인덕터는 반도체기판 상에 제 1 및 제 2 도전층이 코어를 나선형으로 에워싸는 3차원 구성을 가지므로 기판 상에서 차지하는 면적의 크기를 감소시킬 수 있다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 인덕터의 제조방법을 도시하는 공정도이다.
도 3a를 참조하면, 반도체기판(11) 상에 매립절연층(13)을 개재시켜 단결정실리콘의 반도체층(15)이 형성된 SOI(Silicon-On-Insulator) 웨이퍼를 준비한다.
반도체층(15) 상에 포토레지스트를 도포한 후 노광 및 현상하여 소정 부분을 노출시키는 포토레지스트 패턴(17)을 형성한다. 도시되지 않으나 포토레지스트 패턴(17)을 반도체층(15)이 다수 개의 슬릿(slit) 형상으로 노출되도록 패터닝한다.
포토레지스트 패턴(17)을 마스크로 사용하여 반도체층(15)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형 불순물을 1×1015∼1×1017/㎠ 정도의 높은 도우즈와 60∼100KeV 정도의 에너지로 이온 주입하여 이온주입영역(19)을 형성한다. 이 때, 이온주입영역(19)은 인접하는 것과 이격되게 형성된다.
상기에서 이온주입영역(19)을 N형 불순물로 형성하였으나 보론(B) 또는 BF2등의 P형 불순물로 형성할 수도 있다.
도 3b를 참조하면, 포토레지스트 패턴(17)을 제거한다.
반도체층(15)의 이온주입영역(19)이 형성되지 않은 부분에 STI(Shallow Trench Isplation) 방법에 의해 소자분리영역(26)을 형성한다.
즉, 반도체층(15)의 이온주입영역(19)이 형성되지 않은 부분에 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 또는 플라즈마식각 등의 이방성 식각을 포함하는 포토리쏘그래피 방법으로 매립절연층(13)을 노출시키는 트렌치(21)를 형성하여 활성영역을 한정한다. 이 때, 트렌치(21)를 활성영역을 제외한 필드영역의 전면(全面)에 형성하지 않고 이 필드영역 내의 활성영역과 경계하는 부분에 좁은 폭을 갖도록 형성한다.
트렌치(21)의 측면에 절연층(23)을 형성하고, 이 트렌치(21) 내에 필라(25)를 형성한다. 상기에서 절연층(23)은 트렌치(21)의 측면을 포함하는 반도체층(15)의 표면에 열산화 방법에 의해 200∼500Å 정도의 두께로 형성한다. 그리고, 필라(25)는 절연층(23) 상에 트렌치(21) 내부를 채우도록 불순물이 도핑되지 않은 다결정실리콘, 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착한 후 에치백하여 형성한다. 필라(25)를 형성하기 위한 에치백시 반도체층(15) 상의 절연층(23)도 제거되도록 한다. 상기에서 트렌치(21) 내에 잔류하는 절연층(23) 및 필라(25)는 소자분리영역(26)이 된다.
도 3c를 참조하면, 이온주입영역(19)의 가운데 부분을 포함하는 반도체층(15) 상에 LOCOS(Local Oxidation of Silicon) 방법으로 4000∼6000Å 정도의 두께의 제 1 유전층(27)을 길게 형성한다. 이 때, 이온주입영역(19) 내의 불순물 이온이 활성화되어 제 1 도전층(29)을 형성한다.
상기에서 제 1 유전층(27)을 LOCOS 방법으로 형성하였으나 산화실리콘을 CVD방법으로 증착한 후 패터닝하여 형성할 수도 있다.
도 3d를 참조하면, 제 1 유전층(27) 및 소자분리영역(26) 상에 코어(31)를 폐회로 상으로 형성한다. 상기에서 코어(31)는 N형 또는 P형의 불순물이 도핑된 다결정실리콘을 반도체층(15) 상에 제 1 유전층(27)을 덮도록 CVD 방법으로 3000∼5000Å 정도의 두께로 증착한 후 패터닝하므로써 형성된다.
도 3e를 참조하면, 반도체층(15) 상에 코어(31)를 덮도록 제 2 유전층(33)을 형성한다. 상기에서 제 2 유전층(33)을 산화실리콘 또는 BPSG(Boro-Phospho Silicate Glass) 등의 절연물질을 CVD 방법으로 5000∼10000Å 정도의 두께로 증착하여 표면이 평탄하도록 형성한다.
제 2 유전층(33)을 포토리쏘그래피 방법으로 패터닝하여 코어(31)를 중심으로 제 1 도전층(29)의 양측을 노출시키는 접촉구(35)를 형성한다.
제 2 유전층(33) 상에 알루미늄, 티타늄, 텅스텐, 코발트 또는 몰리브덴 등의 금속을 접촉구(35)를 채워 제 1 도전층(29)과 접촉되도록 CVD 방법으로 증착하고 포토리쏘그래피 방법으로 패터닝하여 제 2 도전층(37)을 형성한다. 이 때, 제 2 도전층(37)을 접촉구(35)를 통해 제 1 도전층(29)의 일측을 인접하는 것의 타측과 연결되도록 패터닝하여 형성한다. 그러므로, 제 1 도전층(29)과 제 2 도전층(37)은 지그재그(zigzag)로 연결되어 코어(31)를 중심에 두고 나선형으로 감는 형상을 갖는 인덕터를 구성한다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 인덕터의 제조방법을 도시하는 공정도이다.
도 4a를 참조하면, 반도체기판(11) 상에 매립절연층(13)을 개재시켜 단결정실리콘의 반도체층(15)이 형성된 SOI(Silicon-On-Insulator) 웨이퍼를 준비한다.
반도체층(15)의 소정 부분을 RIE 또는 플라즈마식각 등의 이방성 식각을 포함하는 포토리쏘그래피 방법으로 매립절연층(13)을 노출시키는 트렌치(21)를 형성하여 활성영역을 한정한다. 이 때, 트렌치(21)를 활성영역을 제외한 필드영역의 전면(全面)에 형성하여 넓은 폭을 갖도록 형성한다.
반도체층(15) 상에 트렌치(21) 내부를 채우도록 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착한 후 에치백하여 소자분리영역(40)을 형성한다.
도 4b를 참조하면, 반도체층(15) 상에 포토레지스트를 도포한 후 노광 및 현상하여 포토레지스트 패턴(42)을 형성한다. 도시되지 않으나 포토레지스트 패턴(42)을 반도체층(15)의 활성영역이 다수 개의 슬릿(slit) 형상으로 노출되도록 패터닝하여 형성한다.
포토레지스트 패턴(42)을 마스크로 사용하여 반도체층(15)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형 불순물을 1×1015∼1×1017/㎠ 정도의 높은 도우즈와 60∼100KeV 정도의 에너지로 이온 주입하여 이온주입영역(19)을 형성한다. 이 때, 이온주입영역(19)은 인접하는 것과 이격되게 형성된다.
상기에서 이온주입영역(19)을 N형 불순물로 형성하였으나 보론(B) 또는 BF2등의 P형 불순물로 형성할 수도 있다.
도 4c를 참조하면, 포토레지스트 패턴(42)을 제거한다. 이온주입영역(19)의 가운데 부분을 포함하는 반도체층(15) 상에 LOCOS(Local Oxidation of Silicon) 방법으로4000∼6000Å 정도의 두께의 제 1 유전층(27)을 길게 형성한다. 이 때, 이온주입영역(19) 내의 불순물 이온이 활성화되어 제 1 도전층(29)을 형성한다.
상기에서 제 1 유전층(27)을 LOCOS 방법으로 형성하였으나 산화실리콘을 CVD방법으로 증착한 후 패터닝하여 형성할 수도 있다.
그리고, 도 3d 및 도 3e의 공정을 진행하여 인덕턱를 형성한다.
상술한 바와 같이 본 발명에 따른 인덕터는 반도체기판 상에 서로 다른 층을 이루는 제 1 및 제 2 도전층이 코어를 중심에 두고 나선형으로 에워싸는 구성을 갖고 동일한 기판 상에 다른 소자들과 함께 형성되는 것으로, 반도체층에 다수 개의 슬릿(slit) 형상으로 불순물을 이온 주입한 후 반도체층 상에 제 1 유전층을 길게 형성하면서 주입된 불순물 이온을 활성화시켜 제 1 도전층을 형성하며, 제 1 유전층 상에 코어를 폐회로 상으로 형성하고 이 코어를 덮도록 제 2 유전층을 형성한 후 코어를 중심으로 제 1 도전층의 양측을 노출시키는 접촉구를 형성하며, 제 2 유전층 상에 접촉구 통해 제 1 도전층의 일측을 인접하는 것의 타측과 연결되도록 형성하여 코어를 중심에 두고 나선형으로 감아 3차원 형상을 갖는 인덕터를 구성한다.
따라서, 본 발명은 인덕터를 다른 소자와 같이 동일한 반도체기판 상에 형성되며, 또한, 3차원 구조로 형성하므로 반도체기판 상에서 차지하는 면적의 크기를 감소시킬 수 있는 잇점이 있다.
Claims (4)
- 코어와 다수의 도전막으로 이루어지며 상기 도전막은 코어를 나선상으로 에워싸도록 형성되는 인덕터에 있어서,매립절연층과 반도체 층이 순차적으로 형성된 기판상에 형성되고,상기 도전막은 제1도전층과 제2도전층으로 이루어지며,상기 도전층은 반도체층에 불순물이 고농도로 도핑되고 다수개의 슬릿형상으로 형성되고,상기 반도체층에 매립절연층이 노출되게 형성된 트렌치 내에 형성되고 절연층과 필라로 이루어지는 소자분리영역과,상기 반도체층 상의 상기 제 1 도전층 가운데 부분에 수직을 이루며 길게 형성된 제 1 유전층과,상기 소자분리영역 및 상기 제 1 유전층 상에 폐회로 상으로 형성되는 코어와,상기 반도체층 상에 상기 코어를 덮도록 형성되며 상기 제 1 도전층의 상기 코어 양측을 노출시키는 접촉구가 형성된 제 2 유전층을 포함하는 것을 특징으로 하는 인덕터.
- 청구항 1에 있어서 상기 필라는 불순물이 도핑되지 않은 다결정실리콘, 산화실리콘 또는 질화실리콘으로 형성된 인덕터.
- 매립절연층과 반도체층이 순차적으로 형성된 기판을 준비하는 공정과,상기 반도체층에 불순물을 이온 주입하여 슬릿 형태의 다수 개의 이온주입영역을 형성하는 공정과,상기 반도체층의 이온주입영역이 형성되지 않은 부분에 활성영역과 필드영역을 한정하는 소자분리영역을 형성하는 단계와,상기 이온주입영역의 가운데 부분을 포함하는 상기 반도체층에 제 1 유전층을 형성하면서 상기 이온주입영역 내의 불순물 이온을 활성화시켜 제 1 도전층을 형성하는 공정과,상기 제 1 유전층 및 상기 소자분리영역 상에 폐회로를 이루는 코어를 형성하는 공정과,상기 반도체층 상에 상기 코어를 덮고 상기 코어를 중심으로 상기 제 1 도전층의 양측을 노출시키는 접촉구를 갖는 제 2 유전층을 형성하는 공정과,상기 제 2 유전층 상에 상기 접촉구를 통해 상기 제 1 도전층의 일측을 인접하는 것의 타측과 지그재그(zigzag)로 연결하는 제 2 도전층을 형성하는 인덕터의 제조방법.
- 매립절연층과 반도체층이 순차적으로 형성된 기판을 준비하는 공정과,상기 반도체층에 상기 활성영역과 필드영역을 한정하는 소자분리영역을 상기 매립절연층과 접촉되게 형성하는 단계와,상기 반도체층의 상기 활성영역에 불순물을 이온 주입하여 슬릿 형태의 다수 개의 이온주입영역을 형성하는 공정과,상기 이온주입영역의 가운데 부분을 포함하는 상기 반도체층에 제 1 유전층을 형성하면서 상기 이온주입영역 내의 불순물 이온을 활성화시켜 제 1 도전층을 형성하는 공정과,상기 제 1 유전층 및 상기 소자분리영역 상에 폐회로를 이루는 코어를 형성하는 공정과,상기 반도체층 상에 상기 코어를 덮고 상기 코어를 중심으로 상기 제 1 도전층의 양측을 노출시키는 접촉구를 갖는 제 2 유전층을 형성하는 공정과,상기 제 2 유전층 상에 상기 접촉구를 통해 상기 제 1 도전층의 일측을 인접하는 것의 타측과 지그재그(zigzag)로 연결하는 제 2 도전층을 형성하는 인덕터의 제조방법.
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