JPH065785A - スパイラルインダクタの製造方法 - Google Patents
スパイラルインダクタの製造方法Info
- Publication number
- JPH065785A JPH065785A JP16517692A JP16517692A JPH065785A JP H065785 A JPH065785 A JP H065785A JP 16517692 A JP16517692 A JP 16517692A JP 16517692 A JP16517692 A JP 16517692A JP H065785 A JPH065785 A JP H065785A
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- JP
- Japan
- Prior art keywords
- layer
- gold plating
- pattern
- plating layer
- spiral inductor
- Prior art date
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- Pending
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- Manufacturing Cores, Coils, And Magnets (AREA)
- Coils Or Transformers For Communication (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】寄生抵抗の低減のため、金めつき導体パターン
の金めっき層の厚さを増大できるように制御する。 【構成】基板１上にやや幅が広いゲートメタル層の配線
パターン３を形成する。配線パターン３を包含するよう
に酸化膜２を形成する。配線パターン３の幅の内側に対
応する部分の酸化膜２をエッチングにより除去した後、
全面に給電層５を形成する。ホトレジスト６のパターン
を形成する。ホトレジスト６のパターンをマスクとして
選択的に金めっき層４を形成する。ホトレジスト６を除
去し、金めっき層４をマスクとして金めっき層４以外の
部分の給電層５の不要部分を除去する。
の金めっき層の厚さを増大できるように制御する。 【構成】基板１上にやや幅が広いゲートメタル層の配線
パターン３を形成する。配線パターン３を包含するよう
に酸化膜２を形成する。配線パターン３の幅の内側に対
応する部分の酸化膜２をエッチングにより除去した後、
全面に給電層５を形成する。ホトレジスト６のパターン
を形成する。ホトレジスト６のパターンをマスクとして
選択的に金めっき層４を形成する。ホトレジスト６を除
去し、金めっき層４をマスクとして金めっき層４以外の
部分の給電層５の不要部分を除去する。
Description
【０００１】
【産業上の利用分野】本発明はスパイラルインダクタの
製造方法に関し、特に半導体基板上に形成しマイクロ波
モノリシックＩＣ用のインダクタンス素子として用いる
スパイラルインダクタの製造方法に関する。
製造方法に関し、特に半導体基板上に形成しマイクロ波
モノリシックＩＣ用のインダクタンス素子として用いる
スパイラルインダクタの製造方法に関する。
【０００２】
【従来の技術】従来のこの種のスパイラルインダクタの
製造方法は、図３（Ａ）に示すように、ガリウム砒素の
基板１上に帯状の金めっきの導体パターン１０を等間隔
の渦巻状に形成していた。従来の製造方法によるスパイ
ラルインダクタの断面構造は、図３（Ｂ）に示すよう
に、ガリウム砒素の基板１上に、酸化膜２が形成され、
酸化膜２上の全面に金めっきのための給電層５をスパッ
タし、給電層５上に金めっき層４が選択的に形成されて
いるというものであった。
製造方法は、図３（Ａ）に示すように、ガリウム砒素の
基板１上に帯状の金めっきの導体パターン１０を等間隔
の渦巻状に形成していた。従来の製造方法によるスパイ
ラルインダクタの断面構造は、図３（Ｂ）に示すよう
に、ガリウム砒素の基板１上に、酸化膜２が形成され、
酸化膜２上の全面に金めっきのための給電層５をスパッ
タし、給電層５上に金めっき層４が選択的に形成されて
いるというものであった。
【０００３】次に、従来のスパイラルインダクタの製造
方法における製造工程について説明する。
方法における製造工程について説明する。
【０００４】図４Ａ〜Ｄは、従来のスパイラルインダク
タの製造方法における製造工程の一例を示す断面図であ
る。
タの製造方法における製造工程の一例を示す断面図であ
る。
【０００５】まず、図４Ａに示すように、基板１上に形
成された他のＦＥＴ等の素子に対する保護膜として用い
られる酸化膜２上の全面に、導電性のメタル層を堆積さ
せ給電層５を形成する。次に、図４Ｂに示すように、金
めっき層４の形成部分すなわち所定のスパイラルインダ
クタのパターン部分を除きホトレジスト６を塗布して絶
縁処理を行なう。次に、図４Ｃに示すように、給電層５
に通電して金めっき層４を選択的に形成する。次に、図
４Ｄに示すように、ホトレジスト６を除去し、さらに、
その下部の給電層５もイオンミリング等の方法で除去す
るというものであった。
成された他のＦＥＴ等の素子に対する保護膜として用い
られる酸化膜２上の全面に、導電性のメタル層を堆積さ
せ給電層５を形成する。次に、図４Ｂに示すように、金
めっき層４の形成部分すなわち所定のスパイラルインダ
クタのパターン部分を除きホトレジスト６を塗布して絶
縁処理を行なう。次に、図４Ｃに示すように、給電層５
に通電して金めっき層４を選択的に形成する。次に、図
４Ｄに示すように、ホトレジスト６を除去し、さらに、
その下部の給電層５もイオンミリング等の方法で除去す
るというものであった。
【０００６】マイクロ波モノリシックＩＣにおいて、ス
パイラルインダクタの寄生抵抗は、通過信号の減衰等の
性能劣化の原因となるので上記寄生抵抗をできるだけ低
減する必要がある。寄生抵抗の低減には、金めっき層の
幅や厚さを増大して断面積を増大する必要があるという
ものであった。
パイラルインダクタの寄生抵抗は、通過信号の減衰等の
性能劣化の原因となるので上記寄生抵抗をできるだけ低
減する必要がある。寄生抵抗の低減には、金めっき層の
幅や厚さを増大して断面積を増大する必要があるという
ものであった。
【０００７】
【発明が解決しようとする課題】上述した従来のスパイ
ラルインダクタの製造方法は、寄生抵抗の低減を目的と
して金めっき層の断面積の増加を上記金めっき層の幅の
増大で行なう場合には、形成されるスパイラルインダク
タ所要面積が大きくなるという欠点があつた。
ラルインダクタの製造方法は、寄生抵抗の低減を目的と
して金めっき層の断面積の増加を上記金めっき層の幅の
増大で行なう場合には、形成されるスパイラルインダク
タ所要面積が大きくなるという欠点があつた。
【０００８】また、金めっき層の断面積の増加を上記金
めっき層の厚さの増大で行なう場合には、ホトレジスト
のパターンの垂直性制御に限界があり、通常２μｍの厚
さを越えると上記ホトレジストのパターンの上縁の角が
維持できなるため丸くなり、金めっき層に逆にその形状
が転写されるためにその上縁が横方向に張出し、隣接金
めっきパターン相互間の間隔が狭くなることにより給電
層除去工程のとき電気的短絡を生じる等の不具合により
歩留り低下を発生するという欠点があった。
めっき層の厚さの増大で行なう場合には、ホトレジスト
のパターンの垂直性制御に限界があり、通常２μｍの厚
さを越えると上記ホトレジストのパターンの上縁の角が
維持できなるため丸くなり、金めっき層に逆にその形状
が転写されるためにその上縁が横方向に張出し、隣接金
めっきパターン相互間の間隔が狭くなることにより給電
層除去工程のとき電気的短絡を生じる等の不具合により
歩留り低下を発生するという欠点があった。
【０００９】
【課題を解決するための手段】本発明のスパイラルイン
ダクタの製造方法は、半導体基板の一主面に所望の形状
の第一の導体材料の予め定めた第二の幅より広い第一の
幅の第一の導体パターンを形成し、前記第一の導体パタ
ーンを覆うよう前記一主面全体に絶縁膜を形成し、前記
第一の導体パターン上の前記第二の幅の部分の前記絶縁
膜を除去し、前記一主面に第二の導体材料の導体層を形
成し、前記導体層上にホトレジスト材料を塗布し、前記
第二の幅の部分の前記ホトレジスト材料を除去し第三の
導体材料を選択的にめっきして第二の導体パターンを形
成することを特徴とするものである。
ダクタの製造方法は、半導体基板の一主面に所望の形状
の第一の導体材料の予め定めた第二の幅より広い第一の
幅の第一の導体パターンを形成し、前記第一の導体パタ
ーンを覆うよう前記一主面全体に絶縁膜を形成し、前記
第一の導体パターン上の前記第二の幅の部分の前記絶縁
膜を除去し、前記一主面に第二の導体材料の導体層を形
成し、前記導体層上にホトレジスト材料を塗布し、前記
第二の幅の部分の前記ホトレジスト材料を除去し第三の
導体材料を選択的にめっきして第二の導体パターンを形
成することを特徴とするものである。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明のスパイラルインダクタの製
造方法の一実施例を示す半導体チップの部分断面図であ
る。
造方法の一実施例を示す半導体チップの部分断面図であ
る。
【００１２】本実施例のスパイラルインダクタの製造方
法は、図１に示すように、ガリウム砒素の基板１上に形
成されたマイクロ波モノリシックＩＣにおけるＦＥＴの
ゲート部分を形成しているメタル層であるゲートメタル
層と同様のゲートメタル層３と、基板１上に形成されゲ
ートメタル層３を包含する酸化膜２と、ゲートメタル層
３上に形成された金めっきのための給電層５と、給電層
５上に形成された金めっき層４とを含んで構成されてい
る。
法は、図１に示すように、ガリウム砒素の基板１上に形
成されたマイクロ波モノリシックＩＣにおけるＦＥＴの
ゲート部分を形成しているメタル層であるゲートメタル
層と同様のゲートメタル層３と、基板１上に形成されゲ
ートメタル層３を包含する酸化膜２と、ゲートメタル層
３上に形成された金めっきのための給電層５と、給電層
５上に形成された金めっき層４とを含んで構成されてい
る。
【００１３】次に、本実施例の製造工程について説明す
る。
る。
【００１４】図２Ａ〜Ｅは、本実施例のスパイラルイン
ダクタの製造方法における製造工程の一例を示す部分断
面図である。
ダクタの製造方法における製造工程の一例を示す部分断
面図である。
【００１５】まず、図２Ａに示すように、基板１上の全
面ににゲートメタル層を形成し、ホトリソグラフイ技術
により上記ＦＥＴのゲートパターンと同時に上記スパイ
ラルインダクタの形状でやや幅が広いゲートメタル層の
配線パターン３を形成させる。配線パターン３を包含す
るように、他のＦＥＴ等の素子に対する保護膜として用
いられる酸化膜２を形成する。この配線パターン３は、
金系の上部配線パターンを直接ガリウム砒素の基板１上
に形成できないため、そのガイドとするための保持台と
し用いる。次に、図２Ｂに示すように、所望のスパイラ
ルインダクタのパターン幅すなわち、配線パターン３の
幅の内側に対応する部分の酸化膜２をエッチングにより
除去した後、全面に給電層５をスパッタ法等により形成
する。次に、図２Ｃに示すように、ホトリソグラフイ技
術によりホトレジスト６のパターンを形成する。次に、
図２Ｄに示すように、ホトレジスト６のパターンをマス
クとして、選択的に金めっき層４を形成する。次に、図
２Ｅに示すように、ホトレジスト６を除去し、金めっき
層４をマスクとして金めっき層４以外の部分の給電層５
の不要部分をイオンミリング等の方法により除去する。
面ににゲートメタル層を形成し、ホトリソグラフイ技術
により上記ＦＥＴのゲートパターンと同時に上記スパイ
ラルインダクタの形状でやや幅が広いゲートメタル層の
配線パターン３を形成させる。配線パターン３を包含す
るように、他のＦＥＴ等の素子に対する保護膜として用
いられる酸化膜２を形成する。この配線パターン３は、
金系の上部配線パターンを直接ガリウム砒素の基板１上
に形成できないため、そのガイドとするための保持台と
し用いる。次に、図２Ｂに示すように、所望のスパイラ
ルインダクタのパターン幅すなわち、配線パターン３の
幅の内側に対応する部分の酸化膜２をエッチングにより
除去した後、全面に給電層５をスパッタ法等により形成
する。次に、図２Ｃに示すように、ホトリソグラフイ技
術によりホトレジスト６のパターンを形成する。次に、
図２Ｄに示すように、ホトレジスト６のパターンをマス
クとして、選択的に金めっき層４を形成する。次に、図
２Ｅに示すように、ホトレジスト６を除去し、金めっき
層４をマスクとして金めっき層４以外の部分の給電層５
の不要部分をイオンミリング等の方法により除去する。
【００１６】
【発明の効果】以上説明したように、本発明のスパイラ
ルインダクタの製造方法は、ＦＥＴのゲートメタル層等
の第一の導電材料で第一の導電パターンを形成し、酸化
膜等で形成される絶縁膜をスペーサとして用いることに
より、金等の第三の導電材料のめっき層の上縁部の広が
りを抑制して寄生抵抗の低減に十分な厚さのめっき層を
形成できるという効果がある。
ルインダクタの製造方法は、ＦＥＴのゲートメタル層等
の第一の導電材料で第一の導電パターンを形成し、酸化
膜等で形成される絶縁膜をスペーサとして用いることに
より、金等の第三の導電材料のめっき層の上縁部の広が
りを抑制して寄生抵抗の低減に十分な厚さのめっき層を
形成できるという効果がある。
【図１】本発明のスパイラルインダクタの製造方法の一
実施例を示す部分断面図である。
実施例を示す部分断面図である。
【図２】本実施例のスパイラルインダクタの製造方法に
おける製造工程の一例を示す部分断面図である。
おける製造工程の一例を示す部分断面図である。
【図３】従来のスパイラルインダクタの製造方法の一例
を示す平面図および部分断面図である。
を示す平面図および部分断面図である。
【図４】従来のスパイラルインダクタの製造方法におけ
る製造工程の一例を示す部分断面図である。
る製造工程の一例を示す部分断面図である。
１ 基板 ２ 酸化膜 ３ 配線パターン ４ 金めっき層 ５ 給電層 ６ ホトレジスト １０ 導体パターン
Claims (1)
- 【請求項１】 半導体基板の一主面に所望の形状の第一
の導体材料の予め定めた第二の幅より広い第一の幅の第
一の導体パターンを形成し、 前記第一の導体パターンを覆うよう前記一主面全体に絶
縁膜を形成し、 前記第一の導体パターン上の前記第二の幅の部分の前記
絶縁膜を除去し、 前記一主面に第二の導体材料の導体層を形成し、 前記導体層上にホトレジスト材料を塗布し、 前記第二の幅の部分の前記ホトレジスト材料を除去し第
三の導体材料を選択的にめっきして第二の導体パターン
を形成することを特徴とするスパイラルインダクタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16517692A JPH065785A (ja) | 1992-06-24 | 1992-06-24 | スパイラルインダクタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16517692A JPH065785A (ja) | 1992-06-24 | 1992-06-24 | スパイラルインダクタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065785A true JPH065785A (ja) | 1994-01-14 |
Family
ID=15807300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16517692A Pending JPH065785A (ja) | 1992-06-24 | 1992-06-24 | スパイラルインダクタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065785A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6759727B2 (en) | 1999-08-23 | 2004-07-06 | Hynix Semiconductor Inc. | Inductor and fabricating method thereof |
| JP2006191050A (ja) * | 2005-01-03 | 2006-07-20 | Samsung Electronics Co Ltd | インダクター及びインダクター形成方法 |
| US7638406B2 (en) | 2004-01-29 | 2009-12-29 | International Business Machines Corporation | Method of fabricating a high Q factor integrated circuit inductor |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6164140A (ja) * | 1984-09-06 | 1986-04-02 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH01166542A (ja) * | 1987-12-22 | 1989-06-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0377327A (ja) * | 1989-08-19 | 1991-04-02 | Fujitsu Ltd | バンプ電極形半導体装置およびその製造方法 |
| JPH03190240A (ja) * | 1989-12-20 | 1991-08-20 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1992
- 1992-06-24 JP JP16517692A patent/JPH065785A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6164140A (ja) * | 1984-09-06 | 1986-04-02 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH01166542A (ja) * | 1987-12-22 | 1989-06-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0377327A (ja) * | 1989-08-19 | 1991-04-02 | Fujitsu Ltd | バンプ電極形半導体装置およびその製造方法 |
| JPH03190240A (ja) * | 1989-12-20 | 1991-08-20 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6759727B2 (en) | 1999-08-23 | 2004-07-06 | Hynix Semiconductor Inc. | Inductor and fabricating method thereof |
| US7638406B2 (en) | 2004-01-29 | 2009-12-29 | International Business Machines Corporation | Method of fabricating a high Q factor integrated circuit inductor |
| US7829427B2 (en) | 2004-01-29 | 2010-11-09 | International Business Machines Corporation | Method of fabricating a high Q factor integrated circuit inductor |
| JP2006191050A (ja) * | 2005-01-03 | 2006-07-20 | Samsung Electronics Co Ltd | インダクター及びインダクター形成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981027 |