JPS62122277A - 半導体素子空間配線法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体素子の！憾間の配線方法に係り。

特に配線による寄生インダクタンスの小さい素子を高歩
留りで作製するのに好適な半導体素子空間配線法に関す
る。

〔発明の背景〕

高周波・高出力動作する素子を設計する際、その高出力
化のために単位ＦＢＴを並列に多数接続する方法、即ち
この単位ＦＥＴを空間を渡した導体によって並列合成す
る空間配線型ＦＥ’ｌ’が知られている。この空間配線
法としては１例えば特開昭５５−６７１７１号公報に示
されるように、単位ＦＥＴの各電極を並列合成するため
の配線を、電解メッキ法により形成した金属層によシ行
なう方法が知られている。

この方法は従来の金ワイヤで電極間を接続する方法に較
べ、寄生インダクタンスを低減きせることか可能である
。

その製造方法の１例を第１図に示す。半杷縁性半導体基
板５上に形成された能動層４があり、その衣ｆ上にソー
ス電極３．ゲート１極２．ドレイン電極１の各電極が形
成されてＭＥＳＦＥＴが作られている。さらにその上に
感光性樹脂層１３を選択マスクに用いてメッキ用下地金
属層１１および１１′を全面被着した後、さらに別の感
光性樹脂層１４によりこのメッキ用下地金属層１１′を
マスクしてｔｓメッキにより厚いメッキ金属層１２を形
成する。しかしこの方法ではこの後に不要部分のメッキ
用下地金属層１１′の除去に問題があつた。即ちこの除
去にエツチング法を用いれば。

厚いメッキ金属層１２の陰になり、そのエツチング終点
判定が困難になる。ややもすればオーバエツチングによ
るメッキ用下地金属層１１のサイドエツチングが進み過
ぎるという不良がおきる。このため十分な再現性が得ら
れないという難点があった。

また別の除去方法として、リフトオフ法によシ感元性樹
脂層１３．１４とともに不要部分のメッキ用下地金属層
１１′を除去する方法を採れば。

上述の問題は避けられる。しかし、はく離した不要部分
のメッキ用下地金属層１１’の小片が厚いメッキ金属層
１２に妨げられて素子光面上に残りやすく、ショート不
良を引きおこす原因となる。

また第２図に示す如く、感光性樹脂層１３のみを用いて
メッキ用下地金属層１１および厚いメッキ金属層１２を
形成する方法もある。この方法によれば第１図で述べた
ような問題が起こらない。

ところで、空間配線に必要な耐圧は、高出力ＧａＡｓＦ
ＥＴの場合３０Ｖ程度である。空気の絶縁破壊電界が３
０ＫＶ／ｃｒｒ１であることから、ＦＥＴの電極２，３
と厚いメッキ金属層１２との間は最低１０μｍ程度必要
となる。このためこの感光性樹脂１３の厚さは１０μｍ
程度必要となシ、メッキ用下地金属層１１０段切れが起
こりやすく、部分的にメッキ金属層が形成されない不良
が発生することがあった。

〔発明の目的〕

本発明の目的に、半導体素子において寄生インダクタン
スの小さい空間配線を再現性よく形成する方法を提供す
ることにある。

〔発明の概要〕

多層配線において配線の交差する部分が空隙になってい
る。いわゆる空間配線を行なうために。

第３図に示す如き方法を用いる。

（ａ）　　半導体基板３１上に電極３２．３３を設ける
。

このとき空間配線で結線する電極３２の高さはあらかじ
め他の電極３３より高くしておく。

（ｂ）　　樹脂を用いてこれらの電極３２．３３を全部
属めこむ。

（Ｃ）　　樹脂ノー３４をドライエツチングによりエツ
チングし、電極３２の表面を露出させる。

（ｄ）　　メッキ用下地金属層３５．！解メッキにより
形成した厚いメッキ金属層３６を被着する。

（ｅ）　　不要になった樹脂層３４を除去して、電極３
３と配線３７の間に空隙を作る。

以上のごとくあらかじめ電極の高さを高くしておけば、
所望の空隙をもつ空間配線を再現性よく形成することが
できる。

〔発明の実施例〕

以下１本発明の一笑流列を第４図によシ説明する。第４
図は本発明を筒用力ｄａＡｓＭＥｓＦＥＴ　の製造に実
施した例でおる。

（ａ）　　半絶縁性半導体基板５上に能動層４が形成さ
れたウェーハ４１にソース電極３．ゲート電極２゜ドレ
イン電極１を形成して単位ＦＥＴを作製する。

ソース電極３．ドレイン電極１にはＡｕ／Ｎｉ／Ａ　ｕ
　Ｑ　ｅを、ゲート′成極２にはＡｔ／Ｔｉを用いる。

４２はＳ　ｊＯｚ　ＣＶＤ膜であり、ＱａＡｓつｘ−ハ
４３の表面保護に用いている。

（ｂ）　　空間配線を行なう電極、即ち本図においては
ドレイ／這極工の高さを高くするため１例えば蒸着用蛇
属マスク４３を用いてＡｕｔＱるいはＣｕｔ被着し、他
の電極２，３より１０μｍ程度高い金属柱４４を形成す
る。

（Ｃ）　　感光性樹脂層３４をウェーハ４１に塗布し。

ウェーハ表面全体をこれでおおう。

（ｄ）　　酸素プラズマエツチングを用い、感光性樹脂
層３４をエツチングし、他の電極２，３は埋まったまま
の状態でドレイン電極１上に形成された４４のみが露出
する厚さまでに加工する。

（ｅ）　　この上にメッキ用下地金ａｕ＊ｉｉとして、
スパッタ蒸着法、真空蒸着法等により＊　Ｎ　ｉＨＣｕ
ＨＡｕ等を被着する。

（ｆ）　　このメッキ用下地金属層１１上に電解メッキ
法を用いてＡＵ、Ｃｕ等の高電気伝導度を有する金属の
厚いメッキ金属層１２を例えば厚さ２０〜５０μｍ程度
形成する。このとき配線３７にとって不要な部分１１′
は感光性樹脂層４５によりマスクすることによってメッ
キされない。

（ｇ）　　感光性樹脂４３４．４５を除去する際に不要
なメッキ用下地金属層１１′もリフトオフされ。

空間配線３７が完成する、 以上の説明ではＧａＡｓＭＩＥＳＦＥＴ　のドレイン電
極の空間配線について述べてきたが、他の電極について
も同様に適用できる。

〔発明の効果〕

本発明によれば、寄生インダクタンスの小さい空間配線
法を再現性良く高歩留りで作製することができる。また
空隙の距離が広くなっても安定に製作することができる
特徴がある。

【図面の簡単な説明】

第１図、第２図は従来法による空間配線形成工程の＠面
図、第３図は本発明による空間配線形成工程の断面図、
第４図は本発明を高出力Ｑ　ａ　Ａ　ＳＭＥＳＦＥＴに
実施した例を示す配線工程の断面図である。 １・・・ドレイン電極、２・・・ゲート電極、３・・・
ソース成極、４・・・能動層、５・・・半絶縁性半導体
基板、１１．１１’、３５・・・メッキ用下地金属層、
１２゜３６・・・厚いメッキ金属層、１３，１４，３４
゜４５・・・感光性側脂層、３２，３３・・・を極、３
７・・−空間配線層、４３・・・蒸着用金属マスク、４
４・・・金Ｉｚ　　　図 ■３図 ′ｆＪ４　困

Claims (1)

【特許請求の範囲】
1. 半導体素子の電極のうち配線したい電極を他の電極より
   も高さを高く形成する工程、すべての電極を樹脂で埋め
   込む工程、配線したい電極のみが露出するまで樹脂を除
   去する工程、メッキ用下地金属層および電解メッキによ
   る厚いメッキ金属層を形成する工程、樹脂を除去する工
   程を含むことを特徴とする半導体素子空間配線法。