JP3417829B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3417829B2 JP3417829B2 JP06104398A JP6104398A JP3417829B2 JP 3417829 B2 JP3417829 B2 JP 3417829B2 JP 06104398 A JP06104398 A JP 06104398A JP 6104398 A JP6104398 A JP 6104398A JP 3417829 B2 JP3417829 B2 JP 3417829B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- metal layer
- insulating film
- opening
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electroplating Methods And Accessories (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、高周波用
電力シリコンバイポーラトランジスタにＡｕめっき層を
形成する半導体装置の製造方法に関する。
電力シリコンバイポーラトランジスタにＡｕめっき層を
形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、高周波半導体装置の高出力化や高
性能化がめざましく、シリコンバイポーラトランジスタ
（以下、トランジスタと称する）では、エミッタ長の増
大による飽和出力向上、そしてＡｕめっき層を用いた配
線抵抗の低減が進んでいる。このため、トランジスタの
製作工程においてＡｕめっき工程が重要になってきてい
る。
性能化がめざましく、シリコンバイポーラトランジスタ
（以下、トランジスタと称する）では、エミッタ長の増
大による飽和出力向上、そしてＡｕめっき層を用いた配
線抵抗の低減が進んでいる。このため、トランジスタの
製作工程においてＡｕめっき工程が重要になってきてい
る。
【０００３】ここで、従来の半導体装置の製造方法につ
いて、トランジスタのベース電極またはエミッタ電極の
ボンディングパッドにＡｕめっき層を形成する場合を例
にとり、図３を用いて説明する。
いて、トランジスタのベース電極またはエミッタ電極の
ボンディングパッドにＡｕめっき層を形成する場合を例
にとり、図３を用いて説明する。
【０００４】図３（ａ）に示すように、シリコン基板１
０のコレクタ領域に第一の絶縁膜である素子分離用選択
酸化層１１（以下、ＬＯＣＯＳ領域と称する）を形成す
る。次に、イオン注入法を用いてベース領域１２、エミ
ッタ領域１３を形成し、さらに、酸化膜と窒化膜からな
るベース、エミッタ取り出し用の開口を有する第二の絶
縁膜２０を形成し、その後、ベース、エミッタ電極１４
（第一の金属層）を形成する。
０のコレクタ領域に第一の絶縁膜である素子分離用選択
酸化層１１（以下、ＬＯＣＯＳ領域と称する）を形成す
る。次に、イオン注入法を用いてベース領域１２、エミ
ッタ領域１３を形成し、さらに、酸化膜と窒化膜からな
るベース、エミッタ取り出し用の開口を有する第二の絶
縁膜２０を形成し、その後、ベース、エミッタ電極１４
（第一の金属層）を形成する。
【０００５】次に、図３（ｂ）に示すように、Ａｕめっ
き層の形成予定部に開口部を有する窒化膜１５を形成す
る。そして、Ａｕめっき層を形成するときに電極として
用いる第二の金属層であるＡｕ層１６を蒸着法を用いて
形成する。さらに、Ａｕめっき層を選択的に形成するた
めに、Ａｕめっき層の形成予定部に開口部を有するフォ
トレジスト層１７を形成する。
き層の形成予定部に開口部を有する窒化膜１５を形成す
る。そして、Ａｕめっき層を形成するときに電極として
用いる第二の金属層であるＡｕ層１６を蒸着法を用いて
形成する。さらに、Ａｕめっき層を選択的に形成するた
めに、Ａｕめっき層の形成予定部に開口部を有するフォ
トレジスト層１７を形成する。
【０００６】次に、図３（ｃ）に示すように、電解めっ
き法により第二の金属層であるＡｕめっき層１８を形成
し、その後、フォトレジスト層１７と電極用Ａｕ層１６
を除去する。
き法により第二の金属層であるＡｕめっき層１８を形成
し、その後、フォトレジスト層１７と電極用Ａｕ層１６
を除去する。
【０００７】上記した方法の場合、ダイシング部２１と
接触するＬＯＣＯＳ領域１１の端部は窒化膜と酸化膜の
積層構造になっている。このため、その後のエッチング
工程においてオーバーハング状になることが多かった
（図３（ｂ）Ｚ部）。
接触するＬＯＣＯＳ領域１１の端部は窒化膜と酸化膜の
積層構造になっている。このため、その後のエッチング
工程においてオーバーハング状になることが多かった
（図３（ｂ）Ｚ部）。
【０００８】なお、Ａｕ層の段切れ防止策として、Ａｕ
層を厚く形成する方法があるが、これは後の工程でのＡ
ｕ層の除去が困難になり、現実的ではない。
層を厚く形成する方法があるが、これは後の工程でのＡ
ｕ層の除去が困難になり、現実的ではない。
【０００９】この結果、Ａｕめっき電極Ａｕ層１６はＬ
ＯＣＯＳ領域１１の端部で段切れまたは薄層化を起こ
し、ダイシング部２１とＬＯＣＯＳ領域１１上のＡｕ層
１６は導通がなくなり、Ａｕめっきの形成不良（膜厚ば
らつき）が発生しやすかった。
ＯＣＯＳ領域１１の端部で段切れまたは薄層化を起こ
し、ダイシング部２１とＬＯＣＯＳ領域１１上のＡｕ層
１６は導通がなくなり、Ａｕめっきの形成不良（膜厚ば
らつき）が発生しやすかった。
【００１０】
【発明が解決しようとする課題】上記したように従来の
半導体装置の製造方法の場合、ＬＯＣＯＳ領域の端部に
おけるＡｕめっき電極用Ａｕ層の段切れによって、Ａｕ
めっき層の形成不良が発生するという問題点があった。
半導体装置の製造方法の場合、ＬＯＣＯＳ領域の端部に
おけるＡｕめっき電極用Ａｕ層の段切れによって、Ａｕ
めっき層の形成不良が発生するという問題点があった。
【００１１】本発明は上記の欠点を排除するもので、Ｌ
ＯＣＯＳ領域の端部に新たにＡｕめっき形成領域を設け
ることにより、段切れしているＡｕめっき電極用Ａｕ層
を接触させ、Ａｕめっき層の形成不良を防止する半導体
装置の製造方法を提供することを目的とする。
ＯＣＯＳ領域の端部に新たにＡｕめっき形成領域を設け
ることにより、段切れしているＡｕめっき電極用Ａｕ層
を接触させ、Ａｕめっき層の形成不良を防止する半導体
装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記課題を解決するため
本発明は、半導体基板上に所定のパターンを有する厚膜
の第一の絶縁膜を形成する第１工程と、前記第一の絶縁
膜上に電極と接続した第一の金属層を形成する第２工程
と、前記第一の絶縁膜上の第一の金属層と接続するため
の開口を設けた第一の保護膜を、前記第一の絶縁膜上の
端部に形成する第３工程と、開口を設けた前記第一の保
護膜上面に下地の第二の金属層を形成する第４工程と、
前記第二の金属層上に選択的に厚めっきの第三の金属層
を形成する第５工程とからなる半導体装置の製造方法に
おいて、前記第一の絶縁膜の前記端部に対応したフォト
レジスト開口を形成する工程と、電気めっき法を用いて
前記フォトレジスト開口に厚めっき層を形成する工程と
を含むことを特徴とする。
本発明は、半導体基板上に所定のパターンを有する厚膜
の第一の絶縁膜を形成する第１工程と、前記第一の絶縁
膜上に電極と接続した第一の金属層を形成する第２工程
と、前記第一の絶縁膜上の第一の金属層と接続するため
の開口を設けた第一の保護膜を、前記第一の絶縁膜上の
端部に形成する第３工程と、開口を設けた前記第一の保
護膜上面に下地の第二の金属層を形成する第４工程と、
前記第二の金属層上に選択的に厚めっきの第三の金属層
を形成する第５工程とからなる半導体装置の製造方法に
おいて、前記第一の絶縁膜の前記端部に対応したフォト
レジスト開口を形成する工程と、電気めっき法を用いて
前記フォトレジスト開口に厚めっき層を形成する工程と
を含むことを特徴とする。
【００１３】また、半導体基板上に所定のパターンを有
する厚膜の第一の絶縁膜を形成する第１工程と、前記第
一の絶縁膜上に電極と接続した第一の金属層を形成する
第２工程と、前記第一の絶縁膜上の第一の金属層と接続
するための開口を設けた第一の保護膜を、前記第一の絶
縁膜上の端部に形成する第３工程と、開口を設けた前記
第一の保護膜上面に下地の第二の金属層を形成する第４
工程と、前記第二の金属層上に選択的に厚めっきの第三
の金属層を形成する第５工程とからなる半導体装置の製
造方法において、前記第三の金属層と前記第一の絶縁膜
の前記端部に対応したフォトレジスト開口を形成する工
程と、電気めっき法を用いて前記フォトレジスト開口に
厚めっき層を形成する工程とを含むことを特徴とする。
する厚膜の第一の絶縁膜を形成する第１工程と、前記第
一の絶縁膜上に電極と接続した第一の金属層を形成する
第２工程と、前記第一の絶縁膜上の第一の金属層と接続
するための開口を設けた第一の保護膜を、前記第一の絶
縁膜上の端部に形成する第３工程と、開口を設けた前記
第一の保護膜上面に下地の第二の金属層を形成する第４
工程と、前記第二の金属層上に選択的に厚めっきの第三
の金属層を形成する第５工程とからなる半導体装置の製
造方法において、前記第三の金属層と前記第一の絶縁膜
の前記端部に対応したフォトレジスト開口を形成する工
程と、電気めっき法を用いて前記フォトレジスト開口に
厚めっき層を形成する工程とを含むことを特徴とする。
【００１４】また、半導体基板上に所定のパターンを有
する厚膜の第一の絶縁膜を形成する第１工程と、電極の
取り出し用開口を有する第二の絶縁膜を形成する第２工
程と、前記開口を介して前記第一の絶縁膜上と前記電極
とを接続する第一の金属層を形成する第３工程と、前記
第一の絶縁膜上の第一の金属層と接続するための開口を
設けた保護膜を、前記第一の絶縁膜上の端部に形成する
第４工程と、開口を有する前記保護膜上面に下地の第二
の金属層を形成する第５工程と、前記第二の金属層上に
選択的に厚めっきの第三の金属層を形成する第６工程と
からなる半導体装置の製造方法において、前記第一の絶
縁膜の端部に対応したフォトレジスト開口を形成する工
程と、電気めっき法を用いて前記フォトレジスト開口に
厚めっき層を形成する工程とを含むことを特徴とする。
する厚膜の第一の絶縁膜を形成する第１工程と、電極の
取り出し用開口を有する第二の絶縁膜を形成する第２工
程と、前記開口を介して前記第一の絶縁膜上と前記電極
とを接続する第一の金属層を形成する第３工程と、前記
第一の絶縁膜上の第一の金属層と接続するための開口を
設けた保護膜を、前記第一の絶縁膜上の端部に形成する
第４工程と、開口を有する前記保護膜上面に下地の第二
の金属層を形成する第５工程と、前記第二の金属層上に
選択的に厚めっきの第三の金属層を形成する第６工程と
からなる半導体装置の製造方法において、前記第一の絶
縁膜の端部に対応したフォトレジスト開口を形成する工
程と、電気めっき法を用いて前記フォトレジスト開口に
厚めっき層を形成する工程とを含むことを特徴とする。
【００１５】また、半導体基板上に所定のパターンを有
する厚膜の第一の絶縁膜を形成する第１工程と、電極の
取り出し用開口を有する第二の絶縁膜を形成する第２工
程と、前記開口を介して前記第一の絶縁膜上と前記電極
とを接続する第一の金属層を形成する第３工程と、前記
第一の絶縁膜上の第一の金属層と接続するための開口を
設けた保護膜を、前記第一の絶縁膜上の端部に形成する
第４工程と、開口を有する前記保護膜上面に下地の第二
の金属層を形成する第５工程と、前記第二の金属層上に
選択的に厚めっきの第三の金属層を形成する第６工程と
からなる半導体装置の製造方法において、前記第三の金
属層と前記第一の絶縁膜の端部に対応したフォトレジス
ト開口を形成する工程と、電気めっき法を用いて前記フ
ォトレジスト開口に厚めっき層を形成する工程とを含む
ことを特徴とする。
する厚膜の第一の絶縁膜を形成する第１工程と、電極の
取り出し用開口を有する第二の絶縁膜を形成する第２工
程と、前記開口を介して前記第一の絶縁膜上と前記電極
とを接続する第一の金属層を形成する第３工程と、前記
第一の絶縁膜上の第一の金属層と接続するための開口を
設けた保護膜を、前記第一の絶縁膜上の端部に形成する
第４工程と、開口を有する前記保護膜上面に下地の第二
の金属層を形成する第５工程と、前記第二の金属層上に
選択的に厚めっきの第三の金属層を形成する第６工程と
からなる半導体装置の製造方法において、前記第三の金
属層と前記第一の絶縁膜の端部に対応したフォトレジス
ト開口を形成する工程と、電気めっき法を用いて前記フ
ォトレジスト開口に厚めっき層を形成する工程とを含む
ことを特徴とする。
【００１６】また、第三の金属層が金めっきによって形
成されることを特徴とする。
成されることを特徴とする。
【００１７】本発明は、ＬＯＣＯＳ領域の端部にＡｕめ
っき形成領域を形成することにより、めっき電極用Ａｕ
層が段切れしている場合でも、Ａｕめっき工程で電極の
導通が回復でき、膜厚の均一なＡｕめっき層が形成でき
る。
っき形成領域を形成することにより、めっき電極用Ａｕ
層が段切れしている場合でも、Ａｕめっき工程で電極の
導通が回復でき、膜厚の均一なＡｕめっき層が形成でき
る。
【００１８】
【発明の実施の形態】以下に本発明の実施の一形態につ
いて図面を参考にして説明する。
いて図面を参考にして説明する。
【００１９】図１（ａ）〜（ｄ）は、本発明の半導体装
置の製造方法について工程順に示す断面図である。図２
は本発明の半導体装置の製造方法についての平面図であ
る。
置の製造方法について工程順に示す断面図である。図２
は本発明の半導体装置の製造方法についての平面図であ
る。
【００２０】図１（ａ）に示すように、シリコン基板１
０（半導体基板）のコレクタ領域に第一の絶縁膜である
ＬＯＣＯＳ領域１１を形成している。ＬＯＣＯＳ領域１
１の形成には熱酸化法を用い、例えば水蒸気雰囲気中で
１０００℃、６時間形成し、このときＬＯＣＯＳ領域の
酸化膜厚は１．２μｍ、また段差は０．５４μｍとなっ
ている。その後、イオン注入法を用いてボロン（Ｂ）に
よりベース領域１２を、砒素（Ａｓ）によりエミッタ領
域１３を形成している。さらに、酸化膜と窒化膜の２層
構造で、ベース、エミッタ取り出し用の開口を有する第
二の絶縁膜２０を形成し、また、ベースおよびエミッタ
電極となる第一の金属層（Ａｕ／Ｐｔ／Ｔｉ）１４を形
成している。
０（半導体基板）のコレクタ領域に第一の絶縁膜である
ＬＯＣＯＳ領域１１を形成している。ＬＯＣＯＳ領域１
１の形成には熱酸化法を用い、例えば水蒸気雰囲気中で
１０００℃、６時間形成し、このときＬＯＣＯＳ領域の
酸化膜厚は１．２μｍ、また段差は０．５４μｍとなっ
ている。その後、イオン注入法を用いてボロン（Ｂ）に
よりベース領域１２を、砒素（Ａｓ）によりエミッタ領
域１３を形成している。さらに、酸化膜と窒化膜の２層
構造で、ベース、エミッタ取り出し用の開口を有する第
二の絶縁膜２０を形成し、また、ベースおよびエミッタ
電極となる第一の金属層（Ａｕ／Ｐｔ／Ｔｉ）１４を形
成している。
【００２１】次に、図１（ｂ）に示すように、プラズマ
ＣＶＤ法を用いて、Ａｕめっき層を形成する予定のボン
ディング部に開口を有する窒化膜１５を保護膜として形
成する。真空蒸着法を用いて、Ａｕめっき層を形成する
ときに電極として用いるＡｕ層１６（第二の金属層）を
１５００オングストロームの厚さに形成する。さらに、
Ａｕめっきを選択的に形成するために、Ａｕめっき層の
形成予定部、および絶縁膜周辺の少なくとも一部に開口
部１２０を有するフォトレジスト層１１７を形成する。
ＣＶＤ法を用いて、Ａｕめっき層を形成する予定のボン
ディング部に開口を有する窒化膜１５を保護膜として形
成する。真空蒸着法を用いて、Ａｕめっき層を形成する
ときに電極として用いるＡｕ層１６（第二の金属層）を
１５００オングストロームの厚さに形成する。さらに、
Ａｕめっきを選択的に形成するために、Ａｕめっき層の
形成予定部、および絶縁膜周辺の少なくとも一部に開口
部１２０を有するフォトレジスト層１１７を形成する。
【００２２】ところで、図２は本発明についての平面図
である。図１はＡ´−Ａの断面を表したもので、開口部
１２０は図２に示したようにダイシング部２１と接触す
るＬＯＣＯＳ領域１１の端部に形成される。ここでは、
開口部１２０はＬＯＣＯＳ領域１１の角端部に設けた形
態を示した。しかし、半導体装置の使用上問題とならな
い端部ならば、開口部１２０をどこに形成しても、本発
明は適用できる。
である。図１はＡ´−Ａの断面を表したもので、開口部
１２０は図２に示したようにダイシング部２１と接触す
るＬＯＣＯＳ領域１１の端部に形成される。ここでは、
開口部１２０はＬＯＣＯＳ領域１１の角端部に設けた形
態を示した。しかし、半導体装置の使用上問題とならな
い端部ならば、開口部１２０をどこに形成しても、本発
明は適用できる。
【００２３】次に、図１（ｃ）に示すように電解めっき
法により、Ａｕめっき層１１８、１１９を３μｍ程度の
厚さに形成する。
法により、Ａｕめっき層１１８、１１９を３μｍ程度の
厚さに形成する。
【００２４】次に、図１（ｄ）に示すように、フォトレ
ジスト剥離液を用いてフォトレジスト１１７を除去し、
さらに露出したＡｕめっき電極用Ａｕ層１６をエッチン
グする。
ジスト剥離液を用いてフォトレジスト１１７を除去し、
さらに露出したＡｕめっき電極用Ａｕ層１６をエッチン
グする。
【００２５】ここで、電極として用いるＡｕ層１６が段
切れしている場合、絶縁膜２０上のＡｕめっき形成部は
電気的にオープン状態となり、ＬＯＣＯＳ領域１１の端
部の開口部１２０は電流密度（通常３ｍＡ／ｃｍ2 ）が
高くなり、Ａｕめっき層１１９の成長速度が設定値（通
常３μｍ／１０ｍｉｎ）より早くなり、短時間で段切れ
している絶縁膜上のＡｕ層に接触し導通する。
切れしている場合、絶縁膜２０上のＡｕめっき形成部は
電気的にオープン状態となり、ＬＯＣＯＳ領域１１の端
部の開口部１２０は電流密度（通常３ｍＡ／ｃｍ2 ）が
高くなり、Ａｕめっき層１１９の成長速度が設定値（通
常３μｍ／１０ｍｉｎ）より早くなり、短時間で段切れ
している絶縁膜上のＡｕ層に接触し導通する。
【００２６】上述のように、本発明によれば、絶縁膜パ
ターン１１の周辺にＡｕめっき層を形成することによ
り、段差部の電極用金属層の非導通を回復させることが
できる。
ターン１１の周辺にＡｕめっき層を形成することによ
り、段差部の電極用金属層の非導通を回復させることが
できる。
【００２７】以上は、本発明の実施の一形態として、シ
リコンバイポーラトランジスタにおけるＬＯＣＯＳ領域
上にあるボンディングパッド部のＡｕめっき層の形成方
法について説明したが、これに限定されるものではな
い。例えば、オーバーハング状の段差の上部に電解めっ
き法によりＡｕめっき層を形成する場合にも適用でき、
同様の効果が期待できる。
リコンバイポーラトランジスタにおけるＬＯＣＯＳ領域
上にあるボンディングパッド部のＡｕめっき層の形成方
法について説明したが、これに限定されるものではな
い。例えば、オーバーハング状の段差の上部に電解めっ
き法によりＡｕめっき層を形成する場合にも適用でき、
同様の効果が期待できる。
【００２８】
【発明の効果】本発明によれば、高性能のシリコントラ
ンジスタを歩留まりよく製造する半導体装置の製造方法
を提供することができる。
ンジスタを歩留まりよく製造する半導体装置の製造方法
を提供することができる。
【図１】本発明を工程順に説明する断面図である。
【図２】本発明を説明する平面図である。
【図３】従来例を工程順に説明する断面図である。
１０…半導体基板（シリコン基板）
１１…第一の絶縁膜（ＬＯＣＯＳ領域）
１２…ベース領域
１３…エミッタ領域
１４…第一の金属層（ベース、エミッタ電極層）
１５…窒化膜
１６…第二の金属層（Ａｕめっき電極用Ａｕ層）
１７、１１７…フォトレジスト
１８、１１８、１１９…第三の金属層（Ａｕめっき層）
２０…第二の絶縁膜
２１…ダイシング部
１２０…開口部
Claims (5)
- 【請求項１】 半導体基板上に所定のパターンを有する
厚膜の第一の絶縁膜を形成する第１工程と、前記第一の
絶縁膜上に電極と接続した第一の金属層を形成する第２
工程と、前記第一の絶縁膜上の第一の金属層と接続する
ための開口を設けた第一の保護膜を、前記第一の絶縁膜
上の端部に形成する第３工程と、開口を設けた前記第一
の保護膜上面に下地の第二の金属層を形成する第４工程
と、前記第二の金属層上に選択的に厚めっきの第三の金
属層を形成する第５工程とからなる半導体装置の製造方
法において、前記第一の絶縁膜の前記端部に対応したフ
ォトレジスト開口を形成する工程と、電気めっき法を用
いて前記フォトレジスト開口に厚めっき層を形成する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に所定のパターンを有する
厚膜の第一の絶縁膜を形成する第１工程と、前記第一の
絶縁膜上に電極と接続した第一の金属層を形成する第２
工程と、前記第一の絶縁膜上の第一の金属層と接続する
ための開口を設けた第一の保護膜を、前記第一の絶縁膜
上の端部に形成する第３工程と、開口を設けた前記第一
の保護膜上面に下地の第二の金属層を形成する第４工程
と、前記第二の金属層上に選択的に厚めっきの第三の金
属層を形成する第５工程とからなる半導体装置の製造方
法において、前記第三の金属層と前記第一の絶縁膜の前
記端部に対応したフォトレジスト開口を形成する工程
と、電気めっき法を用いて前記フォトレジスト開口に厚
めっき層を形成する工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項３】 半導体基板上に所定のパターンを有する
厚膜の第一の絶縁膜を形成する第１工程と、電極の取り
出し用開口を有する第二の絶縁膜を形成する第２工程
と、前記開口を介して前記第一の絶縁膜上と前記電極と
を接続する第一の金属層を形成する第３工程と、前記第
一の絶縁膜上の第一の金属層と接続するための開口を設
けた保護膜を、前記第一の絶縁膜上の端部に形成する第
４工程と、開口を有する前記保護膜上面に下地の第二の
金属層を形成する第５工程と、前記第二の金属層上に選
択的に厚めっきの第三の金属層を形成する第６工程とか
らなる半導体装置の製造方法において、前記第一の絶縁
膜の端部に対応したフォトレジスト開口を形成する工程
と、電気めっき法を用いて前記フォトレジスト開口に厚
めっき層を形成する工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項４】 半導体基板上に所定のパターンを有する
厚膜の第一の絶縁膜を形成する第１工程と、電極の取り
出し用開口を有する第二の絶縁膜を形成する第２工程
と、前記開口を介して前記第一の絶縁膜上と前記電極と
を接続する第一の金属層を形成する第３工程と、前記第
一の絶縁膜上の第一の金属層と接続するための開口を設
けた保護膜を、前記第一の絶縁膜上の端部に形成する第
４工程と、開口を有する前記保護膜上面に下地の第二の
金属層を形成する第５工程と、前記第二の金属層上に選
択的に厚めっきの第三の金属層を形成する第６工程とか
らなる半導体装置の製造方法において、前記第三の金属
層と前記第一の絶縁膜の端部に対応したフォトレジスト
開口を形成する工程と、電気めっき法を用いて前記フォ
トレジスト開口に厚めっき層を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 第三の金属層が金めっきによって形成さ
れることを特徴とする請求項１乃至請求項４のいずれか
１つに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06104398A JP3417829B2 (ja) | 1998-03-12 | 1998-03-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06104398A JP3417829B2 (ja) | 1998-03-12 | 1998-03-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11260760A JPH11260760A (ja) | 1999-09-24 |
| JP3417829B2 true JP3417829B2 (ja) | 2003-06-16 |
Family
ID=13159833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06104398A Expired - Lifetime JP3417829B2 (ja) | 1998-03-12 | 1998-03-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3417829B2 (ja) |
-
1998
- 1998-03-12 JP JP06104398A patent/JP3417829B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11260760A (ja) | 1999-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60201666A (ja) | 半導体装置 | |
| JPH0719762B2 (ja) | 半導体デバイスの形成方法 | |
| US4596069A (en) | Three dimensional processing for monolithic IMPATTs | |
| JP3417829B2 (ja) | 半導体装置の製造方法 | |
| JPS587862A (ja) | バイポ−ラ型トランジスタ−構造体及びその製造方法 | |
| JP4197302B2 (ja) | 半導体装置の製造方法 | |
| JPH0252858B2 (ja) | ||
| JP4120748B2 (ja) | ゲート電極の製造方法及びゲート電極構造 | |
| JPH09115919A (ja) | 半導体装置及びその製造方法 | |
| JPH0510827B2 (ja) | ||
| TW200425506A (en) | Semiconductor device and method of producing same | |
| JP4606552B2 (ja) | 半導体装置 | |
| JP2592287B2 (ja) | バイポーラ半導体装置の製造方法 | |
| JP2001085448A (ja) | 半導体装置およびその製造方法 | |
| JP4072248B2 (ja) | 半導体装置の製造方法 | |
| JPS62281356A (ja) | 半導体装置の製造方法 | |
| CA1251285A (en) | Semiconductor device having electrode and first level inteconnection embedded in two-layer insulating film | |
| JP2004064005A (ja) | 半導体装置の製造方法 | |
| KR19990000376A (ko) | 반도체 소자 제조방법 | |
| JPH05102330A (ja) | 半導体装置の製造方法 | |
| JPH05175217A (ja) | 半導体装置の製造方法 | |
| JPH0817912A (ja) | 半導体装置及び素子分離領域の作製方法 | |
| JPH0677158A (ja) | 半導体装置の製造方法 | |
| JPS61240679A (ja) | シヨツトキ−バリヤ型半導体装置およびその製造方法 | |
| JPS63126260A (ja) | 半導体集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080411 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090411 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100411 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100411 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130411 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140411 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |