JP2004064005A

JP2004064005A - 半導体装置の製造方法

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Publication number: JP2004064005A
Application number: JP2002223571A
Authority: JP
Inventors: Tsuyoshi Oki; 大木　強師
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-07-31
Filing date: 2002-07-31
Publication date: 2004-02-26

Abstract

【課題】高周波特性の改善を図り、ゲート電極の電気抵抗の低減、信頼性を可能にした半導体装置の製造方法を提供する。
【解決手段】半導体基体２２に第１半導体領域２３を形成する工程と、半導体領域２３上に第１の絶縁膜２４及び第２の絶縁膜を順次形成する工程と、第１及び第２の絶縁膜の一部を選択的に除去して第１半導体領域２３が臨む開口を形成する工程と、開口を通して第１半導体領域２３にゲート領域となる第２半導体領域２６を形成する工程と、第２半導体領域２６に接続する第１金属膜２７を、開口内及び第２の絶縁膜上にわたって形成する工程と、開口内以外の第１金属膜２７を選択的に除去する工程と、第１金属膜２７に接続して一部が第２の絶縁膜上に延長する第２金属膜２８を形成し、第１及び第２金属２７、２８からなるゲート電極２９を形成する工程と、第２の絶縁膜を除去する工程とを有する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、例えば高周波集積回路の製造に適した製造方法に関する。
【０００２】
【従来の技術】
図１０は、従来の接合型電界効果トランジスタを示す。この接合型電界効果トランジスタ１は、半導体基体２にチャネル領域３Ｃ、ソース領域３Ｓ及びドレイン領域３Ｄとなる第１導電型の半導体領域３を形成し、この第１導電型半導体領域３に絶縁膜４の開口５を通して第２導電型不純物を導入して第２導電型のゲート領域６を形成し、このゲート領域６に接続し一部絶縁膜４上に延長するゲート電極７を形成して構成される。
【０００３】
図１２〜図１３は、上記接合型電界効果トランジスタ１の製造方法を示す。
先ず、図１２Ａに示すように、半導体基体２の一面上にチャネル領域、ソース領域及びドレイン領域となる第１導電型、例えばｎ型の半導体領域３を形成する。次に、図１２Ｂに示すように、半導体領域３上に絶縁膜４、例えばシリコン窒化（Ｓｉ_３Ｎ_４）膜を形成する。
【０００４】
次に、図１２Ｃに示すように、リソグラフィ技術を用いて絶縁膜４上にゲート領域に対応する部分に開口１１Ａを有する第１レジスト膜１１を形成した後、この第１レジスト膜１１をマスクとして異方性エッチング法、例えばドライエッチング法により絶縁膜４を選択的にエッチング除去し半導体領域３が臨む開口４Ａを形成する。次に、図１２Ｄに示すように、第１レジスト膜１１を除去し、絶縁膜４の開口４Ａを通じて第２導電型、例えばｐ型の不純物を導入し、ｎ型半導体領域３にｐ型半導体領域、即ちゲート領域６を形成する。ｐ型不純物の導入は、例えば熱拡散法で導入することができる。
【０００５】
次に、図１３Ｅに示すように、ゲート電極となる金属膜７Ａは開口４Ａ内を含む絶縁膜４上の全面に、例えばスパッタリング法により形成する。次に、図１３Ｆに示すように、金属膜７Ａ上のゲート電極を形成すべき領域に、リソグラフィ技術を用いて第２レジスト膜１２を形成し、この第２レジスト膜１２をマスクとして金属膜７Ａを選択エッチングし、例えばイオンミリング法により金属膜７Ａをエッチングし、ゲート電極７を形成する。
【０００６】
次に、図１３Ｇに示すように、第２レジスト膜１２を除去する。ｎ型半導体領域３のゲート領域６直下にチャネル領域３Ｃを挟む両側部分がソース領域３Ｓ及びドレイン領域３Ｄとなり、図示せざるも、ソース領域３Ｓ及びドレイン領域３Ｄにソース電極及びドレイン電極を形成する。このようにして、目的の接合型電界効果トランジスタ１を得る。
【０００７】
一方、図示せざるも、接合型高電子移動度トランジスタ（ＪＨＥＭＴ）におけるゲート部（ゲート電極を含む）も、上述の接合型電界効果トランジスタのゲート部と同様にして作成される。
【０００８】
【発明が解決しようとする課題】
ところで、上述した接合型電界効果トランジスタ１、あるいは接合型高電子移動度トランジスタにおいては、図１１の拡大図で示すように、絶縁膜４を挟んでゲート電極７の庇部７ｂとｎ型半導体領域３との間に寄生容量Ｃ_１が形成される。寄生容量Ｃ_１が形成されると高周波特性が悪化する。
寄生容量を低減させるために、ゲート電極７の庇部７ｂを小さくする方法が考えられるが、庇部７ｂを小さくするとゲート電極７の断面積が減少しゲート電極７の電気抵抗が増加する不都合がある。また、庇部７ｂを小さくした場合、リソグラフィ工程でのマスク合わせの余裕度（いわゆるマージン）が無くなり、ゲート電極７の作成が難しくなる。
【０００９】
また、図１０の従来構造では、絶縁膜４の開口段差によりゲート電極７の段切れ、開口内でのボイド（空孔）の発生等による電気抵抗の増加が発生する虞がある。この開口段差の問題を解決するため、絶縁膜４の膜厚を薄くすることが考えられるが、薄くすると寄生容量Ｃ_１が大きくなってしまい、高周波特性がさらに悪化してしまう。さらに、ゲート電極７をＴ字型電極にして寄生容量Ｃ_１を小さくし、且つ絶縁膜４の膜厚を薄くすることも可能であるが、この場合、ゲート電極を支えるものがなくゲート電極が倒れる危険性が生じる。
【００１０】
本発明は、上述の点に鑑み、高周波特性の改善を図り、ゲート電極の電気抵抗の低減、信頼性を可能にした半導体装置の製造方法を提供するものである。
【００１１】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体基体に第１半導体領域を形成する工程と、半導体領域上に第１及び第２の絶縁膜を順次形成する工程と、第１及び第２の絶縁膜の一部を選択的に除去して第１半導体領域が臨む開口を形成する工程と、開口を通して第１半導体領域にゲート領域となる第２半導体領域を形成する工程と、第２半導体領域に接続する第１金属膜を、開口内及び第２の絶縁膜上にわたって形成する工程と、開口内以外の第１金属膜を選択的に除去する工程と、第１金属膜に接続して一部が第２の絶縁膜上に延長する第２金属膜を形成し、第１及び第２金属からなるゲート電極を形成する工程と、第２の絶縁膜を除去する工程とを有する。
【００１２】
本発明の半導体装置の製造方法においては、積層した第１及び第２の絶縁膜に第１半導体領域が臨む開口を形成した後に、開口内及び第２の絶縁膜上にわたって第１金属膜を形成し、開口内以外の第１金属膜を除去することにより、第１金属の段差は小さくなる。この第１金属膜上に一部が第２の絶縁膜上に延長するように第２金属膜を形成するので、段差による段切れ、開口内でのボイド（空孔）の発生がなく、ゲート電極としての電気抵抗が低減する。
第２の絶縁膜を除去するので、ゲート電極はＴ字型電極になり、第１の絶縁膜とゲート電極の庇部間に空間が生じて寄生容量が低減する。第１の絶縁膜は残るので、ゲート電極は第１の絶縁膜に支えられ倒れない。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００１４】
図１は、本発明に係る半導体装置を接合型電界効果トランジスタに適用した実施の形態を示す。
本発明実施の形態に係る接合型電界効果トランジスタ２１は、半導体基板２２の一面上にチャネル領域２３Ｃ、ソース領域２３Ｓ及びドレイン領域２３Ｄとなる第１導電型の半導体領域２３を形成し、この第１導電型半導体領域２３に第１絶縁膜２４の開口を通して第２導電型不純物を導入して第２導電型の半導体領域、即ちゲート領域２６を形成し、このゲート領域２６に接続して第１絶縁膜２４の開口内に在る第１金属膜２７とこの上の幅広の第２金属膜２８とからなるＴ字型のゲート電極２９を形成し、ゲート電極２９の庇部２９、即ち第２金属膜２８と第１絶縁膜２４との間に空間３０を形成するようにして構成される。
【００１５】
図３〜図５は、この接合型電界効果トランジスタ２１の製造方法の実施の形態を示す。
先ず、図３Ａに示すように、半導体基板２２の一面上にチャネル領域、ソース領域及びドレイン領域となる第１導電型、例えばｎ型の半導体領域２３を形成する。次に、図３Ｂに示すように、第１導電型半導体領域２３上に互いにエッチングレートを異にする第１絶縁膜２４、例えばシリコン窒化膜（Ｓｉ_３Ｎ_４膜）と、第２絶縁膜２５、例えばシリコン酸化膜（ＳｉＯ_２膜）を順次堆積する。
【００１６】
次に、図３Ｃに示すように、リソグラフィ技術を用いて第２絶縁膜２５上にゲート領域に対応する部分に開口３１Ａを有する第１レジスト膜３１を形成した後、この第１レジスト膜３１をマスクとして異方性エッチング法、例えばドライエッチング法により第１絶縁膜２４及び第２絶縁膜２５に下地の第１導電型の半導体領域２３が臨む開口２４Ａ及び２５Ａを形成する。次に、図３Ｄに示すように、第１レジスト膜３１を除去し、第１及び第２絶縁膜の開口２４Ａ及び２５Ａを通じて第２導電型の例えばｐ型の半導体領域、すなわちゲート領域２６を形成する。ｐ型不純物の導入は、例えば熱拡散法で導入することができる。
【００１７】
次に、図４Ｅに示すように、ゲート電極の一部となる第１金属膜２７を開口２４Ａ、２５Ａ及び第２絶縁膜２５上の全面に例えばスパッタリング法にて形成する。このとき、第１金属膜２７は開口段差に沿って被着形成される。次に、図４Ｆに示すように、第１金属膜２７上に平坦化膜、例えば第２レジスト膜３２を被着形成する。第２レジスト膜３２の膜厚ｄ_１は、第１金属膜３２の絶縁膜開口に対応する段差を埋めて平坦化するために、現状のレジストの場合、１．２μｍ以上とするのが好ましい。
【００１８】
次に、図４Ｇに示すように、基板全面（例えばウェーハ全面）をエッチバックし、例えばイオンミリング法でエッチングし、第２絶縁膜２５に達する位置まで第２レジスト膜３２と共に第１金属膜２７を除去する。この際、イオンミリング法でのエッチングは、平坦化膜である第２レジスト膜３２と第１金属膜２７との選択比がほぼ同等であるため、第２レジスト膜３２に到達する時には段差が非常に小さくなる。これにより、第１金属膜２７は、第１及び第２の絶縁膜２４及び２５の開口内にのみ残り、それ以外が除去される。
【００１９】
次に、図５Ｈに示すように、第１金属膜２７上の一部に残った第２レジスト膜３２を剥離した後、第２絶縁膜２４上にリソグラフィ技術にて残存する第１金属膜２７を含んでこれより広い範囲に開口３３Ａを有する第３レジスト膜３３を形成する。
【００２０】
次に、図５Ｉに示すように、無電解メッキにより第１金属膜２７上より開口３３Ａ内にわたってゲート電極の一部になる第２金属膜２８を形成する。第１金属膜２７及び第２金属膜２８によりＴ字型のゲート電極２９が形成される。
【００２１】
次に、図５Ｊに示すように、第３レジスト膜３３を剥離除去し、第２絶縁膜２５を例えばドライエッチングによりエッチング除去する。これにより、ゲート領域２６上にこれに接続してＴ字型ゲート電極２９が形成され、ゲート領域２６直下のチャネル領域２３Ｃを挟んでソース領域２３Ｓ及びドレイン領域２３Ｄを有した目的の接合型電界効果トランジスタ２１を得る。なお、図示せざるもソース領域２３Ｓ及びドレイン領域２３Ｄにはソース電極及びドレイン電極が形成される。
【００２２】
この接合型電界効果トランジスタ２１においては、例えばＧａＡｓ系半導体で形成することができる。この場合、半導体基板２２は半絶縁性ＧａＡｓ基板を用いることができる。ＧａＡｓ系半導体で形成した場合、ゲート領域２６をｐ型としたときには第１金属膜２７を、例えば、下からＴｉ、Ｐｔ、Ａｕを積層したＴｉ／Ｐｔ／Ａｕ膜とし、第２金属膜２８を、例えばＡｕ膜とすることができる。ゲート領域２６をｎ型としたときには第１金属膜２７を、例えば、下からＡｕＧｅ、Ｎｉ、Ａｕを積層したＡｕＧｅ／Ｎｉ／Ａｕ膜とし、第２金属膜２８をＡｕ膜とすることができる。
また、この接合型電界効果トランジスタ２１においては、例えばＳｉ半導体で形成することができる。この場合、半導体基板２２は例えば第２導電型の半導体基板で形成することができる。
【００２３】
上述の本実施の形態によれば、図２に示すように、第１絶縁膜２４を残し、第２絶縁膜２５をエッチング除去することにより、ゲート電極２９の第２金属膜による庇部２９ｂと第１絶縁膜２４との間に空間３０が形成され、ゲート電極２９と第１導電型半導体領域２３間に生じる寄生容量Ｃ_２が低減し、もしくは消滅し、接合型電界効果トランジスタ２１の高周波特性が改善される。
【００２４】
ゲート領域２６上の第１金属膜２７に形成される段差は、第１金属膜２７が第２絶縁膜２５に達するまでエッチバックされることにより小さくなり、第１金属膜２７と第２金属膜２８の接続が良好に行われ、実質的にゲート電極２９の段切れが生ぜず、ゲート電極２９の電気抵抗は低下する。第１金属膜２７の段差が小さくなるので、第２金属膜２８を形成した際に段差の影響を受けず、段差により出来るボイド（空孔）が発生しなくなる。
【００２５】
最後に第２絶縁膜２５をエッチング除去するので、例えばイオンミリング法にて第１金属膜２７をエッチング除去するとき、そのオーバーエッチング量が多く設定でき、製造する際にもプロセスマージンが多く取れ、製造が容易になる。
ゲート電極２９の形成の最終段階で、第２絶縁膜２５は除去するも第１絶縁膜２４は残るので、第１絶縁膜２４がＴ字型ゲート電極２９を支えることになり、ゲート電極２９が倒れる心配がなく、信頼性の高い接合型電界効果トランジスタ２１を製造することができる。
【００２６】
図６〜図７は、本発明に係る半導体装置を接合型電界効果トランジスタに適用した他の実施の形態を示す。
先ず、図６Ａに示すように、前述の図３Ａから図４Ｇと同じ工程を経て、半導体基板２２に第１導電型半導体領域２３、第２導電型のゲート領域２６を形成し、さらに第１金属膜２７を第１及び第２の絶縁膜２４及び２５の開口２４Ａ及び２５Ａ内にのみ形成する。
【００２７】
次に、図６Ｂに示すように、第１金属膜２７の一部に残存する第２レジスト膜３２を剥離除去した後、第１金属に接続するように第２絶縁膜２５上を含む全面にゲート電極の一部となる第３金属膜３６を例えばスパッタリング法により形成する。
【００２８】
次に、図６Ｃに示すように、第３金属膜３６上にリソグラフィ技術にて残存する第１金属膜２７より広い範囲に開口３３Ａを有する第３レジスト膜３３を形成する。そして、電解メッキにより第３金属膜３６上にゲート電極の一部になる第２金属膜２８を形成する。
【００２９】
次に、図７Ｄに示すように、第３レジスト膜３３を剥離除去する。次に、例えばイオンミリング第２金属膜２８直下以外の不要な第３金属膜３６をエッチング除去する。次に、図７Ｅに示すように、第２絶縁膜２５を、例えばドライエッチング法によりエッチング除去し、第１金属膜２７、第３金属膜３６及び第２金属膜２８からなるＴ字型のゲート電極２９を有する目的の接合型電界効果トランジスタ２７を得る。なお、図示せざるもソース領域２３Ｓ及びドレイン領域２３Ｄにはソース電極及びドレイン電極が形成される。
本実施の形態においても、基本的なゲート電極２９の構成が前述と同様であるので、前述と同様の効果を奏する。
【００３０】
図８は、本発明に係る半導体装置を代表的な接合型高電子移動度トランジスタ（ＪＨＥＭＴ）に適用した実施の形態を示す。
本実施の形態に係る接合型高電子移動度トランジスタ４１は、半絶縁性ＧａＡｓ基板４２上にノンドープＧａＡｓ層４３、電子供給層となる第１導電型不純物ドープ、例えばＳｉドープのｎ型ＡｌＧａＡｓ層４４を形成し、ｎ型ＡｌＧａＡｓ層４４上に絶縁膜４５を形成すると共に、絶縁膜４５の開口４５Ａを通して第２導電型不純物、例えばｐ型不純物を導入してｎ型ＡｌＧａＡｓ層４４内にｐ型半導体領域、即ちゲート領域４６を形成し、このゲート領域４６に接続したＴ字型ゲート電極４７、ゲート電極４７を挟んでｎ型ＡｌＧａＡｓ層４に接続したソース電極４８及びドレイン電極４９を形成して構成される。ゲート電極４７は、絶縁膜４５の開口４５Ａ内より突出する第１金属膜５３と、これより幅広の第２金属膜５４とからなるＴ字型をなし、ゲート電極４７の庇部４７ｂと絶縁膜４５との間には空間５１が形成される。５０は２次元電子ガス層を示す。
この接合型高電子移動度トランジスタ４１の製造、特にそのｐ型のゲート領域４６及びゲート電極４７を含むｎ型ＡｌＧａＡｓ層４４より上の部分の製造方法は、前述の図３Ａ〜図５Ｊの工程、又は図６Ａ〜図７Ｅの工程と同様の製造工程で形成することができる。
この接合型高電子移動度トランジスタ４１では、ゲート電極４７に印加する電圧によりゲート領域４６の下の２次元電子ガスの濃度が変化し、ＦＥＴ動作する。本実施の形態においても、ゲート電極４７の構成が前述と同様であるので、前述と同様の効果を奏する。
【００３１】
図９は、本発明の半導体装置をモノリシックマイクロ波集積回路（ＭＭＩＣ）に適用した実施の形態を示す。
本実施の形態に係るモノリシックマイクロ波ＩＣ６１は、接合型電界効果トランジスタ（ＪＦＥＴ）６２と抵抗素子６３とを備えて成る。即ち、本実施の形態においては、ＧａＡｓ基板６４のＪＦＥＴを形成すべき所要領域に第１導電型、例えばｎ型の半導体領域６５が形成され、抵抗素子を形成すべき他の所要領域に第１導電型の例えばｎ型の半導体領域、すなわち抵抗体７４が形成される。ｎ型半導体領域６５には第２導電型、例えばｐ型のゲート領域６６が形成され、このゲート領域６６に接続して絶縁膜８０の開口内より上に突出する第１金属膜６７と幅広の第２金属膜６８からなるＴ字型のゲート電極６９が形成される。第１金属膜６７は例えばＴｉ／Ｐｔ／Ａｕ膜で形成され、第２金属膜６８は例えばＡｕ膜で形成される。Ｔ字型ゲート電極６９の基部は絶縁膜８０にて支えられ、ゲートの庇部と絶縁膜８０との間には空間８１が形成される。
【００３２】
ｎ型半導体領域６５では、そのゲート領域６６の直下がチャネル領域６５Ｃとなり、これを挟んでソース領域６５Ｓ及びドレイン領域６５Ｄが形成される。基板６４内には、ソース領域６５Ｓ及びドレイン領域６５Ｄに接続する高濃度のｎ^＋電極取出し領域７１及び７２が形成される。ｎ^＋電極取出し領域７１及び７２に夫々接続するように、例えばＡｕＧｅ／Ｎｉ／Ａｕ膜による第４金属膜８４とＴｉ／Ｐｔ／Ａｕ膜による第５金属膜８５とからなるソース電極８６及びドレイン電極８７が形成される。
【００３３】
一方、抵抗体７４の両端に接続する高濃度のｎ^＋電極取出し領域７５及び７６が形成される。ｎ^＋電極取出し領域７５及び７６の夫々接続するように、例えばＡｕＧｅ／Ｎｉ／Ａｕ膜による第４金属膜８４とＴｉ／Ｐｔ／Ａｕ膜による第５金属膜８５とからなる抵抗素子６３の両端電極８９及び９０が形成される。
ＪＦＥＴ６２のドレイン電極８７と抵抗素子６３の一方の電極８９とは、例えばＴｉ／Ａｕ膜による第６金属膜９１により接続される。９３及び９４は絶縁膜である。
【００３４】
本実施の形態のモノリシックマイクロ波ＩＣ６１、特にそのＪＦＥＴ６２は、前述した図３Ａ〜図５Ｊと同様の工程により作成することができる。
本実施の形態のモノリシックマイクロ波ＩＣ６１においても、そのＪＦＥＴ４１が前述と同様に構成されるので、前述と同様の効果を奏する。
【００３５】
なお、図示せざるも本発明の半導体装置及びその製法を接合型高電子移動度トランジスタを含むモノリシックマイクロ波集回路（ＭＭＩＣ）に適用することもできる。この場合も、その接合型高電子移動度トランジスタのゲート部が前述した工程により作成することができ、前述と同様の効果を奏する。
【００３６】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、Ｔ字型のゲート電極を形成した後、第２の絶縁膜を除去することにより、ゲート電極の庇部と基板間に空間が形成され、寄生容量が減少し、あるいは消滅し、半導体装置の高周波特性を改善することができる。第２の絶縁膜は除去するも、第１の絶縁膜を残しているので、Ｔ字型ゲート電極の基部は第１の絶縁膜により支えられ倒れることがない。
【００３７】
ゲート領域上の第１金属膜の表面段差が、第１及び第２の絶縁膜の開口内以外の第１金属膜を除去することにより小さくなり、第１金属膜と第２金属膜との段差による接続異常はなくなり、ゲート電極の電気抵抗も低下する。第１金属膜の表面段差を小さくしたので、第２金属膜を形成したときに表面段差の影響を受けず、段差によるボイドの発生がなくなり、電気抵抗の低下、ゲート電極の信頼性の向上が図れる。最後には第２の絶縁膜が除去されるので、第１金属膜の選択除去のときにオーバーエッチング量が多くなるように設定することが可能になり、製造の際のプロセスマージンを多く取ることができ、製造を容易にする。
【００３８】
本発明は、モノリシックマイクロ波ＩＣを構成する例えば接合型電界効果トランジスタ、あるいは接合型高電子移動度トランジスタの製造に適用して好適である。
【図面の簡単な説明】
【図１】本発明に係る半導体装置を接合型電界効果トランジスタに適用した実施の形態を示す構成図である。
【図２】本実施の形態に係る接合型電界効果トランジスタの説明に供する拡大図である。
【図３】Ａ〜Ｄ　本発明に係る半導体装置の製造方法を接合型電界効果トランジスタに適用した実施の形態を示す製造工程図（その１）である。
【図４】Ｅ〜Ｇ　本発明に係る半導体装置の製造方法を接合型電界効果トランジスタに適用した実施の形態を示す製造工程図（その２）である。
【図５】Ｈ〜Ｊ　本発明に係る半導体装置の製造方法を接合型電界効果トランジスタに適用した実施の形態を示す製造工程図（その３）である。
【図６】Ａ〜Ｃ　本発明に係る半導体装置の製造方法を接合型電界効果トランジスタに適用した他の実施の形態を示す製造工程図（その１）である。
【図７】Ｄ〜Ｅ　本発明に係る半導体装置の製造方法を接合型電界効果トランジスタに適用した他の実施の形態を示す製造工程図（その２）である。
【図８】本発明に係る半導体装置を接合型高電子移動度トランジスタに適用した実施の形態を示す構成図である。
【図９】本発明に係る半導体装置をモノリシックマイクロ波集積回路に適用した実施の形態を示す構成図である。
【図１０】従来例に係る接合型電界効果トランジスタの例を示す構成図である。
【図１１】従来例の説明に供する拡大図である。
【図１２】Ａ〜Ｄ　従来例の接合型電界効果トランジスタの製造方法を示す製造工程図（その１）である。
【図１３】Ｅ〜Ｇ　従来例の接合型電界効果トランジスタの製造方法を示す製造工程図（その２）である。
【符号の説明】
２１・・・接合型電界効果トランジスタ、２２・・・半導体基板、２３・・・第１導電型半導体領域、２３Ｃ・・・チャネル領域、２３Ｓ・・・ソース領域、２３Ｄ・・・ドレイン領域、２４・・・第１絶縁膜、２５・・・第２絶縁膜、２６・・・ゲート領域、２７・・・第１金属膜、２８・・・第２金属膜、２９・・・ゲート電極、３０・・・空間、３１、３２、３３・・・レジスト膜、４１・・・接合型高電子移動度トランジスタ、４２・・・半絶縁性ＧａＡｓ基板、４３・・・ノンドープＧａＡｓ層、４４・・・ｎ型ＡｌＧａＡｓ層、４５・・・絶縁膜、４６・・・ｐ型ＡｌＧａＡｓ層（ゲート領域）、４７・・・ゲート電極、４８・・・ソース電極、４９・・・ドレイン電極、５０・・・２次元電子ガス層、５３・・・第１金属膜、５４・・・第２金属膜、５１・・・空間、６１・・・モノリシックマイクロ波集積回路、６２・・・接合型電界効果トランジスタ、６３・・・抵抗素子、６４・・・基板、６５・・・第１導電型半導体領域、６６・・・第２導電型のゲート領域、６７・・・第１金属膜、６８・・・第２金属膜、６９・・・ゲート電極、７１、７２、７５、７７・・・電極取出し領域、７４・・・抵抗体、８６・・・ソース電極、８７・・・ドレイン電極、８９、９０・・・電極９１・・・金属膜

Claims

半導体基体に第１半導体領域を形成する工程と、
前記半導体領域上に第１及び第２の絶縁膜を順次形成する工程と、
前記第１及び第２の絶縁膜の一部を選択的に除去して前記第１半導体領域が臨む開口を形成する工程と、
前記開口を通して前記第１半導体領域にゲート領域となる第２半導体領域を形成する工程と、
前記第２半導体領域に接続する第１金属膜を、前記開口内及び前記第２の絶縁膜上にわたって形成する工程と、
前記開口内以外の前記第１金属膜を選択的に除去する工程と、
前記第１金属膜に接続して一部が前記第２の絶縁膜上に延長する第２金属膜を形成し、前記第１及び第２金属からなるゲート電極を形成する工程と、
前記第２の絶縁膜を除去する工程とを有する
ことを特徴とする半導体装置の製造方法。
前記半導体基体をガリウム砒素系半導体で形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。
前記半導体基体をガリウム砒素系半導体で形成し、
前記第１半導体領域をチャネルとなる第１導電型とし、
前記ゲート領域となる第２半導体領域を第２導電型として、
モノリシックマイクロ波ＩＣの接合型電界効果トランジスタを形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。
前記半導体基体をガリウム砒素系半導体で形成し、
前記第１半導体領域に形成する前記ゲート領域となる第２半導体領域を第２導電型半導体で形成して、
モノリシックマイクロ波ＩＣの接合型高電子移動度トランジスタを形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。