JP2004288952A - 電界効果トランジスタ及びその製造方法 - Google Patents
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Abstract
【課題】HEMTにおいて、高濃度キャップ層も寄生抵抗を下げるための一手段ではあるが現状では100Ω/□と高く、更に寄生抵抗を下げたいという要求がある。また、ゲート長をフォトリソグラフィの限界以下にまで短縮することができないという課題がある。
【解決手段】金属層上に絶縁層を形成した後で、基板を熱処理することで、バリア層と金属層との極めて低抵抗なオーミック接続を形成でき、寄生抵抗を大幅に下げることができる。また、電界効果トランジスタのゲート長をサイドウォールを利用して、フォトリソグラフィの限界寸法より更に短縮することができる。
【選択図】図2
【解決手段】金属層上に絶縁層を形成した後で、基板を熱処理することで、バリア層と金属層との極めて低抵抗なオーミック接続を形成でき、寄生抵抗を大幅に下げることができる。また、電界効果トランジスタのゲート長をサイドウォールを利用して、フォトリソグラフィの限界寸法より更に短縮することができる。
【選択図】図2
Description
【0001】
【発明の属する技術分野】
本発明は、電界効果トランジスタとその製造方法に関し、中でも化合物半導体等からなるHEMTの構造とその製造方法に関するものである。
【0002】
【従来の技術】
従来の電界効果トランジスタ、中でもHEMT(High Electron Mobility Transistor:HEMT)は、チャネルを流れる電子の速度が速いため、高速に動作することがその特徴の1つであった。
【0003】
図5は、従来のHEMTの一般的な構成を示す図である。HEMTを作成する際の一例として、サファイア基板やシリコンカーバイド(SiC)等からなる基板100上にチャネル層となる化合物半導体、例えばGaN101をエピタキシャル成長させ、更にその上にバリア層となる化合物半導体、例えばAlGaN102をエピタキシャル成長させてヘテロ接合を形成する。そして、上記した2層のエピタキシャル層をメサエッチングすることでAlGaNとGaNとからなる活性層とする。次に、接触抵抗を下げるための高濃度キャップ層、例えばN型不純物を高濃度にドープした低抵抗GaN103を形成する。そして高濃度キャップ層上にソース電極105とドレイン電極106を形成した後にゲート電極107を形成する等の方法が採られていた。
【0004】
しかしながら、微細化が進むにつれて、上記した製造方法で作成されたHEMTでは、高濃度キャップ層を介したとしてもソース電極及びドレイン電極とバリア層とのコンタクト抵抗が高い上、寄生抵抗も高かった。
【0005】
また、高周波で動作させるためには、ゲート長を短縮する必要があるが、ゲート抵抗が高くなり、最大発振周波数が下がる等の悪影響がある。
【0006】
電界効果トランジスタでは、最も寄生抵抗が発生する箇所は、ゲート電極の両側にあるソース・ドレイン領域であることから、ソース電極とゲート電極の間隔を近接させ、ソース寄生抵抗を下げる製造方法の例もあった(特許文献1参照。)。
【0007】
【特許文献1】特開2002−110701号公報(第1頁−5頁、図4)
【0008】
【発明が解決しようとする課題】
半導体装置の動作速度は、回路を構成しているトランジスタ等の素子の性能、即ち素子の寄生抵抗と寄生容量で決まる。上記した高濃度キャップ層も寄生抵抗を下げるための一手段ではあるが現状では100Ω/□と高く、更に寄生抵抗を下げたいという課題がある。
【0009】
また、特開2002−110701号公報に記載の半導体装置の製造方法では、ゲート長をフォトリソグラフィの限界以下にまで短縮することができないという課題がある。
【0010】
そこで、本発明の目的は、ソース・ドレイン領域の寄生抵抗を低くし、更にゲート長をフォトリソグラフィの限界以下にまで短縮可能な半導体装置及びその製造方法を提供することにある。
【0011】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、基板上に化合物半導体からなるチャネル層及びバリア層が順次形成された電界効果トランジスタの製造方法であって、バリア層上に金属層を形成する工程と、金属層の上に絶縁層を形成する工程と、絶縁層と金属層の所定領域を除去しバリア層を露出させる工程と、基板を熱処理する工程と、露出されたバリア層と少なくとも一部でショットキー接合を形成するゲート電極を形成する工程とを有し、熱処理工程は、前記ショットキー接合が破壊される温度以上であることを特徴とする電界効果トランジスタの製造方法にある。
【0012】
この様に金属層上に絶縁層を形成した後で、基板を熱処理することで、バリア層と金属層との極めて低抵抗なオーミック接続を形成することができるのである。
【0013】
また、本発明の他の側面は、電界効果トランジスタにおいて、基板上に形成された第1の化合物半導体からなるチャネル層と、チャネル層の上に形成された第2の化合物半導体からなるバリア層と、バリア層の上に所定の距離離間して形成されたソース電極及びドレイン電極と、ソース電極及びドレイン電極の上に各々形成された絶縁層と、ソース電極と前記絶縁層との側壁に形成された絶縁層からなる第1のサイドウォールと、ドレイン電極と絶縁層との側壁に形成された絶縁層からなる第2のサイドウォールと、少なくとも第1及び第2のサイドウォールの間に形成され、バリア層とショットキー接合するゲート電極とを有し、ソース金属電極とドレイン金属電極とがバリア層とオーミック接続を有することを特徴とする電界効果トランジスタにある。
【0014】
この様な構成としたことで、トランジスタのゲート長は第1のサイドウォールと第2のサイドウォールとの間隔によって決定され、サイドウォールの幅を制御することでゲート長を制御できる。従って、所定距離離間されたソース金属電極とドレイン金属電極との間隔が、フォトリソグラフィ法の最小限界寸法であった場合、サイドウォールによってフォトリソグラフィ法の最小限界寸法以下のゲート長を有するゲート電極を形成できる。
【0015】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【0016】
(第1の実施の形態例)
図1は、本発明の第1の実施の形態例を示す工程断面図(1)である。まず、図1(a)に示すとおり、サファイア(Al2O3)やシリコンカーバイト(SiC)からなる基板、本実施の形態例ではサファイア基板1上に、例えばMOCVD(Metal Organic Chemical Vapor Deposition : MOCVD)法で、GaN2を約2000nm形成する。この時、GaNは所謂エピタキシャル成長する。このGaNは、電子の供給を受けてチャネル層となる。その上に、同様にMOCVD法によってAlGaN3を約30nm形成する。このAlGaNもGaN上にエピタキシャル成長して、チャネル層のGaN層2に電子を供給する電子供給層又はバリア層となる。
【0017】
次に、図1(b)に示すとおり、AlGaN3上に金属薄膜4を形成する。この金属薄膜4は、例えばTi(チタン)とAl(アルミ)の2層膜であるが、他の金属からなる単層又は多層膜でもよい。本実施の形態例においては、Tiを1nm、その上にAlを30nm、蒸着法等により形成する。
【0018】
次に、図1(c)に示すとおり、Al上に絶縁膜5を形成する。本実施の形態例では、シリコン窒化膜5をCVD法等によって30nm形成する。
【0019】
図1(d)に示すとおり、一部のシリコン窒化膜5をエッチング除去した後、ソース・ドレイン領域の引き出し電極6を形成する。形成方法は、例えば公知のリフトオフ法である。この引き出し電極6は、例えばTi/Al/Ti/Pt/Auからなる5層膜、Ti/Alからなる2層膜、もしくはAlの単層膜である。
【0020】
図2は、本発明の第1の実施の形態例を示す工程断面図(2)である。まず、図2(a)に示すとおり、図示しないレジストパターンをマスクに、シリコン窒化膜5と金属薄膜4とを部分的にエッチング除去して、開口部aを形成する。シリコン窒化膜5は、フッ素系のRIE(Reactive Ion Etching : RIE)によって、エッチングする。また、金属薄膜4はウエットエッチングによって除去する。本形態例においては、例えばAlのエッチングには、燐酸と酢酸との混合液を用い、Tiのエッチングにはフッ化アンモニウム、硫酸、及び過酸化水素水の混合液を用いる。
【0021】
次に、図2(b)に示すとおり、シリコン酸化膜7をCVD法等で30nm程度形成する。
その後、基板を例えばRTA(Rapid Thermal Anneal : RTA )法等により、700〜730℃で1分程度アニールする。
【0022】
従来は、バリア層3の上部にソース/ドレイン電極を形成し、更にゲート電極を形成した後にソース/ドレインのオーミック接続を形成するためのアニールが行なわれる。しかし、本実施の形態例では、金属薄膜4の上部にシリコン酸化膜7を形成後に、オーミック接続を形成するためのアニールを行なう。
【0023】
その理由は、700℃を超えるような高温での熱処理を、ゲート電極形成後に行なうと、ゲート電極とバリア層とのショットキー接合が破壊されてしまうからである。従って、高温でのアニールはゲート電極形成前に行なわねばならない。
【0024】
図3は、アニール温度と、コンタクト抵抗の関係を示す図である。このコンタクト抵抗は、GaN2からなる活性層と、金属薄膜4上に形成した電極との間の抵抗である。一例として、TiとAlとの2層膜を形成し、膜厚とTiとAlの厚さを変えてコンタクト抵抗を測定した。アニールはRTA法を用い、各試料について650℃から800℃まで25℃おきに1分間の アニールを行ない、その時のコンタクト抵抗を測定した。
【0025】
図3(1)は、Tiを10nmと、Alを30nm積層して形成し、アニール温度を変化させてコンタクト抵抗の値を測定したものである。この例では、高温になる程、コンタクト抵抗も減少しているが、最も抵抗が低い800℃での抵抗値はほぼ2Ω/mmである。
【0026】
図3(2)は、Tiの膜厚を図3(1)より薄い3nmとし、Alは30nmのまま積層して形成した例を示している。図3(1)と比較するとTiのみ薄くしたにも関わらず、コンタクト抵抗は測定温度範囲でかなり下がっている。コンタクト抵抗は、750℃で約1.5Ω/mmである。また、800℃に近づくにつれて若干の上昇傾向を見せる。
【0027】
ここで、Tiのみ薄くした場合とAlも同様に薄くした場合のコンタクト抵抗の比較を行なうため、図3(3)に示すとおり、Tiは1nmと図3(2)の1/3とし、Alの膜厚を3nm、10nm、30nmと変化させ、上記図3(1)、(2)と同様にアニールを行なった。結果はAlの膜厚にかかわらず同一のコンタクト抵抗値が測定された。また、その結果は測定した温度範囲で図3(1)、(2)よりも低い値を示した。Tiが1nmであると、700〜730℃の範囲でアニールした時が最も低く、0.5Ω/mmを下回っている。また、750℃を上回ると逆にコンタクト抵抗が上昇する傾向がある。よって、コンタクト抵抗を下げるのに、膜厚に応じた最適なアニールの温度範囲が存在することが考えられる。
【0028】
以上の測定結果から、Tiの薄膜化がコンタクト抵抗を下げるうえで、極めて重要であることが理解される。この理由についての詳細は、まだ明確にはなっていないが、金属薄膜4とバリア層であるAlGaN3との間にオーミック接続を形成する中間層が介在しているためと推察される。
【0029】
次に、図2(c)に示すとおり、全面を異方性のドライエッチング等によって全面エッチングし、上記開口部a内にサイドウォール8を形成し、開口部aを更に縮小した開口部bを形成する。ここで、開口部aの幅が、フォトリソグラフィの限界寸法であれば、開口部bは、その限界以下の寸法にまで微細化することが可能である。この開口部bの幅は、サイドウォールの幅を変化させることで制御することが可能である。
【0030】
次に、図2(d)に示すとおり、開口部bに合わせてゲート電極9を、例えば公知のリフトオフ法等により形成し、ソース電極10及びドレイン電極11と共に電界効果トランジスタが形成される。
【0031】
本実施の形態例では、ゲート電極9はT字形状をしており、下部の柱状部分はサイドウォール8で囲まれているので、空隙がなく耐リーク特性や耐腐食性に優れている。ゲート長は、フォトリソグラフィ法の限界寸法以下にまで短縮可能である。
【0032】
(第2の実施の形態例)
図4は、本発明の第2の実施の形態例を示す工程断面図である。本実施の形態例では、第1の実施の形態例の図2(a)に至るまでの工程が同一であり説明が重複するので、図2(a)において、開口部aが形成された後の工程を、図4(a)から説明する。
【0033】
まず、図4(a)において、基板上にシリコン酸化膜12をCVD法等で30nm程度形成し、更にシリコン窒化膜13をCVD法等で30nm程度形成したところを示している。
【0034】
この後、図4(b)に示すとおり、シリコン酸化膜12よりもシリコン窒化膜13のエッチングが早く進行するエッチング方法を用いて全面をエッチングし、少なくとも開口部a内のシリコン酸化膜12の側壁にシリコン窒化膜からなるサイドウォール14を形成する。この時シリコン酸化膜のエッチング速度は緩やかなため、殆どエッチングされない。
【0035】
次に、図4(c)に示すとおり、フッ素系のウエットエッチングによって、シリコン酸化膜12を除去する。この工程において、シリコン窒化膜5と同じくシリコン窒化膜からなるサイドウォール14は、フッ素系のウエットエッチングでは、殆どエッチングされないため残る。
【0036】
また、段差部では、シリコン酸化膜12のアスペクト比が局所的に大きいために、シリコン酸化膜もサイドウォール15として残る。
【0037】
この工程で開口部aは、図示したとおり、開口部cまで狭まる。そして、開口部cの底部にバリア層3が露出する。第1の実施の形態例においては、バリア層の露出をRIEで行なうため、バリア層にエッチングによるダメージが残る危険性がある。しかし、本実施の形態例では、ウエットエッチングを用いているので、バリア層3にはエッチングによるダメージは殆どない。従って、良好なショットキー接合を有するゲート電極が形成可能である。
【0038】
また、第1の実施の形態例同様にサイドウォール14及び15によって、フォトリソグラフィ法の限界寸法以下にまで、開口部cを狭めることが可能である。また、開口部cの幅は、サイドウォール14及び15の幅によって制御が可能である。
【0039】
次に、図4(d)に示すとおり、ゲート電極16をリフトオフ法等によって形成し、ソース電極17、ドレイン電極18と共に電界効果トランジスタが形成される。
【0040】
本実施の形態例をとることにより上記したバリア層へのエッチングによるダメージが減少するため、良好なショットキー接合が形成可能である。
【0041】
また、第1及び第2の実施の形態例では、チャネル層にGaN、バリア層にAlGaNを用い、更に金属層にTiとAlの積層膜を用いる例について説明したが、他の材料であってもよい。
【0042】
例えば、チャネル層にInGaAsを用い、バリア層にInAlAsを用い、更に金属層にMoかTiの単層膜、もしくはMoとTiの2層膜としてもよい。
【0043】
また、チャネル層にGaAsを用い、バリア層にAlGaAsを用い、更に金属層にNi等の金属の単層膜、もしくは他の金属との多層膜としてもよい。
【0044】
以上、実施の形態例をまとめると以下の付記の通りである。
【0045】
(付記1)基板上に化合物半導体からなるチャネル層及びバリア層が順次形成された電界効果トランジスタの製造方法であって、
前記バリア層上に金属層を形成する工程と、
前記金属層の上に第1の絶縁層を形成する工程と、
前記絶縁層と前記金属層の所定領域を除去し前記バリア層を露出させる工程と、
その後、基板上に第2の絶縁層を形成した後前記基板を熱処理する工程と、
前記露出されたバリア層と少なくとも一部でショットキー接合を形成するゲート電極を形成する工程とを有し、
前記熱処理工程は、前記ショットキー接合が破壊される温度以上であることを特徴とする電界効果トランジスタの製造方法。
【0046】
(付記2)付記1において、
前記チャネル層がGaNであり、前記バリア層がAlGaNであり、前記金属層がTiとAlとの積層膜であり、前記熱処理が700〜730℃で行なわれることを特徴とする電界効果トランジスタの製造方法。
【0047】
(付記3)電界効果トランジスタにおいて、
基板上に形成された第1の化合物半導体からなるチャネル層と、
前記チャネル層の上に形成された第2の化合物半導体からなるバリア層と、
前記バリア層の上に所定の距離離間して形成されたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の上に各々形成された絶縁層と、
前記ソース電極と前記絶縁層との側壁に形成された前記絶縁層からなる第1のサイドウォールと、
前記ドレイン電極と前記絶縁層との側壁に形成された前記絶縁層からなる第2のサイドウォールと、
少なくとも前記第1及び第2のサイドウォールの間に形成され、前記バリア層とショットキー接合するゲート電極とを有し、
前記ソース金属電極と前記ドレイン金属電極とが前記バリア層とオーミック接続を有することを特徴とする電界効果トランジスタ。
【0048】
(付記4)付記3において、
前記第1の化合物半導体層がGaNであり、前記第2の化合物半導体層がAlGaNであり、更に前記ソース金属電極と前記ドレイン金属電極とがTi膜かAl膜の単層、もしくはTiとAlの2層膜からなることを特徴とする電界効果トランジスタ。
【0049】
(付記5)付記3において、
前記第1の化合物半導体層がInGaAsであり、前記第2の化合物半導体層がInAlAsであり、更に前記ソース金属電極と前記ドレイン金属電極とがMo膜かTi膜の単層、もしくはMoとTiの2層膜からなることを特徴とする電界効果トランジスタ。
【0050】
(付記6)電界効果トランジスタの製造方法であって、
化合物半導体からなるチャネル層及びバリア層が順次形成され、更に前記バリア層の上に金属層及び第1の絶縁層からなる第1及び第2の積層体が所定距離隔てて形成された基板に対し、
前記第1及び第2の積層体と前記バリア層の所定領域上に第2の絶縁層を形成する工程と、
前記第2の絶縁層をエッチングして、前記第1の積層体と前記第2の積層体との側壁に当該第2の絶縁層からなるサイドウォールを形成する工程と、
少なくとも前記サイドウォールに挟まれた領域に前記バリア層とショットキー接合するゲート電極を形成する工程とを含むことを特徴とする電界効果トランジスタの製造方法。
【0051】
(付記7)電界効果トランジスタの製造方法であって、
化合物半導体からなるチャネル層及びバリア層が順次形成され、更に前記バリア層の上に金属層及び第1の絶縁層からなる第1及び第2の積層体が所定距離隔てて形成された基板に対し、
前記第1及び第2の積層体と前記バリア層の所定領域上に第2の絶縁層を形成する工程と、
前記第2の絶縁層の上に第3の絶縁層を形成する工程と、
前記第3の絶縁層をエッチングして、少なくとも前記所定領域内の前記第2の絶縁層の側壁に当該第3の絶縁層からなるサイドウォールを形成する工程と、
前記第2の絶縁層をウエットエッチングして前記所定領域内の前記バリア層を露出する工程と、
前記露出したバリア層の少なくとも一部とショットキー接合するゲート電極を形成する工程とを含むことを特徴とする電界効果トランジスタの製造方法。
【0052】
(付記8)付記6又は付記7において、
前記チャネル層がGaNであり、前記バリア層がAlGaNであり、更に前記金属層がTi膜かAl膜の単層膜、もしくはTiとAlからなる2層膜であること特徴とする電界効果トランジスタの製造方法。
【0053】
(付記9)付記6又は付記7において、
前記チャネル層がInGaAsであり、前記バリア層がInAlAsであり、更に前記金属層がMoかTiの単層膜、もしくはMoとTiの2層膜であることを特徴とする電界効果トランジスタの製造方法。
【0054】
【発明の効果】
以上、本発明によれば、金属層上に絶縁層を形成した後で、基板を熱処理することで、バリア層と金属層との極めて低抵抗なオーミック接続を形成することができる。
【0055】
また、電界効果トランジスタのゲート長をサイドウォールを利用して、フォトリソグラフィの限界寸法より更に短縮することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態例を示す工程断面図(1)である。
【図2】本発明の第1の実施の形態例を示す工程断面図(2)である。
【図3】アニール温度と、コンタクト抵抗の関係を示す図である。
【図4】本発明の第2の実施の形態例を示す工程断面図である。
【図5】従来のHEMTの一般的な構成を示す図である。
【符号の説明】
1 サファイア基板
2 GaN層
3 AlGaN層
4 金属薄膜
5,13 シリコン窒化膜
6 引き出し電極
7,12 シリコン酸化膜
8,14,15 サイドウォール
9,16 ゲート電極
10,17 ソース電極
11,18 ドレイン電極
【発明の属する技術分野】
本発明は、電界効果トランジスタとその製造方法に関し、中でも化合物半導体等からなるHEMTの構造とその製造方法に関するものである。
【0002】
【従来の技術】
従来の電界効果トランジスタ、中でもHEMT(High Electron Mobility Transistor:HEMT)は、チャネルを流れる電子の速度が速いため、高速に動作することがその特徴の1つであった。
【0003】
図5は、従来のHEMTの一般的な構成を示す図である。HEMTを作成する際の一例として、サファイア基板やシリコンカーバイド(SiC)等からなる基板100上にチャネル層となる化合物半導体、例えばGaN101をエピタキシャル成長させ、更にその上にバリア層となる化合物半導体、例えばAlGaN102をエピタキシャル成長させてヘテロ接合を形成する。そして、上記した2層のエピタキシャル層をメサエッチングすることでAlGaNとGaNとからなる活性層とする。次に、接触抵抗を下げるための高濃度キャップ層、例えばN型不純物を高濃度にドープした低抵抗GaN103を形成する。そして高濃度キャップ層上にソース電極105とドレイン電極106を形成した後にゲート電極107を形成する等の方法が採られていた。
【0004】
しかしながら、微細化が進むにつれて、上記した製造方法で作成されたHEMTでは、高濃度キャップ層を介したとしてもソース電極及びドレイン電極とバリア層とのコンタクト抵抗が高い上、寄生抵抗も高かった。
【0005】
また、高周波で動作させるためには、ゲート長を短縮する必要があるが、ゲート抵抗が高くなり、最大発振周波数が下がる等の悪影響がある。
【0006】
電界効果トランジスタでは、最も寄生抵抗が発生する箇所は、ゲート電極の両側にあるソース・ドレイン領域であることから、ソース電極とゲート電極の間隔を近接させ、ソース寄生抵抗を下げる製造方法の例もあった(特許文献1参照。)。
【0007】
【特許文献1】特開2002−110701号公報(第1頁−5頁、図4)
【0008】
【発明が解決しようとする課題】
半導体装置の動作速度は、回路を構成しているトランジスタ等の素子の性能、即ち素子の寄生抵抗と寄生容量で決まる。上記した高濃度キャップ層も寄生抵抗を下げるための一手段ではあるが現状では100Ω/□と高く、更に寄生抵抗を下げたいという課題がある。
【0009】
また、特開2002−110701号公報に記載の半導体装置の製造方法では、ゲート長をフォトリソグラフィの限界以下にまで短縮することができないという課題がある。
【0010】
そこで、本発明の目的は、ソース・ドレイン領域の寄生抵抗を低くし、更にゲート長をフォトリソグラフィの限界以下にまで短縮可能な半導体装置及びその製造方法を提供することにある。
【0011】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、基板上に化合物半導体からなるチャネル層及びバリア層が順次形成された電界効果トランジスタの製造方法であって、バリア層上に金属層を形成する工程と、金属層の上に絶縁層を形成する工程と、絶縁層と金属層の所定領域を除去しバリア層を露出させる工程と、基板を熱処理する工程と、露出されたバリア層と少なくとも一部でショットキー接合を形成するゲート電極を形成する工程とを有し、熱処理工程は、前記ショットキー接合が破壊される温度以上であることを特徴とする電界効果トランジスタの製造方法にある。
【0012】
この様に金属層上に絶縁層を形成した後で、基板を熱処理することで、バリア層と金属層との極めて低抵抗なオーミック接続を形成することができるのである。
【0013】
また、本発明の他の側面は、電界効果トランジスタにおいて、基板上に形成された第1の化合物半導体からなるチャネル層と、チャネル層の上に形成された第2の化合物半導体からなるバリア層と、バリア層の上に所定の距離離間して形成されたソース電極及びドレイン電極と、ソース電極及びドレイン電極の上に各々形成された絶縁層と、ソース電極と前記絶縁層との側壁に形成された絶縁層からなる第1のサイドウォールと、ドレイン電極と絶縁層との側壁に形成された絶縁層からなる第2のサイドウォールと、少なくとも第1及び第2のサイドウォールの間に形成され、バリア層とショットキー接合するゲート電極とを有し、ソース金属電極とドレイン金属電極とがバリア層とオーミック接続を有することを特徴とする電界効果トランジスタにある。
【0014】
この様な構成としたことで、トランジスタのゲート長は第1のサイドウォールと第2のサイドウォールとの間隔によって決定され、サイドウォールの幅を制御することでゲート長を制御できる。従って、所定距離離間されたソース金属電極とドレイン金属電極との間隔が、フォトリソグラフィ法の最小限界寸法であった場合、サイドウォールによってフォトリソグラフィ法の最小限界寸法以下のゲート長を有するゲート電極を形成できる。
【0015】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【0016】
(第1の実施の形態例)
図1は、本発明の第1の実施の形態例を示す工程断面図(1)である。まず、図1(a)に示すとおり、サファイア(Al2O3)やシリコンカーバイト(SiC)からなる基板、本実施の形態例ではサファイア基板1上に、例えばMOCVD(Metal Organic Chemical Vapor Deposition : MOCVD)法で、GaN2を約2000nm形成する。この時、GaNは所謂エピタキシャル成長する。このGaNは、電子の供給を受けてチャネル層となる。その上に、同様にMOCVD法によってAlGaN3を約30nm形成する。このAlGaNもGaN上にエピタキシャル成長して、チャネル層のGaN層2に電子を供給する電子供給層又はバリア層となる。
【0017】
次に、図1(b)に示すとおり、AlGaN3上に金属薄膜4を形成する。この金属薄膜4は、例えばTi(チタン)とAl(アルミ)の2層膜であるが、他の金属からなる単層又は多層膜でもよい。本実施の形態例においては、Tiを1nm、その上にAlを30nm、蒸着法等により形成する。
【0018】
次に、図1(c)に示すとおり、Al上に絶縁膜5を形成する。本実施の形態例では、シリコン窒化膜5をCVD法等によって30nm形成する。
【0019】
図1(d)に示すとおり、一部のシリコン窒化膜5をエッチング除去した後、ソース・ドレイン領域の引き出し電極6を形成する。形成方法は、例えば公知のリフトオフ法である。この引き出し電極6は、例えばTi/Al/Ti/Pt/Auからなる5層膜、Ti/Alからなる2層膜、もしくはAlの単層膜である。
【0020】
図2は、本発明の第1の実施の形態例を示す工程断面図(2)である。まず、図2(a)に示すとおり、図示しないレジストパターンをマスクに、シリコン窒化膜5と金属薄膜4とを部分的にエッチング除去して、開口部aを形成する。シリコン窒化膜5は、フッ素系のRIE(Reactive Ion Etching : RIE)によって、エッチングする。また、金属薄膜4はウエットエッチングによって除去する。本形態例においては、例えばAlのエッチングには、燐酸と酢酸との混合液を用い、Tiのエッチングにはフッ化アンモニウム、硫酸、及び過酸化水素水の混合液を用いる。
【0021】
次に、図2(b)に示すとおり、シリコン酸化膜7をCVD法等で30nm程度形成する。
その後、基板を例えばRTA(Rapid Thermal Anneal : RTA )法等により、700〜730℃で1分程度アニールする。
【0022】
従来は、バリア層3の上部にソース/ドレイン電極を形成し、更にゲート電極を形成した後にソース/ドレインのオーミック接続を形成するためのアニールが行なわれる。しかし、本実施の形態例では、金属薄膜4の上部にシリコン酸化膜7を形成後に、オーミック接続を形成するためのアニールを行なう。
【0023】
その理由は、700℃を超えるような高温での熱処理を、ゲート電極形成後に行なうと、ゲート電極とバリア層とのショットキー接合が破壊されてしまうからである。従って、高温でのアニールはゲート電極形成前に行なわねばならない。
【0024】
図3は、アニール温度と、コンタクト抵抗の関係を示す図である。このコンタクト抵抗は、GaN2からなる活性層と、金属薄膜4上に形成した電極との間の抵抗である。一例として、TiとAlとの2層膜を形成し、膜厚とTiとAlの厚さを変えてコンタクト抵抗を測定した。アニールはRTA法を用い、各試料について650℃から800℃まで25℃おきに1分間の アニールを行ない、その時のコンタクト抵抗を測定した。
【0025】
図3(1)は、Tiを10nmと、Alを30nm積層して形成し、アニール温度を変化させてコンタクト抵抗の値を測定したものである。この例では、高温になる程、コンタクト抵抗も減少しているが、最も抵抗が低い800℃での抵抗値はほぼ2Ω/mmである。
【0026】
図3(2)は、Tiの膜厚を図3(1)より薄い3nmとし、Alは30nmのまま積層して形成した例を示している。図3(1)と比較するとTiのみ薄くしたにも関わらず、コンタクト抵抗は測定温度範囲でかなり下がっている。コンタクト抵抗は、750℃で約1.5Ω/mmである。また、800℃に近づくにつれて若干の上昇傾向を見せる。
【0027】
ここで、Tiのみ薄くした場合とAlも同様に薄くした場合のコンタクト抵抗の比較を行なうため、図3(3)に示すとおり、Tiは1nmと図3(2)の1/3とし、Alの膜厚を3nm、10nm、30nmと変化させ、上記図3(1)、(2)と同様にアニールを行なった。結果はAlの膜厚にかかわらず同一のコンタクト抵抗値が測定された。また、その結果は測定した温度範囲で図3(1)、(2)よりも低い値を示した。Tiが1nmであると、700〜730℃の範囲でアニールした時が最も低く、0.5Ω/mmを下回っている。また、750℃を上回ると逆にコンタクト抵抗が上昇する傾向がある。よって、コンタクト抵抗を下げるのに、膜厚に応じた最適なアニールの温度範囲が存在することが考えられる。
【0028】
以上の測定結果から、Tiの薄膜化がコンタクト抵抗を下げるうえで、極めて重要であることが理解される。この理由についての詳細は、まだ明確にはなっていないが、金属薄膜4とバリア層であるAlGaN3との間にオーミック接続を形成する中間層が介在しているためと推察される。
【0029】
次に、図2(c)に示すとおり、全面を異方性のドライエッチング等によって全面エッチングし、上記開口部a内にサイドウォール8を形成し、開口部aを更に縮小した開口部bを形成する。ここで、開口部aの幅が、フォトリソグラフィの限界寸法であれば、開口部bは、その限界以下の寸法にまで微細化することが可能である。この開口部bの幅は、サイドウォールの幅を変化させることで制御することが可能である。
【0030】
次に、図2(d)に示すとおり、開口部bに合わせてゲート電極9を、例えば公知のリフトオフ法等により形成し、ソース電極10及びドレイン電極11と共に電界効果トランジスタが形成される。
【0031】
本実施の形態例では、ゲート電極9はT字形状をしており、下部の柱状部分はサイドウォール8で囲まれているので、空隙がなく耐リーク特性や耐腐食性に優れている。ゲート長は、フォトリソグラフィ法の限界寸法以下にまで短縮可能である。
【0032】
(第2の実施の形態例)
図4は、本発明の第2の実施の形態例を示す工程断面図である。本実施の形態例では、第1の実施の形態例の図2(a)に至るまでの工程が同一であり説明が重複するので、図2(a)において、開口部aが形成された後の工程を、図4(a)から説明する。
【0033】
まず、図4(a)において、基板上にシリコン酸化膜12をCVD法等で30nm程度形成し、更にシリコン窒化膜13をCVD法等で30nm程度形成したところを示している。
【0034】
この後、図4(b)に示すとおり、シリコン酸化膜12よりもシリコン窒化膜13のエッチングが早く進行するエッチング方法を用いて全面をエッチングし、少なくとも開口部a内のシリコン酸化膜12の側壁にシリコン窒化膜からなるサイドウォール14を形成する。この時シリコン酸化膜のエッチング速度は緩やかなため、殆どエッチングされない。
【0035】
次に、図4(c)に示すとおり、フッ素系のウエットエッチングによって、シリコン酸化膜12を除去する。この工程において、シリコン窒化膜5と同じくシリコン窒化膜からなるサイドウォール14は、フッ素系のウエットエッチングでは、殆どエッチングされないため残る。
【0036】
また、段差部では、シリコン酸化膜12のアスペクト比が局所的に大きいために、シリコン酸化膜もサイドウォール15として残る。
【0037】
この工程で開口部aは、図示したとおり、開口部cまで狭まる。そして、開口部cの底部にバリア層3が露出する。第1の実施の形態例においては、バリア層の露出をRIEで行なうため、バリア層にエッチングによるダメージが残る危険性がある。しかし、本実施の形態例では、ウエットエッチングを用いているので、バリア層3にはエッチングによるダメージは殆どない。従って、良好なショットキー接合を有するゲート電極が形成可能である。
【0038】
また、第1の実施の形態例同様にサイドウォール14及び15によって、フォトリソグラフィ法の限界寸法以下にまで、開口部cを狭めることが可能である。また、開口部cの幅は、サイドウォール14及び15の幅によって制御が可能である。
【0039】
次に、図4(d)に示すとおり、ゲート電極16をリフトオフ法等によって形成し、ソース電極17、ドレイン電極18と共に電界効果トランジスタが形成される。
【0040】
本実施の形態例をとることにより上記したバリア層へのエッチングによるダメージが減少するため、良好なショットキー接合が形成可能である。
【0041】
また、第1及び第2の実施の形態例では、チャネル層にGaN、バリア層にAlGaNを用い、更に金属層にTiとAlの積層膜を用いる例について説明したが、他の材料であってもよい。
【0042】
例えば、チャネル層にInGaAsを用い、バリア層にInAlAsを用い、更に金属層にMoかTiの単層膜、もしくはMoとTiの2層膜としてもよい。
【0043】
また、チャネル層にGaAsを用い、バリア層にAlGaAsを用い、更に金属層にNi等の金属の単層膜、もしくは他の金属との多層膜としてもよい。
【0044】
以上、実施の形態例をまとめると以下の付記の通りである。
【0045】
(付記1)基板上に化合物半導体からなるチャネル層及びバリア層が順次形成された電界効果トランジスタの製造方法であって、
前記バリア層上に金属層を形成する工程と、
前記金属層の上に第1の絶縁層を形成する工程と、
前記絶縁層と前記金属層の所定領域を除去し前記バリア層を露出させる工程と、
その後、基板上に第2の絶縁層を形成した後前記基板を熱処理する工程と、
前記露出されたバリア層と少なくとも一部でショットキー接合を形成するゲート電極を形成する工程とを有し、
前記熱処理工程は、前記ショットキー接合が破壊される温度以上であることを特徴とする電界効果トランジスタの製造方法。
【0046】
(付記2)付記1において、
前記チャネル層がGaNであり、前記バリア層がAlGaNであり、前記金属層がTiとAlとの積層膜であり、前記熱処理が700〜730℃で行なわれることを特徴とする電界効果トランジスタの製造方法。
【0047】
(付記3)電界効果トランジスタにおいて、
基板上に形成された第1の化合物半導体からなるチャネル層と、
前記チャネル層の上に形成された第2の化合物半導体からなるバリア層と、
前記バリア層の上に所定の距離離間して形成されたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の上に各々形成された絶縁層と、
前記ソース電極と前記絶縁層との側壁に形成された前記絶縁層からなる第1のサイドウォールと、
前記ドレイン電極と前記絶縁層との側壁に形成された前記絶縁層からなる第2のサイドウォールと、
少なくとも前記第1及び第2のサイドウォールの間に形成され、前記バリア層とショットキー接合するゲート電極とを有し、
前記ソース金属電極と前記ドレイン金属電極とが前記バリア層とオーミック接続を有することを特徴とする電界効果トランジスタ。
【0048】
(付記4)付記3において、
前記第1の化合物半導体層がGaNであり、前記第2の化合物半導体層がAlGaNであり、更に前記ソース金属電極と前記ドレイン金属電極とがTi膜かAl膜の単層、もしくはTiとAlの2層膜からなることを特徴とする電界効果トランジスタ。
【0049】
(付記5)付記3において、
前記第1の化合物半導体層がInGaAsであり、前記第2の化合物半導体層がInAlAsであり、更に前記ソース金属電極と前記ドレイン金属電極とがMo膜かTi膜の単層、もしくはMoとTiの2層膜からなることを特徴とする電界効果トランジスタ。
【0050】
(付記6)電界効果トランジスタの製造方法であって、
化合物半導体からなるチャネル層及びバリア層が順次形成され、更に前記バリア層の上に金属層及び第1の絶縁層からなる第1及び第2の積層体が所定距離隔てて形成された基板に対し、
前記第1及び第2の積層体と前記バリア層の所定領域上に第2の絶縁層を形成する工程と、
前記第2の絶縁層をエッチングして、前記第1の積層体と前記第2の積層体との側壁に当該第2の絶縁層からなるサイドウォールを形成する工程と、
少なくとも前記サイドウォールに挟まれた領域に前記バリア層とショットキー接合するゲート電極を形成する工程とを含むことを特徴とする電界効果トランジスタの製造方法。
【0051】
(付記7)電界効果トランジスタの製造方法であって、
化合物半導体からなるチャネル層及びバリア層が順次形成され、更に前記バリア層の上に金属層及び第1の絶縁層からなる第1及び第2の積層体が所定距離隔てて形成された基板に対し、
前記第1及び第2の積層体と前記バリア層の所定領域上に第2の絶縁層を形成する工程と、
前記第2の絶縁層の上に第3の絶縁層を形成する工程と、
前記第3の絶縁層をエッチングして、少なくとも前記所定領域内の前記第2の絶縁層の側壁に当該第3の絶縁層からなるサイドウォールを形成する工程と、
前記第2の絶縁層をウエットエッチングして前記所定領域内の前記バリア層を露出する工程と、
前記露出したバリア層の少なくとも一部とショットキー接合するゲート電極を形成する工程とを含むことを特徴とする電界効果トランジスタの製造方法。
【0052】
(付記8)付記6又は付記7において、
前記チャネル層がGaNであり、前記バリア層がAlGaNであり、更に前記金属層がTi膜かAl膜の単層膜、もしくはTiとAlからなる2層膜であること特徴とする電界効果トランジスタの製造方法。
【0053】
(付記9)付記6又は付記7において、
前記チャネル層がInGaAsであり、前記バリア層がInAlAsであり、更に前記金属層がMoかTiの単層膜、もしくはMoとTiの2層膜であることを特徴とする電界効果トランジスタの製造方法。
【0054】
【発明の効果】
以上、本発明によれば、金属層上に絶縁層を形成した後で、基板を熱処理することで、バリア層と金属層との極めて低抵抗なオーミック接続を形成することができる。
【0055】
また、電界効果トランジスタのゲート長をサイドウォールを利用して、フォトリソグラフィの限界寸法より更に短縮することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態例を示す工程断面図(1)である。
【図2】本発明の第1の実施の形態例を示す工程断面図(2)である。
【図3】アニール温度と、コンタクト抵抗の関係を示す図である。
【図4】本発明の第2の実施の形態例を示す工程断面図である。
【図5】従来のHEMTの一般的な構成を示す図である。
【符号の説明】
1 サファイア基板
2 GaN層
3 AlGaN層
4 金属薄膜
5,13 シリコン窒化膜
6 引き出し電極
7,12 シリコン酸化膜
8,14,15 サイドウォール
9,16 ゲート電極
10,17 ソース電極
11,18 ドレイン電極
Claims (5)
- 基板上に化合物半導体からなるチャネル層及びバリア層が順次形成された電界効果トランジスタの製造方法であって、
前記バリア層上に金属層を形成する工程と、
前記金属層の上に第1の絶縁層を形成する工程と、
前記絶縁層と前記金属層の所定領域を除去し前記バリア層を露出させる工程と、
その後、基板上に第2の絶縁層を形成した後前記基板を熱処理する工程と、
前記露出されたバリア層と少なくとも一部でショットキー接合を形成するゲート電極を形成する工程とを有し、
前記熱処理工程は、前記ショットキー接合が破壊される温度以上であることを特徴とする電界効果トランジスタの製造方法。 - 請求項1において、
前記チャネル層がGaNであり、前記バリア層がAlGaNであり、前記金属層がTiとAlとの積層膜であり、前記熱処理が700〜730℃で行なわれることを特徴とする電界効果トランジスタの製造方法。 - 電界効果トランジスタにおいて、
基板上に形成された第1の化合物半導体からなるチャネル層と、
前記チャネル層の上に形成された第2の化合物半導体からなるバリア層と、
前記バリア層の上に所定の距離離間して形成されたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の上に各々形成された絶縁層と、
前記ソース電極と前記絶縁層との側壁に形成された前記絶縁層からなる第1のサイドウォールと、
前記ドレイン電極と前記絶縁層との側壁に形成された前記絶縁層からなる第2のサイドウォールと、
少なくとも前記第1及び第2のサイドウォールの間に形成され、前記バリア層とショットキー接合するゲート電極とを有し、
前記ソース金属電極と前記ドレイン金属電極とが前記バリア層とオーミック接続を有することを特徴とする電界効果トランジスタ。 - 電界効果トランジスタの製造方法であって、
化合物半導体からなるチャネル層及びバリア層が順次形成され、更に前記バリア層の上に金属層及び第1の絶縁層からなる第1及び第2の積層体が所定距離隔てて形成された基板に対し、
前記第1及び第2の積層体と前記バリア層の所定領域上に第2の絶縁層を形成する工程と、
前記第2の絶縁層をエッチングして、前記第1の積層体と前記第2の積層体との側壁に当該第2の絶縁層からなるサイドウォールを形成する工程と、
少なくとも前記サイドウォールに挟まれた領域に前記バリア層とショットキー接合するゲート電極を形成する工程とを含むことを特徴とする電界効果トランジスタの製造方法。 - 電界効果トランジスタの製造方法であって、
化合物半導体からなるチャネル層及びバリア層が順次形成され、更に前記バリア層の上に金属層及び第1の絶縁層からなる第1及び第2の積層体が所定距離隔てて形成された基板に対し、
前記第1及び第2の積層体と前記バリア層の所定領域上に第2の絶縁層を形成する工程と、
前記第2の絶縁層の上に第3の絶縁層を形成する工程と、
前記第3の絶縁層をエッチングして、少なくとも前記所定領域内の前記第2の絶縁層の側壁に当該第3の絶縁層からなるサイドウォールを形成する工程と、
前記第2の絶縁層をウエットエッチングして前記所定領域内の前記バリア層を露出する工程と、
前記露出したバリア層の少なくとも一部とショットキー接合するゲート電極を形成する工程とを含むことを特徴とする電界効果トランジスタの製造方法。
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