JPH0231464A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0231464A JPH0231464A JP18205488A JP18205488A JPH0231464A JP H0231464 A JPH0231464 A JP H0231464A JP 18205488 A JP18205488 A JP 18205488A JP 18205488 A JP18205488 A JP 18205488A JP H0231464 A JPH0231464 A JP H0231464A
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置に関し、特に拡散領域を有するト
ランジスタの構造に関するものである。
ランジスタの構造に関するものである。
従来のこの種の半導体装置として、金属酸化膜半導体Ｃ
ＭＯ３）集積回路装置を例に、その製造工程を第２図に
示す。
ＭＯ３）集積回路装置を例に、その製造工程を第２図に
示す。
第２図（ａｌに示すようにシリコン基板１の一主面上に
下敷酸化膜７を形成した後、第２図（ｂｌに示すように
下敷酸化膜７上に窒化膜３を形成し、写真製版技術を用
いて、レジストをマスクに、窒化膜３をＣＦ、ガスによ
り異方性プラズマエツチングする０次に窒化膜３をマス
クに熱酸化することにより、フィールド酸化膜６が約６
０００人形成される。
下敷酸化膜７を形成した後、第２図（ｂｌに示すように
下敷酸化膜７上に窒化膜３を形成し、写真製版技術を用
いて、レジストをマスクに、窒化膜３をＣＦ、ガスによ
り異方性プラズマエツチングする０次に窒化膜３をマス
クに熱酸化することにより、フィールド酸化膜６が約６
０００人形成される。
次に、第２図（０）に示すように、下敷酸化膜７からな
るゲート酸化膜９上にゲート電極となる多結晶シリコン
膜８を約３０００人堆積した後、写真製版技術を用いて
、レジスト１Ｏ−ｔ−マスクに、多結晶シリコン膜８を
ＣＦ ａガスにより異方性プラズマエツチングして、ゲ
ート電極８を形成する。次にフィールド酸化膜６及びレ
ジスト１０をマスクとして不純物を注入することにより
ソース・ドレイン領域１１を形成する。
るゲート酸化膜９上にゲート電極となる多結晶シリコン
膜８を約３０００人堆積した後、写真製版技術を用いて
、レジスト１Ｏ−ｔ−マスクに、多結晶シリコン膜８を
ＣＦ ａガスにより異方性プラズマエツチングして、ゲ
ート電極８を形成する。次にフィールド酸化膜６及びレ
ジスト１０をマスクとして不純物を注入することにより
ソース・ドレイン領域１１を形成する。
従来の半導体装置は以上のようにして製造されるので、
トランジスタを動作させた際、シリコン基板内において
ソース・ドレイン領域１１から伸びてきた空乏層１２が
つながり耐圧不良を起こしやすい、という問題点があっ
た。
トランジスタを動作させた際、シリコン基板内において
ソース・ドレイン領域１１から伸びてきた空乏層１２が
つながり耐圧不良を起こしやすい、という問題点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、シリコン基板内のチャネル直下の領域にシリ
コン酸化膜を形成しておくことにより、トランジスタ動
作時にソース・ドレイン領域からのびてくる空乏層が相
互につながることを防ぎ、トランジスタの耐圧を向上さ
せることのできる半導体装置を得ることを目的とする。
たもので、シリコン基板内のチャネル直下の領域にシリ
コン酸化膜を形成しておくことにより、トランジスタ動
作時にソース・ドレイン領域からのびてくる空乏層が相
互につながることを防ぎ、トランジスタの耐圧を向上さ
せることのできる半導体装置を得ることを目的とする。
この発明に係る半導体装置は、将来チャネル直下となる
領域の、ソース・ドレインから伸びてくる空乏層がその
膜に届くような位置にシリコン酸化膜を形成し、その上
に単結晶シリコン膜を堆積したことを特徴とするもので
ある。
領域の、ソース・ドレインから伸びてくる空乏層がその
膜に届くような位置にシリコン酸化膜を形成し、その上
に単結晶シリコン膜を堆積したことを特徴とするもので
ある。
この発明における半導体装置では、トランジスタ動作時
にシリコン基板内においてソース・ドレイン領域から伸
びてくる空乏層は、チャネル領域の直下に絶縁層を設け
たことによって相互につながることはなくなり、トラン
ジスタの耐圧が向上する。
にシリコン基板内においてソース・ドレイン領域から伸
びてくる空乏層は、チャネル領域の直下に絶縁層を設け
たことによって相互につながることはなくなり、トラン
ジスタの耐圧が向上する。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体装置の製造工程
を示す断面図である０図において、１はシリコン基板、
２は下敷酸化膜、３は窒化膜、４はシリコン酸化膜、５
は単結晶シリコン膜、６はフィールド酸化膜、７はゲー
ト下敷酸化膜、８はゲート電極、９はゲート酸化膜、１
０はレジスト、１１は拡散領域、１２は空乏層である。
を示す断面図である０図において、１はシリコン基板、
２は下敷酸化膜、３は窒化膜、４はシリコン酸化膜、５
は単結晶シリコン膜、６はフィールド酸化膜、７はゲー
ト下敷酸化膜、８はゲート電極、９はゲート酸化膜、１
０はレジスト、１１は拡散領域、１２は空乏層である。
次に製造工程について説明する。
第１図（ａ）に示すように、シリコン基板１の一主面上
を熱酸化し下敷酸化膜２を約３５０人形成した後、下敷
酸化膜２上に窒化膜３を堆積し、写真製版技術を用いて
窒化膜３をＣＦ、ガスにより異方性プラズマエツチング
する０次に第１図伽）に示すように、窒化膜３をマスク
に下敷酸化膜２を熱酸化することによりシリコン酸化膜
４を約３０００人形成する。次に第１図（Ｃ）に示すよ
うに、約５００入会面エツチングした後、第１図（ｄｌ
に示すように、単結晶シリコン膜５をウェハ全面にエピ
タキシャル成長させる０次に第１図（ｅ）に示すように
、単結晶シリコンｌｌ！５上にフィールド酸化膜６を形
成した後、ゲート電極となる多結晶シリコン膜８を約３
０００人堆積し、写真製版技術を用いてレジスト１０を
マスクに、多結晶シリコン膜８をＣＦ、ガスにより異方
性プラズマエツチングし、ゲート電極８を形成する０次
に、フィールド酸化膜６及びレジストｌＯをマスクとし
て不純物を注入することによりソース・ドレイン領域１
１を形成する。
を熱酸化し下敷酸化膜２を約３５０人形成した後、下敷
酸化膜２上に窒化膜３を堆積し、写真製版技術を用いて
窒化膜３をＣＦ、ガスにより異方性プラズマエツチング
する０次に第１図伽）に示すように、窒化膜３をマスク
に下敷酸化膜２を熱酸化することによりシリコン酸化膜
４を約３０００人形成する。次に第１図（Ｃ）に示すよ
うに、約５００入会面エツチングした後、第１図（ｄｌ
に示すように、単結晶シリコン膜５をウェハ全面にエピ
タキシャル成長させる０次に第１図（ｅ）に示すように
、単結晶シリコンｌｌ！５上にフィールド酸化膜６を形
成した後、ゲート電極となる多結晶シリコン膜８を約３
０００人堆積し、写真製版技術を用いてレジスト１０を
マスクに、多結晶シリコン膜８をＣＦ、ガスにより異方
性プラズマエツチングし、ゲート電極８を形成する０次
に、フィールド酸化膜６及びレジストｌＯをマスクとし
て不純物を注入することによりソース・ドレイン領域１
１を形成する。
このような本実施例では、トランジスタ動作時に空乏層
１２がソース・ドレイン領域１１から伸びてきてもこれ
は絶縁物であるシリコン酸化膜４に届き、相互につなが
ることはない、従って、トランジスタの耐圧が向上し、
特性の良好な、かつ微細化にも有利な半導体装置が得ら
れる。
１２がソース・ドレイン領域１１から伸びてきてもこれ
は絶縁物であるシリコン酸化膜４に届き、相互につなが
ることはない、従って、トランジスタの耐圧が向上し、
特性の良好な、かつ微細化にも有利な半導体装置が得ら
れる。
以上のようにこの発明によれば、トランジスタ動作時に
ソース・ドレイン領域から伸びてくる空乏層がその層に
届くような位置に絶縁層を形成するようにしたので、空
乏層がつながりにくくなりトランジスタの耐性が向上す
る。したがって特性の良好な、かつ微細化にも有利な半
導体装置を得ることができる効果がある。
ソース・ドレイン領域から伸びてくる空乏層がその層に
届くような位置に絶縁層を形成するようにしたので、空
乏層がつながりにくくなりトランジスタの耐性が向上す
る。したがって特性の良好な、かつ微細化にも有利な半
導体装置を得ることができる効果がある。
第１図は本発明の一実施例による半導体装置を製造する
工程を示す断面図、第２図は従来の半導体装置の製造工
程を示す断面図である。 図において、ｌはシリコン基板、２は下敷酸化膜、３は
窒化膜、４は絶縁シリコン酸化膜、５は単結晶シリコン
膜、６はフィールド酸化膜、７はゲート下敷酸化膜、８
はゲート電極、９はゲート酸化膜、１０はレジスト、１
１は拡散領域、１２は空乏層である。 なお図中同一符号は同一または相当部分を示す。
工程を示す断面図、第２図は従来の半導体装置の製造工
程を示す断面図である。 図において、ｌはシリコン基板、２は下敷酸化膜、３は
窒化膜、４は絶縁シリコン酸化膜、５は単結晶シリコン
膜、６はフィールド酸化膜、７はゲート下敷酸化膜、８
はゲート電極、９はゲート酸化膜、１０はレジスト、１
１は拡散領域、１２は空乏層である。 なお図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）シリコン基板上に設けられたゲート電極を備えた
半導体装置において、 トランジスタ動作時にソース・ドレインから伸びてくる
空乏層がその層に届くような位置に絶縁層を形成してい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18205488A JPH0231464A (ja) | 1988-07-21 | 1988-07-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18205488A JPH0231464A (ja) | 1988-07-21 | 1988-07-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0231464A true JPH0231464A (ja) | 1990-02-01 |
Family
ID=16111535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18205488A Pending JPH0231464A (ja) | 1988-07-21 | 1988-07-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0231464A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359221A (en) * | 1992-07-10 | 1994-10-25 | Hitachi, Ltd. | Semiconductor device |
| US6111296A (en) * | 1996-08-13 | 2000-08-29 | Semiconductor Energy Laboratory Co., Ltd. | MOSFET with plural channels for punch through and threshold voltage control |
| US6218714B1 (en) * | 1996-08-13 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US6590230B1 (en) | 1996-10-15 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6653687B1 (en) | 1996-08-13 | 2003-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device |
| US6867085B2 (en) | 1996-08-13 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US7238965B2 (en) | 2003-04-17 | 2007-07-03 | Samsung Sdi Co., Ltd. | Thin film transistor and method for fabricating the same with step formed at certain layer |
| US7339235B1 (en) | 1996-09-18 | 2008-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having SOI structure and manufacturing method thereof |
-
1988
- 1988-07-21 JP JP18205488A patent/JPH0231464A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359221A (en) * | 1992-07-10 | 1994-10-25 | Hitachi, Ltd. | Semiconductor device |
| US6111296A (en) * | 1996-08-13 | 2000-08-29 | Semiconductor Energy Laboratory Co., Ltd. | MOSFET with plural channels for punch through and threshold voltage control |
| US6218714B1 (en) * | 1996-08-13 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US6617647B2 (en) * | 1996-08-13 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US6653687B1 (en) | 1996-08-13 | 2003-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device |
| US6867085B2 (en) | 1996-08-13 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US7339235B1 (en) | 1996-09-18 | 2008-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having SOI structure and manufacturing method thereof |
| US6590230B1 (en) | 1996-10-15 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7238965B2 (en) | 2003-04-17 | 2007-07-03 | Samsung Sdi Co., Ltd. | Thin film transistor and method for fabricating the same with step formed at certain layer |
| US7674659B2 (en) | 2003-04-17 | 2010-03-09 | Samsung Mobile Display Co., Ltd. | Method for fabricating a thin film transistor |
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