JPH0758318A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH0758318A JPH0758318A JP19966393A JP19966393A JPH0758318A JP H0758318 A JPH0758318 A JP H0758318A JP 19966393 A JP19966393 A JP 19966393A JP 19966393 A JP19966393 A JP 19966393A JP H0758318 A JPH0758318 A JP H0758318A
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Abstract
(57)【要約】
【目的】 本発明は、半導体素子の中でも特に溝型ＭＯ
Ｓトランジスタの製造方法に関するもので、溝形成の際
のマイクロ波プラズマエッチングによる基板へのダメー
ジを低減し、伝達特性の良いトランジスタが形成できる
とともに、製造工程を簡略化する方法を提供することを
目的とする。 【構成】 本発明は、フィールド酸化膜１０２をＬＯＣ
ＯＳ法で形成する際、同じ方法でトランジスタを形成す
るための溝の部分にも、窒化膜１０１のパターンにより
酸化膜１０２を成長させ、その酸化膜１０２を等方性エ
ッチングで除去することにより溝を形成し、その後、全
面にゲート電極となるポリシリコン１０５を形成し、全
面エッチングすることにより前記溝部にゲート電極１０
６を形成するようにしたものである。
Ｓトランジスタの製造方法に関するもので、溝形成の際
のマイクロ波プラズマエッチングによる基板へのダメー
ジを低減し、伝達特性の良いトランジスタが形成できる
とともに、製造工程を簡略化する方法を提供することを
目的とする。 【構成】 本発明は、フィールド酸化膜１０２をＬＯＣ
ＯＳ法で形成する際、同じ方法でトランジスタを形成す
るための溝の部分にも、窒化膜１０１のパターンにより
酸化膜１０２を成長させ、その酸化膜１０２を等方性エ
ッチングで除去することにより溝を形成し、その後、全
面にゲート電極となるポリシリコン１０５を形成し、全
面エッチングすることにより前記溝部にゲート電極１０
６を形成するようにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、半導体素子の中で
も、特に半導体基板上に形成する溝状の部分にゲート電
極が埋め込まれた形でトランジスタが設けられている溝
型ＭＯＳ(MetalOxide Semiconductor）トランジスタの
形成方法に関するものである。
も、特に半導体基板上に形成する溝状の部分にゲート電
極が埋め込まれた形でトランジスタが設けられている溝
型ＭＯＳ(MetalOxide Semiconductor）トランジスタの
形成方法に関するものである。
【０００２】
【従来の技術】図３に、従来の前記溝型ＭＯＳトランジ
スタの部分を中心にした形成工程を断面図として示し、
以下に説明する。
スタの部分を中心にした形成工程を断面図として示し、
以下に説明する。
【０００３】まず、図３（ａ）に示すように、半導体基
板（以下、単に基板と称す）２０３上に絶縁膜である酸
化膜２０２を熱酸化法で形成し、その上にＣＶＤ（化学
的気相成長）法により耐酸化性膜である窒化膜（Ｓｉ3
Ｎ4 ）２０１を形成する。続いて、前記窒化膜２０１の
上に、図示してないがレジストパターンを形成して、そ
のレジストパターンをマスクにして前記窒化膜２０１を
エッチングすると、図３（ｂ）のように所定領域に窒化
膜２０１が形成されている形状となる。次いで、その窒
化膜２０１をマスクにして、不純物（例えばボロン）を
イオン注入する。これはいわゆるチャンネルストップイ
オン注入と言われるものであり、図３（ｃ）に示すｐ+
部分（チャンネルストップ領域）が形成される。
板（以下、単に基板と称す）２０３上に絶縁膜である酸
化膜２０２を熱酸化法で形成し、その上にＣＶＤ（化学
的気相成長）法により耐酸化性膜である窒化膜（Ｓｉ3
Ｎ4 ）２０１を形成する。続いて、前記窒化膜２０１の
上に、図示してないがレジストパターンを形成して、そ
のレジストパターンをマスクにして前記窒化膜２０１を
エッチングすると、図３（ｂ）のように所定領域に窒化
膜２０１が形成されている形状となる。次いで、その窒
化膜２０１をマスクにして、不純物（例えばボロン）を
イオン注入する。これはいわゆるチャンネルストップイ
オン注入と言われるものであり、図３（ｃ）に示すｐ+
部分（チャンネルストップ領域）が形成される。
【０００４】その後、前記レジストを除去し、水蒸気雰
囲気で酸化すると、窒化膜２０１で覆われていない部分
の表面の前記酸化膜２０２が厚く成長する。そして、前
記窒化膜２０１を除去すると、図３（ｃ）のように、い
わゆるフィールド酸化膜２０５が形成される。ここまで
は、公知のＬＯＣＯＳ法（Local Oxidation of Silicon
いわゆる選択酸化法）によるフィールド酸化膜２０５の
形成である。周知のように、このフィールド酸化膜２０
１は、素子間を絶縁分離するものであり、前記窒化膜２
０１を除去した部分（図３（ｃ）における薄い酸化膜２
０２の部分）が、トランジスタなどの素子形成領域とな
る。
囲気で酸化すると、窒化膜２０１で覆われていない部分
の表面の前記酸化膜２０２が厚く成長する。そして、前
記窒化膜２０１を除去すると、図３（ｃ）のように、い
わゆるフィールド酸化膜２０５が形成される。ここまで
は、公知のＬＯＣＯＳ法（Local Oxidation of Silicon
いわゆる選択酸化法）によるフィールド酸化膜２０５の
形成である。周知のように、このフィールド酸化膜２０
１は、素子間を絶縁分離するものであり、前記窒化膜２
０１を除去した部分（図３（ｃ）における薄い酸化膜２
０２の部分）が、トランジスタなどの素子形成領域とな
る。
【０００５】この後、図３（ｃ）に示すように、トラン
ジスタのソース・ドレイン（図に示すｎ+ 部分）を形成
するための不純物（例えばＡｓ）をイオン注入する。
ジスタのソース・ドレイン（図に示すｎ+ 部分）を形成
するための不純物（例えばＡｓ）をイオン注入する。
【０００６】次いで、図３（ｄ）に示すように、前記構
造の上にレジスト２０６を塗布し、所定領域（後述する
トランジスタのゲート電極を形成する部分に対応）をパ
ターニングし、それをマスクにして前記所定領域の前記
酸化膜２０２をエッチング除去し、続いて、その開口部
をマスクにして、基板２０３に溝をマイクロ波プラズマ
を用いて形成する。この時、サイドエッチングにより、
図３（ｄ）に示すように前記開口部以上に、前記溝の開
口幅が広がる。つまり、前記レジスト２０６と酸化膜２
０２との開口部が前記溝の上にひさし状になった形とな
る。このひさし状の開口部パターンをマスクにして、チ
ャンネル部（図３（ｄ）にｐで示した部分）形成のため
のいわゆるチャンネルイオン注入を行なう（例えばＢ+
をイオン注入）。この後、前記レジスト２０６および前
記ひさし状の部分の酸化膜２０２を除去する。
造の上にレジスト２０６を塗布し、所定領域（後述する
トランジスタのゲート電極を形成する部分に対応）をパ
ターニングし、それをマスクにして前記所定領域の前記
酸化膜２０２をエッチング除去し、続いて、その開口部
をマスクにして、基板２０３に溝をマイクロ波プラズマ
を用いて形成する。この時、サイドエッチングにより、
図３（ｄ）に示すように前記開口部以上に、前記溝の開
口幅が広がる。つまり、前記レジスト２０６と酸化膜２
０２との開口部が前記溝の上にひさし状になった形とな
る。このひさし状の開口部パターンをマスクにして、チ
ャンネル部（図３（ｄ）にｐで示した部分）形成のため
のいわゆるチャンネルイオン注入を行なう（例えばＢ+
をイオン注入）。この後、前記レジスト２０６および前
記ひさし状の部分の酸化膜２０２を除去する。
【０００７】その後、図３（ｅ）に示すように、前記溝
部にトランジスタのゲート酸化膜となる酸化膜２１０を
形成し、その上に公知のＣＶＤ法およびホトリソ（ホト
リソグラフィ）・エッチング技術により、ゲート電極２
０７（一般に導電性膜であるポリシリコン）を形成す
る。
部にトランジスタのゲート酸化膜となる酸化膜２１０を
形成し、その上に公知のＣＶＤ法およびホトリソ（ホト
リソグラフィ）・エッチング技術により、ゲート電極２
０７（一般に導電性膜であるポリシリコン）を形成す
る。
【０００８】次いで、図３（ｆ）のように、絶縁膜２０
８を形成し、所定部分を開口し、金属配線２０９を形成
する（本発明とは直接関係しないし、公知の技術である
ので、その形成方法の説明は割愛する）ことにより、溝
型ＭＯＳトランジスタが形成される。
８を形成し、所定部分を開口し、金属配線２０９を形成
する（本発明とは直接関係しないし、公知の技術である
ので、その形成方法の説明は割愛する）ことにより、溝
型ＭＯＳトランジスタが形成される。
【０００９】
【発明が解決しようとする課題】しかしながら、前述し
た従来の製造方法は、ゲート電極を形成するためにホト
リソ工程が必要であるなど製造工程が複雑であることに
よる歩留りの低下、加えて、前記溝の大きさの制御が困
難であるばかりでなく、その溝形成の際のマイクロ波エ
ッチングによるダメージ（基板である単結晶の格子配列
が乱される）が生じ、伝達特性の低下（溝部の底部はト
ランジスタのチャンネル部になるので、そこを流れる電
流特性が悪くなる）をきたすといった問題点があった。
た従来の製造方法は、ゲート電極を形成するためにホト
リソ工程が必要であるなど製造工程が複雑であることに
よる歩留りの低下、加えて、前記溝の大きさの制御が困
難であるばかりでなく、その溝形成の際のマイクロ波エ
ッチングによるダメージ（基板である単結晶の格子配列
が乱される）が生じ、伝達特性の低下（溝部の底部はト
ランジスタのチャンネル部になるので、そこを流れる電
流特性が悪くなる）をきたすといった問題点があった。
【００１０】この発明は、以上述べた問題点を解消する
ため、ＬＯＣＯＳ法でフィールド酸化膜を形成すると
き、溝を形成する部分にもフィールド酸化膜を形成する
方法と同様の方法で酸化膜を成長させて、それを除去す
ることによって溝を形成することにより、溝の大きさの
制御性を高め、エッチングによるダメージをなくす方法
を提供することを目的とする。
ため、ＬＯＣＯＳ法でフィールド酸化膜を形成すると
き、溝を形成する部分にもフィールド酸化膜を形成する
方法と同様の方法で酸化膜を成長させて、それを除去す
ることによって溝を形成することにより、溝の大きさの
制御性を高め、エッチングによるダメージをなくす方法
を提供することを目的とする。
【００１１】
【課題を解決するための手段】前記目的達成のため、本
発明は、基板上にＬＯＣＯＳ法でフィールド酸化膜を形
成する際、同様の方法で溝を形成する部分にも窒化膜の
パターンで酸化膜を成長させ、次にそれを等方性エッチ
ングで除去して溝を形成するようにしたものである。
発明は、基板上にＬＯＣＯＳ法でフィールド酸化膜を形
成する際、同様の方法で溝を形成する部分にも窒化膜の
パターンで酸化膜を成長させ、次にそれを等方性エッチ
ングで除去して溝を形成するようにしたものである。
【００１２】
【作用】本発明は、前述したように、ＬＯＣＯＳ法によ
るフィールド酸化膜形成時に、同様の方法で溝を形成す
る部分にも酸化膜を成長させて、それを除去して溝を形
成するようにしたので、基板に対するエッチングによる
ダメージが少ないため、トランジスタとしての前記伝達
特性の低下を防止できる。また、第１の実施例ではゲー
ト電極の形成をエッチングのみ、つまりホトリソ工程を
なくすようにしたので、工程の簡略化も実現できた。
るフィールド酸化膜形成時に、同様の方法で溝を形成す
る部分にも酸化膜を成長させて、それを除去して溝を形
成するようにしたので、基板に対するエッチングによる
ダメージが少ないため、トランジスタとしての前記伝達
特性の低下を防止できる。また、第１の実施例ではゲー
ト電極の形成をエッチングのみ、つまりホトリソ工程を
なくすようにしたので、工程の簡略化も実現できた。
【００１３】
【実施例】図１に、本発明の第１の実施例の製造工程を
断面図で示し、以下に説明する。
断面図で示し、以下に説明する。
【００１４】まず、図１（ａ）に示すように、基板１０
３上に従来同様ＬＯＣＯＳ法でフィールド酸化膜１０２
を形成するのであるが、このとき、窒化膜１０１のパタ
ーニングは後工程でトランジスタ（中でもそのゲート電
極）が形成される部分（同図の中央部）も開口したパタ
ーンとする。これは、フィールド酸化膜１０２のパター
ニングの方法と何ら変わることはない。従って、そのパ
ターンの前記開口部にも酸化膜はフィールド酸化膜１０
２と同様上下に成長する。つまり、同図に示すように、
上部は前記窒化膜１０１の端を持ち上げるように、下部
は基板１０３に食い込むように成長する。
３上に従来同様ＬＯＣＯＳ法でフィールド酸化膜１０２
を形成するのであるが、このとき、窒化膜１０１のパタ
ーニングは後工程でトランジスタ（中でもそのゲート電
極）が形成される部分（同図の中央部）も開口したパタ
ーンとする。これは、フィールド酸化膜１０２のパター
ニングの方法と何ら変わることはない。従って、そのパ
ターンの前記開口部にも酸化膜はフィールド酸化膜１０
２と同様上下に成長する。つまり、同図に示すように、
上部は前記窒化膜１０１の端を持ち上げるように、下部
は基板１０３に食い込むように成長する。
【００１５】この後、図１（ｂ）に示すように、溝を形
成する部分以外をレジスト１０４で覆い、そのレジスト
１０４と前記窒化膜１０１のパターンをマスクとして、
等方性エッチングでエッチングすると、前記開口部の酸
化膜１０１が除去され、溝ができる。このとき、前記窒
化膜１０１の端は前記溝の上でひさし状に残る。等方性
エッチングとしたのは、周知のようにその性質として、
前記窒化膜１０１のひさし状の下部までエッチングされ
るからである。次いで、そのひさし状の窒化膜１０１を
マスクにして、チャンネルイオン注入（例えば、従来同
様Ｂ+ を注入）を行ない、トランジスタのチャンネル部
となる領域ｐを形成する。
成する部分以外をレジスト１０４で覆い、そのレジスト
１０４と前記窒化膜１０１のパターンをマスクとして、
等方性エッチングでエッチングすると、前記開口部の酸
化膜１０１が除去され、溝ができる。このとき、前記窒
化膜１０１の端は前記溝の上でひさし状に残る。等方性
エッチングとしたのは、周知のようにその性質として、
前記窒化膜１０１のひさし状の下部までエッチングされ
るからである。次いで、そのひさし状の窒化膜１０１を
マスクにして、チャンネルイオン注入（例えば、従来同
様Ｂ+ を注入）を行ない、トランジスタのチャンネル部
となる領域ｐを形成する。
【００１６】その後、図１（ｃ）のように、前記で形成
された溝部底面に従来同様、公知の技術でゲート酸化膜
１１０を形成し、その構造の上部全面にゲート電極とな
るポリシリコン１０５をＣＶＤ法により成長させ、図示
してないが導電性向上のための不純物（例えばリン）拡
散を行なう。
された溝部底面に従来同様、公知の技術でゲート酸化膜
１１０を形成し、その構造の上部全面にゲート電極とな
るポリシリコン１０５をＣＶＤ法により成長させ、図示
してないが導電性向上のための不純物（例えばリン）拡
散を行なう。
【００１７】次いで、前記ポリシリコン１０５を全面エ
ッチングすると、図１（ｄ）に示すように、前記溝部に
前記ポリシリコン１０５が残り、ゲート電極１０６が溝
部に形成された構造となる。つまり、従来のようにゲー
ト電極１０６形成のためのホトリソは不要である。
ッチングすると、図１（ｄ）に示すように、前記溝部に
前記ポリシリコン１０５が残り、ゲート電極１０６が溝
部に形成された構造となる。つまり、従来のようにゲー
ト電極１０６形成のためのホトリソは不要である。
【００１８】この後、前記窒化膜１０１を除去し、次い
で、従来同様、ソース・ドレインのための不純物イオン
注入を行ない、縁膜１０７を形成し、所定部分を開口
し、金属配線１０８を所定部分に形成すれば、溝型ＭＯ
Ｓトランジスタが形成される。
で、従来同様、ソース・ドレインのための不純物イオン
注入を行ない、縁膜１０７を形成し、所定部分を開口
し、金属配線１０８を所定部分に形成すれば、溝型ＭＯ
Ｓトランジスタが形成される。
【００１９】図２は、本発明の第２の実施例の製造工程
を断面図で示したものであり、以下に説明する。なお、
第１の実施例の図１と同じ部分には同じ符号を付してあ
る。
を断面図で示したものであり、以下に説明する。なお、
第１の実施例の図１と同じ部分には同じ符号を付してあ
る。
【００２０】図２（ａ）（ｂ）は第１の実施例の図１
（ａ）（ｂ）と全く同じ形成工程である。即ち、フィー
ルド酸化膜１０１をＬＯＣＯＳ法で形成する際、同じ方
法で後工程で溝となる部分にも、窒化膜１０２のパター
ンにより酸化膜１０２を成長させ、次いで、その酸化膜
１０２を、レジストパターン１０４と窒化膜１０１をマ
スクとして等方性エッチングで除去して溝を形成し、不
純物（Ｂ+ ）をイオン注入したところまでの工程図であ
るので、再度詳細説明することは割愛する。
（ａ）（ｂ）と全く同じ形成工程である。即ち、フィー
ルド酸化膜１０１をＬＯＣＯＳ法で形成する際、同じ方
法で後工程で溝となる部分にも、窒化膜１０２のパター
ンにより酸化膜１０２を成長させ、次いで、その酸化膜
１０２を、レジストパターン１０４と窒化膜１０１をマ
スクとして等方性エッチングで除去して溝を形成し、不
純物（Ｂ+ ）をイオン注入したところまでの工程図であ
るので、再度詳細説明することは割愛する。
【００２１】この後、前記レジスト１０４と窒化膜１０
１を除去し、図２（ｃ）のように、前記で形成された溝
部底部に公知の技術でゲート酸化膜１１０を形成し、そ
の上の所定部分に公知のＣＶＤ法およびホトリソ・エッ
チング技術でゲート電極１０６を形成する。次いでソー
ス・ドレイン形成のための不純物（例えばＡｓ）イオン
注入を行なう。次いで、従来例および第１の実施例同
様、絶縁膜１０７、配線１０８を形成すれば、図２
（ｄ）に示すように溝型ＭＯＳトランジスタが形成され
る。
１を除去し、図２（ｃ）のように、前記で形成された溝
部底部に公知の技術でゲート酸化膜１１０を形成し、そ
の上の所定部分に公知のＣＶＤ法およびホトリソ・エッ
チング技術でゲート電極１０６を形成する。次いでソー
ス・ドレイン形成のための不純物（例えばＡｓ）イオン
注入を行なう。次いで、従来例および第１の実施例同
様、絶縁膜１０７、配線１０８を形成すれば、図２
（ｄ）に示すように溝型ＭＯＳトランジスタが形成され
る。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
ＬＯＣＯＳ法で基板上にフィールド酸化膜を形成する
際、トランジスタを形成するための溝部を形成する部分
にも窒化膜パターンにより酸化膜を成長させ、それを除
去することにより溝を形成するようにしたので、基板に
与えるダメージが低減され、伝達特性の良好な溝型ＭＯ
Ｓトランジスタが実現できる。さらに、第１の実施例で
はゲート電極形成に当たって、ホトリソ工程が要らない
ので製造工程が簡略化され、歩留りの向上が期待でき
る。
ＬＯＣＯＳ法で基板上にフィールド酸化膜を形成する
際、トランジスタを形成するための溝部を形成する部分
にも窒化膜パターンにより酸化膜を成長させ、それを除
去することにより溝を形成するようにしたので、基板に
与えるダメージが低減され、伝達特性の良好な溝型ＭＯ
Ｓトランジスタが実現できる。さらに、第１の実施例で
はゲート電極形成に当たって、ホトリソ工程が要らない
ので製造工程が簡略化され、歩留りの向上が期待でき
る。
【図１】本発明の第１の実施例の工程断面図
【図２】本発明の第２の実施例の工程断面図
【図３】従来例の工程断面図
１０１ 窒化膜 １０２ フィールド酸化膜 １０３ 基板 １０４ レジスト １０５ ポリシリコン １０６ ゲート電極
Claims (2)
- 【請求項１】 （ａ）半導体基板上に、耐酸化性膜を形
成し、該耐酸化性膜の所定部分に開口部を形成し、その
開口部に絶縁膜を成長させる工程、 （ｂ）前記絶縁膜を、前記耐酸化性膜をマスクにして等
方性エッチングにて除去し、その部分の前記基板に溝を
形成する工程、 （ｃ）全面に導電性膜を形成し、前記溝部に該導電性膜
が残るように全面エッチングして、該導電性膜をトラン
ジスタのゲート電極とする工程、 以上の工程を含むことを特徴とする半導体素子の製造方
法。 - 【請求項２】 （ａ）半導体基板上に、耐酸化性膜を形
成し、該耐酸化性膜の所定部分に開口部を形成し、その
開口部に絶縁膜を成長させる工程、 （ｂ）前記絶縁膜を、前記耐酸化性膜をマスクにして等
方性エッチングにて除去し、その部分の前記基板に溝を
形成する工程、 （ｃ）前記耐酸化性膜を除去し、前記溝部を含んだ所定
箇所にトランジスタのゲート電極となる導電性膜を形成
する工程、 以上の工程を含むことを特徴とする半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19966393A JPH0758318A (ja) | 1993-08-11 | 1993-08-11 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19966393A JPH0758318A (ja) | 1993-08-11 | 1993-08-11 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758318A true JPH0758318A (ja) | 1995-03-03 |
Family
ID=16411566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19966393A Pending JPH0758318A (ja) | 1993-08-11 | 1993-08-11 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758318A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004097943A1 (ja) * | 2003-04-28 | 2004-11-11 | Matsushita Electric Industrial Co., Ltd. | 半導体装置とその製造方法 |
-
1993
- 1993-08-11 JP JP19966393A patent/JPH0758318A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004097943A1 (ja) * | 2003-04-28 | 2004-11-11 | Matsushita Electric Industrial Co., Ltd. | 半導体装置とその製造方法 |
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