WO2004097943A1 - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

Info

Publication number
WO2004097943A1
WO2004097943A1 PCT/JP2004/006157 JP2004006157W WO2004097943A1 WO 2004097943 A1 WO2004097943 A1 WO 2004097943A1 JP 2004006157 W JP2004006157 W JP 2004006157W WO 2004097943 A1 WO2004097943 A1 WO 2004097943A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
semiconductor device
gate
insulating film
side wall
Prior art date
Application number
PCT/JP2004/006157
Other languages
English (en)
French (fr)
Inventor
Akira Inoue
Takeshi Takagi
Haruyuki Sorada
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to US10/554,860 priority Critical patent/US20070108514A1/en
Priority to JP2005505931A priority patent/JPWO2004097943A1/ja
Publication of WO2004097943A1 publication Critical patent/WO2004097943A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a MIS transistor having an elevated source / drain structure in which a source and a drain are formed at a position higher than a gate insulating film.
  • field-effect transistors FETs
  • MISFETs metal-insulator semiconductor FETs
  • the source / drain high-concentration diffusion layer is formed shallow, the thickness of the portion of the source / drain high-concentration diffusion layer located below the silicide layer becomes thinner, thereby increasing the parasitic resistance component and the source / drain high-concentration diffusion. Junction leakage increases due to the silicide layer in the pn junction between the layer and the body region.
  • FIG. 9 is a cross-sectional view schematically showing the configuration of a conventional MISS FET having such an elevated source / drain structure.
  • an epitaxial Si or polysilicon is selectively grown on the surface of a substrate (SOI substrate) 1 to form a convex portion 18, and the convex portion 18 forms an upper portion of the silicide layer 11.
  • the position of the source-drain is reduced. Has been raised.
  • Reference numeral 2 S i ⁇ 2 Box layer, reference numeral 3 S i body layer, reference numeral 4 is an insulator, reference numeral 9 Sai Douoru, reference numeral 1 2 layer insulating film, reference numeral 1 3 denotes a gate insulating film, Reference numeral 14 indicates a gate electrode.
  • the thickness of the Si body layer for achieving full depletion is becoming thinner as the gate size is reduced.
  • the thickness of the Si body layer must be reduced to about 30 nm.
  • the contact area between the silicide layer and the source / drain diffusion layers is sharply reduced, so that the resistance increases. Even in the case of thinning the Si body layer of such an SOI device, it is possible to avoid the problem caused by the silicide layer by adopting the elevated source / drain structure.
  • FIG. 9 shows the ideal elevated source / drain structure
  • the right half of FIG. 9 shows the problem of the elevated source / drain structure.
  • the impurity ions are implanted into the Si body layer 3 to form the source / drain diffusion layer 10, and then the convex portions 18 forming the upper part of the source-drain are formed by selective growth.
  • the impurity profile of the source / drain diffusion layer 10 is destroyed by the heat treatment during the selective growth of the projection 18.
  • the impurity profile collapses, fluctuations in the effective gate length and a short channel effect occur, causing fluctuations in the threshold voltage.
  • it is necessary to lower the temperature of selective growth generally below 700 ° C).
  • low-temperature growth of Si has a problem that the throughput is low and the throughput is low.
  • the convex portion 18 is formed by selective growth of epitaxial i or polysilicon.
  • polysilicon is deposited on the side walls 9 covering the side surfaces of the gate electrode 14.
  • This deposition of polysilicon causes an electrical short between the gate and source or between the gate and drain.
  • a facet crystal plane
  • the impurity profile tends to be locally collapsed due to a channeling effect or the like at the time of ion implantation of an impurity. Fluctuations in the impurity profile cause variations in contact resistance.
  • the facet shape is difficult to control because it depends on the mask pattern aperture ratio and the mask material in addition to the crystal growth conditions.
  • the elevated source / drain structure is known to be effective in improving the device characteristics, it is not suitable for the selective growth for forming the elevated source / drain structure. Has many issues and has not been put to practical use.
  • An object of the present invention is to provide a semiconductor device capable of realizing an elevated source / drain structure without using selective growth for forming a source / drain, and a method of manufacturing the same.
  • a semiconductor device comprising an MISFET according to the present invention is provided with a semiconductor layer having a concave portion having an opening with an outer periphery closed on the surface, and at least an inner surface of the concave portion.
  • a gate insulating film, a gate electrode filling the concave portion with the gate insulating film interposed between the inner surface of the concave portion, and a gate electrode located on both sides of the gate electrode in plan view;
  • a pair of source and drain formed so as to extend from the surface of the semiconductor layer to a predetermined depth.
  • the semiconductor device further includes a cylindrical first side wall made of an insulator protruding from a surface of the semiconductor layer along an opening of the concave portion, and the gate insulating film is formed of the first side wall.
  • the gate insulating film is formed so as to cover the inner peripheral surface of the wall and the inner surface of the recess, and the gate insulating film is interposed between the inner peripheral surface of the first sidewall and the inner surface of the recess.
  • the pair of source and drain may be formed so as to be located on both sides of the first sidewall in plan view. .
  • the semiconductor layer may be made of silicon.
  • the semiconductor device may include a substrate having the semiconductor layer.
  • the substrate may be a Si substrate, and a Si body layer may constitute the semiconductor layer.
  • the concave portion is formed in the Si body layer, a silicide layer is formed in a portion including the surface of the source / drain, and the thickness of the silicide layer is T1, and the Si body layer has a thickness of T1.
  • T2 the thickness of the portion where the concave portion is not formed
  • T3 the thickness of the portion where the concave portion of the Si body layer is formed
  • the substrate has a SiGeC channel layer in which carriers travel and a Si cap layer formed on the SiGeC channel layer, and the Si cap layer constitutes the semiconductor layer. It may be.
  • the concave portion is formed in the Si cap layer, a silicide layer is formed in a portion including the surface of the source / drain, and the thickness of the silicide layer is T1, and the Si cap layer has a thickness of T1.
  • T4 the thickness of the portion where the recess is not formed
  • T5 the thickness of the portion of the Si cap layer where the recess is formed
  • the substrate has a lattice-relaxed SiGeC layer, and a strained Si channel layer formed on the lattice-relaxed SiGeC layer;
  • the Si channel layer may constitute the semiconductor layer.
  • the concave portion is formed in the distorted Si channel layer, a silicide layer is formed in a portion including the surface of the source drain, and the thickness of the silicide layer is T1, and the distorted Si channel layer has a thickness of T1.
  • T6 the thickness of the portion of the i-channel layer where the concave portion is not formed
  • T7 the thickness of the portion of the distorted Si channel layer where the concave portion is formed
  • the gate insulating film may be formed so that the gate insulating film contacts and covers the inner peripheral surface of the first side wall and the inner surface of the concave portion.
  • a second side wall made of an insulator is formed so as to cover the inner peripheral surface of the first side wall and the inner peripheral surface of the concave portion, wherein the concave portion has an inner peripheral surface and a bottom surface;
  • the gate insulating film may be formed so as to cover the inner peripheral surface of the concave portion so as to cover the bottom surface of the concave portion and to interpose the second side wall with the inner peripheral surface of the concave portion.
  • the drain has a Shirisai de layer, the Shirisai de layer, T i S i 2, VS i 2, C r S i 2, Z r S i 2, N b S i 2, M o S i 2, H f S i 2, T a S i 2, WS i 2, N i S i 2, N i S i, C o S i 2, C o S i, P t 2 S i, P t S i , Pd 2 S i, or P d S i, or a plurality thereof.
  • the first side wall may include a silicon nitride film.
  • the gate electrode, A l, C u, W , M o, T i, T a, WS i, M o S i 2, T i S i 2, T i N any one material of T a N Or a configuration in which layers made of a plurality of these materials are laminated.
  • the gate insulating film, S i 0 2, Z R_ ⁇ 2, Z r- S i - ⁇ , Z r- S i —O— N, H f O 2, H f -S i mono, H f -S i mono O— N, S i N, T i O 2, L a 2 O a, S i ON, A 1 20 3 , S r T i O 3 , B a S r T i O 3 , N d 2 O 3, Ta 2 ⁇ 5 Layers may be laminated.
  • the method of manufacturing a semiconductor device made of MISF ET according to the present invention includes the steps of: (a) forming a dummy gate electrode on a semiconductor substrate; and forming an extension diffusion layer on the semiconductor substrate using the dummy gate electrode as a mask.
  • the semiconductor substrate located below the region where the dummy gate electrode has been removed is selectively etched by dry etching to form a gate recess in the semiconductor substrate. It may be a forming step.
  • the step (g) comprises selectively oxidizing a region below the region from which the dummy gate electrode has been removed, using the interlayer insulating film as a mask. Selectively removing the oxidized oxide film to form a gate recess in the semiconductor substrate (n).
  • the step (h) is a step (k) of forming a second side wall made of an insulator so as to cover an inner peripheral surface of the first side wall and an inner peripheral surface of the gate recess.
  • a step (1) of forming a gate insulating film in a concave shape covering the inner peripheral surface of the second side wall and the bottom surface of the gate concave portion may be included.
  • FIG. 1 is a plan view schematically showing the structure of the semiconductor device according to the first embodiment of the present invention in plan view.
  • FIG. 2 is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention, taken along line II-II of FIG.
  • 3 (a) to 3 (i) are cross-sectional views showing the first method of manufacturing the semiconductor device according to the first embodiment of the present invention step by step.
  • 4 (a) to 4 (d) are cross-sectional views showing the second method of manufacturing the semiconductor device according to the first embodiment of the present invention for each step.
  • FIG. 5 is a cross-sectional view schematically showing a configuration of a semiconductor device according to a first modification of the first embodiment of the present invention.
  • FIG. 6 is a cross-sectional view schematically illustrating a configuration of a semiconductor device according to a second modification of the first embodiment of the present invention.
  • FIG. 7 is a sectional view schematically showing a configuration of a semiconductor device according to the second embodiment of the present invention.
  • FIGS. 8A to 8D are cross-sectional views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention for each process.
  • FIG. 9 is a cross-sectional view schematically showing a configuration of a conventional MISFET having an elevated source / drain structure. [Best mode for carrying out the invention]
  • FIG. 1 is a plan view schematically showing the structure of the semiconductor device according to the first embodiment of the present invention in plan view
  • FIG. 2 is a sectional view of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along the line II-II of FIG. 1 schematically showing the structure.
  • the semiconductor device is n-MISFET. Further, an SOI substrate is used as the substrate 1.
  • the semiconductor device has a substrate 1.
  • the substrate 1 is constituted by an SOI substrate.
  • SOI substrate 1 on S i substrate la, S i ⁇ 2 boxes layer 2 and S i body layer 3 is formed are formed in this order.
  • the Si body layer on the unprocessed Si substrate 1 is referred to as “Si body layer” and denoted by reference numeral 3.
  • the components of the semiconductor device are formed in the Si body layer 3 by processing, and each component of the semiconductor device is denoted by its own reference numeral.
  • the “Si body region” formed so as to remain at the center of the Si body layer 3 is confusing with the “Si body layer”, these “Si body regions” are clearly distinguished from each other.
  • An insulator 4 for element isolation is formed on the Si body layer 3 over a predetermined depth from the surface (here, the entire thickness of the body layer 3), and a region surrounded by the insulator 4 is activated. Make up the area.
  • a rectangular concave portion (more precisely, a rectangular concave portion having an opening whose outer periphery is closed in a rectangular shape, hereinafter referred to as a gate concave portion) is formed.
  • a rectangular cylindrical first side wall 9 is formed on the edge of the gate recess 101 so as to protrude upward.
  • the first side wall 9 is made of an insulating film.
  • the inner peripheral surface of the first side wall 9 is formed so as to be located substantially in the same plane as the inner peripheral surface of the gate recess 101 (no step).
  • a gate insulating film 13 is formed so as to contact the inner surfaces (peripheral surface and bottom surface) of both the gate concave portion 101 and the first side wall 9 so as to cover them. That is, the gate insulating film 13 is formed in a container shape (concave shape) having a rectangular cylindrical shape with the lower end closed and the upper end opened.
  • a gate electrode 14 is formed so as to fill the internal space of the container-like gate insulating film 13.
  • the gate electrode 14 has a rectangular shape in plan view, and here, the short side direction is set to the gate length direction. That is, a pair of the source and drain 102 and 102 are formed on the Si body layer 3 so that the pair of the source and the drain 102 are in contact with the first side wall 9 on both sides in the short side direction of the gate electrode 14 in plan view. Is formed.
  • the pair of source / drain 102 and 102 is formed over the entire thickness of the Si body layer 3.
  • Each source / drain 102 is composed of a silicide layer 11 formed to a thickness of T1 and a source / drain diffusion layer 10 formed immediately below the silicide layer 11. To be precise, the silicide layer 11 protrudes several nm from the surface of the Si body layer 3.
  • the source / drain diffusion layer 10 is composed of a high-concentration n-type region. Between the pair of source / drain 10 2, 10 2 and the gate recess 10 1 (the part in contact with the pair of source / drain 10 2, 10 2 of the first side wall 9 in plan view) (Below), a pair of extension diffusion layers 8 and 8 are formed. Each extension diffusion layer 8 is formed from the surface of the Si body layer 3 to a position below the bottom of the gate recess 101.
  • Each extension diffusion layer 8 is composed of a low-concentration n-type region. Further, a Si body region 3a is formed in a portion of the Si body layer 3 below the pair of extension diffusion layers 8, 8 and the gate recess 101. The Si body region 3a has a medium concentration here! ) Type area You.
  • the gate electrode 14, the gate insulating film 13, the first side wall 9, and the pair of source / drain 102, 102 are thus formed, and the interlayer insulating film is formed so as to cover the surface of the substrate 1. 1 2 is formed.
  • a contact 15 penetrating through the interlayer insulating film 12 is connected to the pair of source and drain 102 and 102.
  • a wiring (not shown) is connected to the upper end of the contact 15.
  • a not-shown contact penetrating through the interlayer insulating film 12 is connected to the gate electrode 14, and a not-shown wiring is connected to an upper end of the contact 15.
  • One of the pair of source drains 102 and 102 becomes a source and the other becomes a drain when the semiconductor device is used.
  • the lower end positions of the source / drain 102, the silicide layer 11 and the gate recess 101 are set so as to satisfy the following conditions. Is desirable.
  • the thickness of the silicide layer 11 is T1 as described above.
  • the thickness of the source ′ drain 102 distance from the surface of the Si body layer 3 to the lower end of the source drain 102
  • the gate concave portion 10 a of the Si body region 3 a is defined as T 2.
  • the thickness of the portion located below 1 is T3.
  • Tl, ⁇ 2, and ⁇ 3 are set so as to satisfy
  • the gate length is L g
  • the silicide layer 11 is composed of Ti silicide
  • its thickness T1 is desirably set to about 20 to 60 nm
  • the silicide layer 11 is composed of Co silicide.
  • the thickness T1 is desirably set to about 10 to 40 nm. In this case, it is necessary to determine the values of T 2 and T 3 so as to satisfy the above equation.
  • 3A to 3I are cross-sectional views showing a first method of manufacturing the semiconductor device according to the present embodiment for each process.
  • an SOI substrate 1 is prepared. SOI substrate 1 and S i substrate 1 a, and S i ⁇ 2 box layer 2 of about 1 0 0 nm thickness formed on S i substrate 1 a, which is formed on the S i O 2 Box layer 2 And a Si body layer 3 having a thickness T 2.
  • an element isolation as an insulator 4 is formed in the Si body layer 3 of the Si substrate 1. As this element isolation, shallow trench isolation (STI) or deep trench isolation (DTI) is used.
  • boron is ion-implanted into the active region surrounded by the insulator 4 for adjusting a threshold value.
  • Ion implantation is performed twice, implantation conditions are 6 0 ke V, 1 3 X 1 0 is c ⁇ ⁇ 3 and 1 0 ke V, 2 x1 0 i 2 c m- 3. Thus, the active region becomes a p-type conductive region.
  • dummy consisting S_ ⁇ I S i ⁇ 2 of about one 0 nm thick on the entire surface of the substrate 1
  • One insulating film 5 is formed. This dummy insulating film 5 is used as an etching stopper layer at the time of dry etching of the dummy gate.
  • the dummy insulating film 5 is formed by a CVD method or thermal oxidation.
  • a dummy gate film 6 ′ made of polysilicon having a thickness of about 20 O nm is formed on the dummy insulating film 5.
  • the dummy gate film 6 ' is used as a dummy for forming a metal gate in a self-aligned manner.
  • a dummy gate protective film 7 made of SiO 2 or SiO 2 film is formed to a thickness of about 18 nm.
  • the dummy gate protective film 7 is for protecting the polysilicon dummy gate from being silicided at the time of forming the silicide layer in step (e) of FIG.
  • a dummy gate 6 is formed by dry etching using a resist mask formed by lithography.
  • the dummy gate protection film 7 can be used as a hard mask.
  • a rectangular parallelepiped 103 including the dummy insulating film 5, the dummy gate 6, and the dummy gate protective film 7 is formed.
  • arsenic is ion-implanted into predetermined regions located on both sides of the dummy gate 6 in plan view of the Si body layer 3 to form an n-type extension diffusion layer 8.
  • Implantation conditions are 8 ke V, 5 x 1 0 12 c m-3.
  • the first side wall 9 is formed by a CVD method and a whole-surface etch-back by dry etching.
  • the first side wall 9 is formed so as to surround the side wall of the rectangular parallelepiped 103, and as a result, is formed in a rectangular cylindrical shape.
  • the first side wall 9 may have a stack structure of S i ⁇ 2 and S i N film.
  • the gate length changes during wet processing using hydrofluoric acid. There is an advantage of not doing.
  • arsenic is ion-implanted into predetermined regions located on both sides of the first side wall 9 in plan view of the Si body layer 3 to form the source / drain diffusion layers 10.
  • the injection conditions are 40 keV and 4x'1013 cm-3.
  • activation annealing is performed. RTA is used for annealing, the processing temperature is about 850 to 110 ° C, and the processing time is about 1 to 60 sec.
  • a silicide layer 11 is formed in a predetermined region of the source / drain diffusion layer 10.
  • Shirisai de layer 1 1, T i S i 2, VS i 2, C r S i 2, Z r S i 2, N b S i 2, M o S i 2, H f S i 2, T a S i 2, WS i 2, N i S i 2, N i S i, C o S i 2, C o S i, P t 2 S i, P t S i, P d 2 S i, P d S i It is composed of one or more.
  • the area in contact with the silicide layer 11 and the semiconductor (that is, the area in contact with the source / drain diffusion layer 10 and the extension diffusion layer 8 in the silicide layer 11) can be increased. And an effect of suppressing an increase in contact resistance can be obtained.
  • an interlayer insulating film 12 is deposited on the entire surface of the SII substrate 1 on which the above steps have been performed.
  • the interlayer insulating film 12 is composed of a SiO 2 film, a TEOS film, a SiN film, and the like, and is deposited using a CVD method.
  • the surface is flattened using chemical mechanical polishing (CMP) technology. At this time, polishing is performed until the dummy gate protective film 7 is removed. [Dummy gate removal process (Fig. 3 (g))]
  • the exposed dummy gate 6 is removed by dry etching. It is desirable to use chlorine, bromine, or a mixed gas thereof as a dry etching gas. By using these gases, only the dummy gate 6 can be selectively removed using the interlayer insulating film 12 as a mask. Also, the first side wall 9 is not etched.
  • the dummy insulating film 5 is removed by dry etching. Thereby, a rectangular parallelepiped space is formed inside the first cylindrical wall 9 having a rectangular shape. It is desirable to use CF 4 , CHF 3 , or a mixed gas thereof as a dry etching gas. Argon gas or hydrogen gas may be added.
  • the Si body layer 3 located below the internal space of the first side wall 9 is dry-etched to form a rectangular parallelepiped gate recess 101 in the Si body layer 3. It is desirable to use chlorine, bromine, or a mixed gas thereof as a dry etching gas. If these gases are used, only the Si body layer 3 can be selectively etched using the interlayer insulating film 12 as a mask. Further, there is an advantage that the first side wall 9 is not etched.
  • a gate insulating film 13 is deposited on the entire surface of the SOI substrate 1 on which the above steps have been performed.
  • the inner peripheral surface of the first side wall 9 and the inner peripheral surface and the bottom surface of the gate recess 101 are covered with the gate insulating film 13 so as to be in contact therewith.
  • the gate insulating film 13 is composed of S i 0 2 , Z r O 2, Z r -S i -O, Z r — S i — ⁇ —N, H f ⁇ 2 , H f —S i — O, H f — S i — O— N, S i N, T i ⁇ 2 , La 2 ⁇ 3 , S i ON, A 1 2 O 3, S r T i O 3, B a S r T i ⁇ 3, N d 2 O 3, constituted by T a 2 any one material of O 5, or may be formed by laminating a layer made of these multiple materials.
  • a gate film made of polysilicon or a metal such as A1 to be the gate electrode 14 is formed on the gate insulating film 13.
  • the internal space of the first side wall 9 and the gate recess 101 are filled with the gate film via the gate insulating film 13. Since this process is a low-temperature process, there is an advantage that a metal can be used as a material of the gate electrode 14.
  • a metal it is more preferable to deposit a barrier metal such as a TiN layer and then deposit a metal film to be the gate electrode 14.
  • planarization is performed by CMP.
  • a gate electrode 14 buried in the internal space of the first sidewall 9 and the gate recess 101 via the gate insulating film 13 is formed.
  • extension diffusion An Si body region 3a made of a p-type conductive region is formed below layer 8 and gate recess 101.
  • a contact 15 is formed so as to penetrate through the interlayer insulating film 12 and connect to the silicide layer 11 and connect to the gate electrode 14 through the interlayer insulating film 12.
  • Contacts (not shown in Fig. 2), and wiring (not shown in Fig. 2) is formed to connect to the upper ends of these contacts.
  • the gate recess formed so that the gate electrode 14 is buried therein can be formed in the Si body layer 3 in a self-aligned manner, so that the element can be formed without using the selective growth method. It is possible to realize a structure similar to the bite source / drain structure by a simplified process. As a result, since selective growth is not used, all the issues of selective growth can be solved. Furthermore, in this process, after the activation annealing of the source / drain diffusion layers 10 (after the step of FIG. 3 (d)), it is possible to use a low-temperature process with a processing temperature of about 400 ° C at the maximum. However, there is also an advantage that the problem that the impurity profile in the conventional manufacturing method is disturbed can be avoided. Furthermore, because of the low temperature process, it is possible to use high dielectric gate electrodes and metal gate electrodes.
  • a gate electrode 14 is formed in the gate recess 101 of the Si body layer 3, and the first side wall is formed on the surface of the Si body layer 3.
  • the thickness (T 2) of the semiconductor layer under the first side wall 9 is larger than the thickness (T 3) of the semiconductor layer under the gate electrode 14. Therefore, the resistance of the extension portion can be reduced as compared with the conventional example in which the thickness of the semiconductor layer below the gate electrode 14 is equal to the thickness of the semiconductor layer below the sidewall.
  • FIGS. 4A to 4D show a second manufacturing process of the semiconductor device according to the present embodiment. It is sectional drawing which shows a method for every process.
  • the second manufacturing method is different from the first manufacturing method in the method of forming the gate recesses 101, and the other points are the same as the first manufacturing method. Therefore, the steps from the dummy gate forming step (FIG. 3 (a)) to the dummy gate removing step (FIG. 3 (g)) are common steps to the first manufacturing method, and the description thereof is omitted here. Steps after the step of forming a gate recess will be described.
  • the dummy gate insulating film 5 is removed by dry etching or wet etching using hydrofluoric acid, and then the Si body layer 3 exposed in the internal space of the first side wall 9 is removed. Perform thermal oxidation. At this time, since the Si portion exposed on the surface of the S0I substrate 1 is only the Si body layer 3 exposed in the internal space of the first side wall 9, only this region is selectively exposed. Can be oxidized to Thereby, selective oxidation region 17 is formed above Si body layer 3. At this time, the selective oxidation is controlled so that the thickness of the portion of the Si body layer 3 located below the selective oxidation region 17 becomes T3 in the first manufacturing method.
  • the selective oxidation region 17 is removed by wet etching using hydrofluoric acid.
  • gate recesses 101 are formed in Si body layer 3.
  • the thickness of the Si body layer 3 after removing the selective oxidation region 17 is T3 as described above.
  • the first manufacturing method is characterized in that the gate recess 101 is formed by dry etching, whereas the second manufacturing method is characterized in that the gate recess 101 is formed by selective oxidation.
  • the selective oxidation process has the advantages that etching damage can be avoided and the controllability in the film thickness direction is high.
  • it is possible to enjoy such advantages and select It is possible to realize an elevated source / drain structure in a self-aligned manner without using growth.
  • the step of forming the gate insulating film (FIG. 4 (c)) and the step of forming the gate electrode (FIG. 4 (d)) are the same as those in the first manufacturing method, and a description thereof will be omitted. Note that the steps after the selective oxidation in the gate recess forming step 1 (FIG. 4 (a)) are low-temperature processes with a processing temperature of at most about 400 ° C. as in the first manufacturing method. High dielectric gate electrodes and metal gate electrodes can be used.
  • the semiconductor device is configured by n-MISFET, but this can be configured by p-MISFET.
  • the impurity species may be changed.
  • an n-type dopant such as arsenic or phosphorus may be used instead of boron.
  • a P-type dopant such as boron may be used instead of arsenic or phosphorus.
  • the SOI substrate is used as the substrate 1, but a normal Si bulk substrate may be used, and it goes without saying that the above-described manufacturing method can be applied similarly to the case of the SOI substrate.
  • the semiconductor device of the present embodiment is formed by using a hetero MISFET having a Si GeC layer as a channel and a strained S i layer having a strained Si layer on a lattice-relaxed S.i GeC layer as a channel. It is apparent that the above-described manufacturing method can be applied to the manufacturing of the iMISFET.
  • FIG. 5 is a cross-sectional view schematically showing a configuration of a semiconductor device according to a first modification of the present embodiment.
  • the semiconductor device is a hetero MISFET. It is composed of
  • the Si substrate 1a is formed on the Si substrate 1a by a UHV-CVD (Ultra High Vacuum Chemical Vapor Deposition) method with a thickness of about 5 to 20 nm.
  • a substrate in which a GeC channel layer 22 and a Si cap layer 23 are sequentially formed is used as the substrate 1.
  • an insulator 4 is formed to reach the Si substrate 1a, and the Si substrate 1a, the SiGeC channel layer 22 and the Si cap layer 23 surrounded by the insulator 4 are formed. Constitute an active region.
  • a gate recess 101 is formed in the Si cap layer 23.
  • the thickness of the silicide layer 11 is Tl
  • the initial thickness of the Si cap layer 23 is ⁇ 4
  • the portion of the Si cap layer 23 located below the gate recess 101 is When the thickness of T is set to T5,
  • T5 should be set to a thin range of about 1 to 10 nm. preferable.
  • FIG. 6 is a cross-sectional view schematically showing a configuration of a semiconductor device according to a second modification of the present embodiment.
  • the semiconductor device is configured with the strain SIMISFET.
  • a relaxed S ⁇ 06 layer 24 and a distorted 5 i channel layer 2 having a thickness of about l to 4 ⁇ m are formed on the Si substrate 1a by using the UHV-CVD method. 5 are used in this order as the substrate 1. Soshi Thus, the insulator 4 is formed in the distorted Si channel layer 25, and the region of the distorted Si channel layer 25 surrounded by the insulator 4 constitutes the active region.
  • the substrate 1 since the distorted Si channel layer 25 is the uppermost layer, a gate recess 101 is formed in the distorted Si channel layer 25.
  • the thickness of the silicide layer 11 is T 1
  • the initial thickness of the distorted Si channel layer 25 is T 6
  • the gate recess 10 1 of the distorted Si channel layer 25 is When the thickness of the part located below
  • T 6 is preferably set in a range of about 10 to 60 nm.
  • FIG. 7 is a sectional view schematically showing a configuration of a semiconductor device according to the second embodiment of the present invention. 7, the same reference numerals as those in FIG. 1 indicate the same or corresponding parts.
  • the second side made of an insulating film is formed so as to contact and cover the inner peripheral surface of first side wall 9 and the inner peripheral surface of gate recess 101.
  • a sidewall 16 is formed, and a gate insulating film 13 is formed so as to contact and cover the inner peripheral surface of the second sidewall 16 and the bottom surface of the gate recess 101. That is, the gate insulating film 13 is formed so as to cover the inner peripheral surface of the first side wall 9 and the inner peripheral surface of the gate recess 101 via the second side wall 16.
  • a gate electrode 14 is formed so as to fill the inside of the container-shaped gate insulating film 13. The other points are the same as in the first embodiment.
  • the second side wall 16 is formed, the following two advantages are provided.
  • the first advantage is that Gatoso The point is that the fringe capacitance between the source and the gate drain is reduced. This enables high-speed operation.
  • the second advantage is that the gate length can be determined by the second side wall 16.
  • the gate cross-sectional structure is a mushroom structure, making it extremely ideal with a fine gate length, low gate resistance, and low fringe capacitance. Gate electrode 14 can be realized.
  • FIGS. 8A to 8D are cross-sectional views illustrating a method of manufacturing the semiconductor device of the present embodiment step by step. 8 (a) to 8 (d), the same reference numerals as those in FIGS. 3 (a) to 3 (j) denote the same or corresponding parts.
  • An important point in the manufacturing method according to the present embodiment is a method for forming the second side wall 16.
  • the steps up to the step of forming the gate recess before the step of forming the second side wall 16 are the same as those of the first manufacturing method in the first embodiment (FIGS. 3 (a) to 3 (h)). ))). Therefore, the description is omitted here, and the steps after the step of forming the second sidewall will be described.
  • a second side wall film made of SiO 2 or Si N film is deposited on the surface of the SOI substrate 1 on which the steps up to this point have been performed by the CVD method. Perform etch back on the entire surface by dry etching.
  • a rectangular cylindrical second side wall 16 is formed on the inner space of the first side wall 9 and the inner peripheral surface of the rectangular parallelepiped space formed by the gate recess 101. Since the thickness of the second side wall 16 can be controlled by the initial thickness of the second side wall film, it is possible to realize a gate length less than the processing limit by lithography. is there. Further, the formation of the second side wall 16 has an advantage that the gate fringe capacitance can be reduced and high-speed operation can be realized.
  • the second side wall 16 may have a stacked structure of SiO 2 and SiO 2 films. Constituting the second side wall 16 with the SiN film has the advantage that the gate length does not change during wet processing using hydrofluoric acid.
  • a gate insulating film 13 is deposited on the entire surface of the S0I substrate 1 on which the above steps have been performed. Subsequent process, because the process treatment temperature is 4 0 0 about low-temperature process at most, the gate one gate insulating film 1 3 H f ⁇ 2, Z r O 2, T a 2 O 5 or the like of the high A dielectric film can also be used.
  • the gate insulating film 1 is made of a polysilicon film serving as the gate electrode 14 or a metal film such as Al, Cu, W, Mo, Ti, Ta or the like. Form on 3 Thereby, the space formed by the second side wall 16 and the bottom surface of the gate recess 101 is filled with the gate film via the gate insulating film 13. Since this process is a low-temperature process, there is an advantage that a metal can be used as a material of the gate electrode 14. When a metal is used, it is more preferable to deposit a barrier metal such as a TiN layer and then deposit a metal film to be the gate electrode 14.
  • planarization is performed by CMP.
  • the semiconductor device of the present embodiment is completed through the same steps as in the first manufacturing method of the first embodiment.
  • the second manufacturing method may be used instead of the first manufacturing method of the embodiment.
  • a gate length less than the processing limit of lithography is realized, a gate fringe capacity is reduced, and a gate structure of a matsushroom structure is realized. Effects You.
  • an Si bulk substrate can be used instead of the SOI substrate. Further, it is possible to modify the present embodiment, which is similar to the first and second modifications of the first embodiment.
  • the layer described as the “SiGeC layer” is replaced by a SiGe layer not containing C or a SiGe layer not containing Ge. Any of the i C layers may be substituted.
  • the semiconductor device according to the present invention is useful as a MISFET having an elevated source / drain structure.
  • the method for manufacturing a semiconductor device according to the present invention is useful as a method for manufacturing a MISFET having an elevated source-drain structure.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本発明のＭＩＳＦＥＴからなる半導体装置は、表面に外周が閉じた開口を有する凹部(101)が形成された半導体層(3)と、少なくとも凹部(3)の内面を覆うように形成されたゲート絶縁膜(13)と、凹部(101)の内面との間にゲート絶縁膜(13)が介在するようにして凹部(101)を埋めるゲート電極(14)と、平面視においてゲート電極(14)の両側に位置しかつ半導体層(3)の表面から所定の深さに渡るように形成された一対のソース・ドレイン(102)とを備えている。

Description

明 細 書
半導体装置とその製造方法
〔技術分野〕
本発明は、 半導体装置に関し、 特に、 ソース ， ドレインがゲート絶縁 膜よりも高い位置に形成されたエレべィテッ ドソ一ス · ドレイン構造を 有する M I S トランジス夕に関する。
〔技術背景〕
これまで電界効果型トランジスタ （F E T) は、 微細化を進めること でその特性を向上させてきた。 サブ 1 0 O n m世代の M I S F E T (metal-insulator semiconductor FET) では、 ショートチヤネリレ劲果や パンチスルーを回避するためにソース · ドレイン高濃度拡散層を浅く形 成することが不可欠となってきた。 しかしソース · ドレイン高濃度拡散 層を浅く形成すると、 ソース · ドレイン高濃度拡散層のシリサイ ド層の 下方に位置する部分の厚みが薄くなるため、 寄生抵抗成分の増大、 及び ソース · ドレイン高濃度拡散層とボディ領域との p n接合におけるシリ サイ ド層に起因した接合リークの増加が発生する。 このような問題を回 避するため、 近年、 ソース · ドレインのコンタク トとの接続部分の近傍 部をシリコン基板の外側に位置させるエレべィテツ ドソース · ドレイン 構造が注目を集めている （例えば、 S a t o s h i Y am a k aw a 他 7名、 I E E E E l e c t r o n D e v i c e L e t t . , V 0 1 . 1 8 , N o . 7 , p 3 6 6 , 1 7 9 9. 参照） 。
図 9はこのような従来のエレべィテッ ドソース · ドレイン構造を有す る M I S F E Tの構成を模式的に示す断面図である。
図 9において、 この M I S F E Tでは、 基板 （ S O I基板） 1の表面 にェピタキシャル S i又はポリシリコンを選択成長して凸部 1 8を形成 し、 この凸部 1 8によってシリサイ ド層 1 1の上部、すなわち、 ソース - ドレインのコンタク ト 1 5との接続部分の近傍部（以下、 ソース ·ドレイ ンの上部という） を構成することにより、 ソース · ドレインの位置が引 き上げられている。 なお、 符号 2は、 S i 〇 2ボックス層、 符号 3は S iボディ層、 符号 4は絶縁体、 符号 9はサイ ドウオール、 符号 1 2は層 間絶縁膜、 符号 1 3はゲート絶縁膜、 符号 1 4はゲート電極をそれぞれ 示す。
特に、 S〇 I基板を用いた完全空乏デバイスでは、 ゲート微細化に伴 い完全空乏化を実現するための S iボディ層の厚さがますます薄膜化し ている。 サブ 1 0 0 nm世代では S i ボディ層の厚さは 3 0 nm程度ま で薄膜化する必要がある。 S O Iデバイスでは、 シリサイ ド層が S i O 2ボックス層まで到達するとシリサイ ド層とソース · ドレイン拡散層と の接触面積が急激に減少してしまうため、 抵抗が増大する。 このような S O Iデバイスの S iボディ層薄膜化においても、 エレべィテツ ドソー ス · ドレイン構造を採用することでシリサイ ド層に起因する問題を回避 することが可能である。
また、 近年 S i G e層上に成膜された歪み S i層をチャネル層に用い ることで、 電流駆動力を向上させる技術が注目を集めており、 実用化が 期待されている （例えば、 Z h i — Y u a n C h e n g他 7名、 I E E E E l e c t r o n D e v i c e L e t t . , V o l . 2 0 , N o . 7， p 3 1 9 , 1 8 0 1. 参照） 。 この技術では、 S i G e 層上の歪み S i層は臨界膜厚以上に厚く堆積できないため、 一般的には 1 0〜6 0 nm程度の薄膜が用いられる。しかしながら、 S i G e層は、 半導体素子のコンタク ト部分に広く用いられているコバルトシリサイ ド (C o S i 2) 化を阻害する働きがあることが知られており （例えば、 R . A. D o n a t o n他 6名、 A p p l . P h y s . L e t t . , V o 1. 7 0， N o . 1 0， 1 2 6 6 , 1 7 9 7. 参照） 、 歪み S i層の薄膜化はコンタク ト抵抗のバラツキを生じさせる原因となる。 こ のように、歪み S iデバイスの利用においても、エレべィテツ ドソース · ドレイン構造を採用することでシリサイ ド化の問題が回避できる。
しかしながら、 選択成長によるエレべィテツ ドソース · ドレイン構造 の形成には、 以下のような課題が挙げられる。 （図 9参照。 ）
図 9を用いて、 従来の選択成長によるエレべィテッ ドソース · ドレイ ン構造の課題について説明する。 図 9の左半部は、 理想とするエレべィ テッ ドソース · ドレイン構造を、 図 9の右半部は、 エレべィテツ ドソー ス · ドレイン構造の課題を示したものである。
<課題 1 > 不純物プロファイルの崩れ （符号 1 9で示す）
エレべィテツ ドソース · ドレイン構造では、 S iボディ層 3に不純物 イオンを注入してソース · ドレイン拡散層 1 0を形成した後、 ソース - ドレインの上部を構成する凸部 1 8を選択成長により形成するため、 こ の凸部 1 8の選択成長時の熱処理により、 ソース · ドレイン拡散層 1 0 の不純物プロフアイルが崩れてしまう。不純物プロフアイルが崩れると、 実効的なゲート長の揺らぎや、 ショートチャネル効果が発生するため、 しきい値電圧の変動が起きる。 これを抑制するためには選択成長の低温 化 （一般的に 7 0 0 °C以下） が必要とされる。 しかし、 S i の低温成長 は成長速度が遅いためスループッ トが低下するという問題がある。
<課題 2 > サイ ドウオール上のポリシリコン堆積（符号 2 0で示す） エレべィテツ ドソース · ドレイン構造では、 凸部 1 8をェピタキシャ ル i又はポリシリコンの選択成長により形成するが、 このポリシリコ ンの選択成長の際に、 ゲート電極 1 4の側面を覆うサイ ドウオール 9等 の上にポリシリコンが堆積する可能性がある。 このようにポリシリコン が堆積すると、 ゲ一ト—ソース間もしくはゲート—ドレイン間の電気的 ショートを引き起こす。 これを抑制するためにはェピタキシャル S i も しくはポリシリコンの選択成長時の高選択性の実現が必要とされる。 選 択性を向上させるために、 結晶成長中に塩化水素ガスを添加することが 有効であることが知られているが、 塩素系ガスの使用にはチャンバ一も しくは配管を腐食する危険性がある。
<課題 3 > ファセッ ト部での局所的な不純物プロファイルの崩れ (符号 2 1で示す） 選択成長では、 選択成長のためのマスクパターン開口部のエツジ部分 にファセッ ト （結晶面） が形成される。 このようなファセッ ト部は不純 物のイオン注入の際にチヤネリング効果等により局所的に不純物プロフ アイルが崩れやすい。 不純物プロフアイルの揺らぎは接触抵抗のバラッ キを引き起こす。 ファセッ ト形状は結晶成長の条件に加えて、 マスクパ ターンの開口率、 マスクの材料にも依存するため、 制御が困難である。 以上のように、 エレべィテッ ドソ一ス · ドレイン構造はデバイス特性 の向上に有効であることが分かっているものの、 このエレべィテツ ドソ ース · ドレイン構造を形成するための選択成長には課題が多く、 実用化 には至っていない。
〔発明の開示〕
本発明は、 ソース · ドレインの形成に選択成長を用いずにエレべィテ ッ ドソース · ドレイン構造を実現可能な半導体装置とその製造方法を提 供することを目的とする。
この目的を達成するために、 本発明に係る M I S F E Tからなる半導 体装置は、 表面に外周が閉じた開口を有する凹部が形成された半導体層 と、少なく とも前記凹部の内面を覆うように形成されたゲート絶縁膜と、 前記凹部の内面との間に前記ゲート絶縁膜が介在するようにして前記凹 部を埋めるゲ一ト電極と、 平面視において前記ゲ一ト電極の両側に位置 しかつ前記半導体層の表面から所定の深さに渡るように形成された一対 のソース ' ドレインとを備えている。 このよう構成とすると、 ソース ' ドレインの形成に選択成長を用いずにエレべィテッ ドソース · ドレイン 構造を実現することができる。
前記半導体装置は、 前記半導体層の表面に前記凹部の開口に沿って突 設された絶縁体からなる筒状の第 1のサイ ドウォールをさらに有し、 前 記ゲート絶縁膜が前記第 1のサイ ドウオールの内周面及び前記凹部の内 面を覆うように形成され、 前記ゲー卜電極が前記第 1のサイ ドウオール の内周面及び前記凹部の内面との間に前記ゲート絶縁膜が介在するよう にして前記第 1のサイ ドウオールの内部及び前記凹部を埋めており、 前 記一対のソース · ドレインが、 平面視において前記第 1のサイ ドウォー ルの両側に位置するように形成されていてもよい。
前記半導体層がシリコンで構成されていてもよい。
前記半導体装置は、 前記半導体層を有する基板を備えていてもよい。 前記基板が S〇 I基板であり、 S i ボディ層が前記半導体層を構成し ていてもよい。
前記 S iボディ層に前記凹部が形成され、 前記ソース · ドレインの表 面を含む部分にシリサイ ド層が形成され、 かつ前記シリサイ ド層の厚み が T 1であり、 前記 S iボディ層の前記凹部が形成されていない部分の 厚みが T 2であり、 前記 S iボディ層の前記凹部が形成された部分の厚 みが T 3であるとき、
T 1 < T 2
Τ 3く Τ 2
が満たされていることが好ましい。
前記基板が、 キャリアが走行する S i G e Cチャネル層と、 S i G e Cチャネル層上に形成された S iキャップ層とを有し、 前記 S iキヤッ プ層が前記半導体層を構成していてもよい。
前記 S iキヤップ層に前記凹部が形成され、 前記ソース · ドレインの 表面を含む部分にシリサイ ド層が形成され、 かつ前記シリサイ ド層の厚 みが T 1であり、 前記 S iキヤップ層の前記凹部が形成されていない部 分の厚みが T 4であり、 前記 S iキャップ層の前記凹部が形成された部 分の厚みが T 5であるとき、
T 1く T 4
T 5 < T 4
が満たされていることが好ましい。
前記基板が、 格子緩和された S i G e C層と、 前記格子緩和された S i G e C層上に形成された歪んだ S iチャネル層とを有し、 前記歪んだ S iチャネル層が前記半導体層を構成していてもよい。
前記歪んだ S iチャネル層に前記凹部が形成され、 前記ソース · ドレ ィンの表面を含む部分にシリサイ ド層が形成され、 かつ前記シリサイ ド 層の厚みが T 1であり、 前記歪んだ S iチャネル層の前記凹部が形成さ れていない部分の厚みが T 6であり、 前記歪んだ S iチャネル層の前記 凹部が形成された部分の厚みが T 7であるとき、
T 1 <T 6
Τ 7 <Τ 6
が満たされていることが好ましい。
前記ゲート絶縁膜が、 前記ゲート絶縁膜が前記第 1のサイ ドウォール の内周面及び前記凹部の内面に接触してこれらを覆うように形成されて いてもよい。
前記凹部が内周面と底面とを有し、 前記第 1のサイ ドウォールの内周 面及び前記凹部の内周面を覆うように絶縁体からなる第 2のサイ ドゥォ ールが形成され、 前記ゲート絶縁膜が、 前記凹部の底面を覆いかつ前記 凹部の内周面との間に前記第 2のサイ ドウオールが介在するようにして 前記凹部の内周面を覆うように形成されていてもよい。
前記ソース · ドレインはシリサイ ド層を有し、 前記シリサイ ド層は、 T i S i 2、 V S i 2、 C r S i 2、 Z r S i 2、 N b S i 2、 M o S i 2、 H f S i 2、 T a S i 2、 WS i 2、 N i S i 2、 N i S i、 C o S i 2、 C o S i、 P t 2 S i、 P t S i、 P d 2 S i、 P d S i のいずれか、 もしくは複数を含んでいてもよい。
前記第 1のサイ ドウォールはシリコン窒化膜を含んでいてもよい。 前記ゲート電極は、 A l , C u , W, M o , T i , T a , WS i , M o S i 2， T i S i 2， T i N， T a Nのいずれか 1つの材料で構成され、 もしくはこれらの複数の材料からなる層が積層されて構成されていても よい。
前記ゲート絶縁膜は、 S i 0 2， Z r〇 2, Z r— S i —〇， Z r— S i —O— N, H f O 2, H f - S i 一〇， H f - S i 一 O— N， S i N, T i O 2, L a 2 O a, S i O N, A 1 20 3, S r T i O 3, B a S r T i O 3, N d 2 O 3, T a 2〇 5のいずれか 1つの材料で構成され、 もし くはこれらの複数の材料からなる層が積層されて構成されていてもよい。 また、 本発明に係る M I S F ETからなる半導体装置の製造方法は、 半導体基板上にダミーゲート電極を形成する工程 （ a) と、 前記ダミー ゲート電極をマスクとして前記半導体基板にェクステンション拡散層を 形成するために不純物をイオン注入する工程 （b) と、 前記ダミーゲー ト電極の側面を囲むように筒状の絶縁体からなる第 1のサイ ドウオール を形成する工程 （ C ) と、 前記ダミーゲート電極と前記第 1のサイ ドウ オールをマスクとして不純物をイオン注入し、 それにより前記半導体基 板に自己整合的にソース · ドレインを形成する工程 （d) と、 前記工程 (d) の後、 前記半導体基板の表面を覆うように層間絶縁膜を形成する 工程 （ e ) と、 前記層間絶縁膜をマスクとして、 前記ダミーゲート電極 をドライエッチングにより選択的に除去する工程 （ f ) と、 前記ダミー ゲート電極が除去された領域の下方に位置する前記半導体基板にゲート 凹部を形成する工程 （g) と、 前記第 1のサイ ドウォールの内周面及び 前記ゲー ト凹部の内面を覆って凹状にゲート絶縁膜を形成する工程 ( ) と、 前記凹状のゲート絶縁膜の内部を埋めるようにゲート電極を 自己整合的に形成する工程 （ i ) とを含む。 このような構成とすると、 ソース · ドレインの形成に選択成長を用いずにエレべィテツ ドソース - ドレイン構造を実現することができる。
前記工程 （g) は、 前記層間絶縁膜をマスクとして、 前記ダミーゲー ト電極が除去された領域の下方に位置する前記半導体基板をドライエツ チングにより選択的にエッチングして、 前記半導体基板にゲート凹部を 形成する工程であってもよい。
前記工程 （g) は、 前記ダミーゲート電極が除去された領域の下方を、 前記層間絶縁膜をマスクとして選択的に酸化する工程 （m) と、 前記選 択的に酸化された酸化膜を除去して、 前記半導体基板にゲート凹部を形 成する工程する工程 （n ) とを含んでいてもよい。
前記工程 （h ) は、 前記第 1のサイ ドウォールの内周面及び前記ゲー ト凹部の内周面を覆うように絶縁体からなる第 2のサイ ドウオールを形 成する工程 （k ) と、 前記第 2のサイ ドウォールの内周面及び前記ゲー ト凹部の底面を覆って凹状にゲート絶縁膜を形成する工程 （ 1 ) とを含 んでいてもよい。
本発明の上記目的、 他の目的、 特徴、 及び利点は、 添付図面参照の下、 以下の好適な実施態様の詳細な説明から明らかにされる。
〔図面の簡単な説明〕
図 1は本発明の第 1の実施の形態に係る半導体装置の平面視における 構造を模式的に示す平面図である。
図 2は本発明の第 1の実施の形態に係る半導体装置の断面視における 構造を模式的に示す図 1の II一 II線断面図である。
図 3 ( a ) 乃至図 3 ( i ) は本発明の第 1の実施の形態の半導体装置 の第 1の製造方法を工程別に示す断面図である。
図 4 ( a ) 乃至図 4 ( d ) は本発明の第 1の実施の形態の半導体装置 の第 2の製造方法を工程別に示す断面図である。
図 5は本発明の第 1の形態の第 1の変形例に係る半導体装置の構成を 模式的に示す断面図である。
図 6は本発明の第 1の形態の第 2の変形例に係る半導体装置の構成を 模式的に示す断面図である。
図 7は本発明の第 2の実施の形態に係る半導体装置の構成を模式的に 示す断面図である。
図 8 ( a ) 乃至図 8 ( d ) は本発明の第 2の実施の形態の半導体装置 の製造方法を工程別に示す断面図である。
図 9は従来のエレべィテツ ドソース · ドレイン構造を有する M I S F E Tの構成を模式的に示す断面図である。 〔発明を実施するための最良の形態〕
以下、 本発明の実施の形態について、 図面を参照しながら説明する。 (第 1の実施の形態）
図 1は本発明の第 1の実施の形態に係る半導体装置の平面視における 構造を模式的に示す平面図、 図 2は本発明の第 1の実施の形態に係る半 導体装置の断面視における構造を模式的に示す図 1の II一 II線断面図で ある。
ここでは、 半導体装置は n— M I S F E Tである。 また、 基板 1 とし て S O I基板が用いられている。
図 1及び図 2において、 半導体装置は基板 1を有している。 基板 1は ここでは S O I基板で構成されている。 S O I基板 1は、 S i基板 l a 上に、 S i 〇 2ボックス層 2及び S iボディ層 3が順に形成されて構成 されている。 本明細書では、 この未加工の S〇 I基板 1における S iポ ディ層を 「S iボディ層」 と呼びかつ符合 3で示す。 そして、 この S i ボディ層 3には加工によりその中に半導体デバイスの構成要素が形成さ れるが、 その半導体デバイスの各構成要素はその専用の符号で示す。 特 に、 S iボディ層 3の中央部に残るように形成される 「S iボディ領域」 は、 「S iボディ層」 と紛らわしいのでこれらを明確に区別するために、 この 「 S iボディ領域」 をこのように呼びかつ符合 3 aで示す。 S iポ ディ層 3には素子分離用の絶縁体 4が表面から所定の深さ （ここではポ ディ層 3の全厚み） に渡って形成され、 この絶縁体 4で囲まれた領域が 活性領域を構成している。 S iボディ層 3の活性領域の表面中央部には、 矩形の凹部 （正確には外周が矩形に閉じた開口を有する直方体形状の凹 部、 以下、 ゲート凹部という） 1 0 1が形成されている。 ゲート凹部 1 0 1の縁部には、 矩形の筒状の第 1のサイ ドウォール 9が上方に突出す るように形成されている。 第 1のサイ ドウォール 9は絶縁膜で構成され ている。 第 1のサイ ドウオール 9の内周面はゲート凹部 1 0 1の内周面 と実質的に同一面内に位置する （段差がない） ように形成されている。 このゲ一ト凹部 1 0 1及び第 1のサイ ドウオール 9の双方の内面 （周面 及び底面） に接触するようにしてこれらを覆うように、 ゲート絶縁膜 1 3が形成されている。 つまり、 ゲート絶縁膜 1 3は下端が閉鎖され上端 が開放された矩形の筒形状を有する容器状 （凹状） に形成されている。 そして、 この容器状のゲート絶縁膜 1 3の内部空間を埋めるようにゲ一 卜電極 1 4が形成されている。
ゲート電極 1 4は平面視において矩形形状を有し、 ここでは、 その短 辺方向がゲート長方向に設定されている。 すなわち、 平面視においてゲ 一ト電極 1 4の短辺方向における両側に第 1のサイ ドウオール 9に接す るように、 一対のソース ' ドレイン 1 0 2， 1 0 2が S iボディ層 3に 形成されている。一対のソース · ドレイン 1 0 2， 1 0 2は、 ここでは、 S iボディ層 3の全厚みに渡って形成されている。 各ソース · ドレイン 1 0 2は、 T 1の厚みに形成されたシリサイ ド層 1 1 とシリサイ ド層 1 1の直下に形成されたソース · ドレイン拡散層 1 0とで構成されている。 シリサイ ド層 1 1は、 正確には S iボディ層 3の表面から数 n m突出し ている。 しかし、 S O I基板 1の厚み 7 0 0 mと対比するとその突出 量は極わずかな比率に過ぎないので、 シリサイ ド層 1 1は、 実質的に S O I基板 1及び S i ボディ層 3の表面の直下に形成されていると言える。 ソース · ドレイン拡散層 1 0は高濃度の n型領域で構成されている。 一対のソース · ドレイン 1 0 2 , 1 0 2とゲ一ト凹部 1 0 1 との間（平 面視における第 1のサイ ドウオール 9の一対のソース · ドレイン 1 0 2 , 1 0 2に接する部分の下方） には一対のエクステンション拡散層 8 , 8 が形成されている。 各エクステンション拡散層 8は、 S iボディ層 3の 表面からゲート凹部 1 0 1の底より下方の位置に渡って形成されている。 各エクステンション拡散層 8は低濃度の n型領域で構成されている。 ま た、 S iボディ層 3の一対のエクステンション拡散層 8 , 8及びゲート 凹部 1 0 1の下方に位置する部分には S iボディ領域 3 aが形成されて いる。 S iボディ領域 3 aはここでは中濃度の！）型領域で構成されてい る。
そして、 このようにゲート電極 1 4、 ゲート絶縁膜 1 3、 第 1のサイ ドウオール 9、 及び一対のソース · ドレイン 1 0 2 , 1 0 2が形成され 基板 1の表面を覆うように層間絶縁膜 1 2が形成されている。
一対のソース ' ドレイン 1 0 2， 1 0 2には層間絶縁膜 1 2を貫通す るコンタク ト 1 5が接続されている。 コンタク ト 1 5の上端には図示さ れない配線が接続されている。 また、 ゲート電極 1 4に層間絶縁膜 1 2 を貫通する図示されないコン夕ク トが接続され、 このコンタク ト 1 5の 上端には図示されない配線が接続されている。 なお、 一対のソース · ド レイン 1 0 2 , 1 0 2は、 この半導体装置の使用時に一方がソースとな り、 他方がドレインとなる。
ところで、 シリサイ ド層 1 1が S i 0 2ボックス層 2にまで到達する と、 シリサイ ド層 1 1 と半導体領域 （ェクステンション拡散層 8、 S i ボディ領域 3 a等） との接触面積が急激に減少するため、 シリサイ ド層 1 1 と半導体領域との間の接触抵抗が急激に増加してしまう。 そこで、 これを回避するために、 本実施の形態では、 ソース · ドレイン 1 0 2、 シリサイ ド層 1 1、 及びゲ一ト凹部 1 0 1の各下端位置が以下の条件を 満たすように設定されることが望ましい。
すなわち、シリサイ ド層 1 1の厚みは上述のように T 1である。また、 ソース ' ドレイン 1 0 2の厚み （S iボディ層 3の表面からソース · ド レイン 1 0 2の下端までの距離） を T 2とし、 S iボディ領域 3 aのゲ 一ト凹部 1 0 1の下方に位置する部分の厚み （ゲート凹部 1 0 1の下端 からソース · ドレイン 1 0 2の下端までの距離） を T 3とする。
この場合において、
T 3 < T 2
T 1 < T 2
を満たすように、 T l、 Τ 2、 及び Τ 3が設定されていることが望まし い。 ここで、 完全空乏型 S O Iデバイスを製作する場合には、 ゲート長を L gとした場合、
T 3 < L g / 3
とすることが望ましい。 なお、 図 2は所要の部分を誇張して描いてい るので、 図 2では T 3と L gとは見かけ上このような関係にはなってい ない。 また、 シリサイ ド層 1 1を T i シリサイ ドで構成する場合にはそ の厚み T 1は 2 0〜6 0 nm程度に設定することが望ましく、 シリサイ ド層 1 1を C oシリサイ ドで構成する場合にはその厚み T 1は 1 0〜 4 0 nm程度に設定することが望ましい。 この場合、 上記の式を満たすよ うに、 T 2及び T 3の値を決定することが必要である。
次に、 以上のように構成された半導体装置の製造方法を第 1の製造方 法と第 2の製造方法とに分けて説明する。
{第 1の製造方法 }
まず、 第 1の製造方法を説明する。
図 3 ( a) 乃至図 3 ( i ) は本実施の形態の半導体装置の第 1の製造 方法を工程別に示す断面図である。
[ダミーゲート形成工程 （図 3 ( a) ) ]
図 3 ( a) において、 まず、 S O I基板 1を用意する。 S O I基板 1 は S i基板 1 aと、 S i基板 1 a上に形成された厚み約 1 0 0 nmの S i 〇 2ボックス層 2と、 S i O 2ボックス層 2の上に形成された厚み T 2の S iボディ層 3 とで構成されている。 次に、 この S〇 I基板 1の S iボディ層 3に絶縁体 4としての素子分離を形成する。 この素子分離と して、 シャロートレンチ分離 (S T I ) もしくはディープトレンチ分離 (DT I ) が用いられる。 次に、 この絶縁体 4で囲まれた活性領域にし きい値調整のためのホウ素をイオン注入する。 イオン注入は 2回行い、 注入条件は、 6 0 k e V， 1 3 X 1 0 is c πι·3及び 1 0 k e V， 2 x1 0 i2 c m-3である。 これにより、 活性領域が p型の導電性領域となる。 次 に、 S〇 I基板 1の全表面に厚さ 1 0 nm程度の S i 〇 2からなるダミ 一絶縁膜 5を形成する。 このダミー絶縁膜 5はダミーゲ一トのドライエ ツチング時に、 エッチングストッパー層として利用される。 ダミー絶縁 膜 5の形成には、 CVD法もしくは熱酸化が用いられる。 次に、 ダミー 絶縁膜 5上に、 厚さ 2 0 O nm程度のポリシリコンからなるダミーゲ一 ト膜 6 ' を形成する。 ダミーゲート膜 6 ' はメタルゲートを自己整合的 に形成するためのダミーとして用いられる。 次に、 ダミーゲート膜 6 ' 上に、 S i O 2もしくは S i N膜からなるダミ一ゲート保護膜 7を 1 8 nm程度の厚みに形成する。 ダミーゲート保護膜 7は、 図 3 ( e ) のェ 程におけるシリサイ ド層形成時にポリシリコンダミーゲ一トがシリサイ ド化しないように保護するためのものである。
次に、 リソグラフィ一によって形成したレジストマスクを用いて、 ド ライエッチングにてダミーゲート 6の形成を行う。 ここでは、 ダミーゲ ―ト保護膜 7をハードマスクとして用いることも可能である。 これによ り、 ダミー絶縁膜 5、 ダミーゲート 6、 及びダミーゲート保護膜 7から なる直方体 1 0 3が形成される。
[ェクステンション形成工程 (図 3 (b) ) ]
次に、 図 3 ( b ) において、 S i ボディ層 3の平面視におけるダミ一 ゲート 6の両側に位置する所定の領域に砒素をイオン注入して、 n型の ェクステンション拡散層 8を形成する。 注入条件は 8 k e V, 5 x 1 0 12 c m-3である。
[第 1のサイ ドウォール形成工程 （図 3 ( c ) ) ]
次に、 図 3 ( c ) において、 S i 0 2もしくは S i N膜からなる第 1 のサイ ドウオール 9を形成する。 第 1のサイ ドウォ一ル 9の形成には C V D法とドライエッチングによる全面エッチバックとが用いられる。 第 1のサイ ドウオール 9は直方体 1 0 3の側壁を囲むように形成され、 そ の結果、 矩形の筒状に形成される。 第 1のサイ ドウォール 9は S i 〇 2 と S i N膜のスタック構造としてもよい。 S i N膜で第 1のサイ ドウォ ールを構成すると、 フッ酸を用いたウエッ ト処理時に、 ゲート長が変化 しないという利点がある。
[ソース · ドレイン注入工程 （図 3 (d) ) ]
次に、 図 3 ( d ) において、 S i ボディ層 3の平面視における第 1の サイ ドウオール 9の両側に位置する所定の領域に砒素をイオン注入して、 ソース · ドレイン拡散層 1 0を形成する。 注入条件は 4 0 k e V， 4x '1 0 13 c m-3である。 次に活性化ァニールを行う。 ァニールには RTA を用い、 処理温度は 8 5 0〜 1 1 0 0 °C程度、 処理時間は 1〜 6 0 s e c程度である。
[シリサイ ド形成工程 （図 3 ( e ) ] ]
次に、 図 3 ( e ) において、 ソース ， ドレイン拡散層 1 0の所定の領 域にシリサイ ド層 1 1を形成する。 シリサイ ド層 1 1は、 T i S i 2、 V S i 2、 C r S i 2、 Z r S i 2、 N b S i 2、 M o S i 2、 H f S i 2、 T a S i 2、 WS i 2、 N i S i 2、 N i S i、 C o S i 2、 C o S i、 P t 2 S i、 P t S i、 P d 2 S i 、 P d S i のいずれか、 もしくは複 数で構成される。
ここでシリサイ ド層 1 1の厚さ T 1について、
T 1 < T 2
を満足させることで、 シリサイ ド層 1 1 と半導体に接する面積 （すなわ ち、 シリサイ ド層 1 1がソース · ドレイン拡散層 1 0とェクステンショ ン拡散層 8とに接する面積） を広くすることができ、 接触抵抗の増加を 抑える効果が得られる。
[層間絶縁膜形成工程 （図 3 ( f ) ) ]
次に、 図 3 ( f ) において、 以上の工程が遂行された S〇 I基板 1の 全表面に層間絶縁膜 1 2を堆積する。 層間絶縁膜 1 2は、 S i O 2膜や TEO S膜、 S i N膜などで構成され、 C V D法を用いて堆積される。 次に、 ケミカル · メカニカル · ポリツシング （CMP) 技術を用いて表 面平坦化を行う。 この際、 ダミーゲート保護膜 7を取り除くまで研磨を 行う。 [ダミーゲート除去工程 （図 3 ( g ) ) ]
次に、 図 3 ( g ) において、 露出したダミーゲート 6をドライエッチ ング処理にて除去する。 ドライエッチングのガスには、 塩素、 臭素、 も しくはこれらの混合ガスを用いることが望ましい。 これらのガスを用い れば、 層間絶縁膜 1 2をマスクとしてダミーゲート 6のみを選択的に除 去できる。 また、 第 1のサイ ドウォール 9もエッチングされない。
[ゲート凹部形成工程 （図 3 ( h ) ) ]
次に、 図 3 ( h ) において、 ドライエッチングにてダミー絶縁膜 5の 除去を行う。 これにより、 矩形の筒状の第 1のサイ ドウォール 9の内部 に直方体状の空間が形成される。 ドライエッチングのガスには、 C F 4、 C H F 3、 もしくはこれらの混合ガスを用いることが望ましい。 ァルゴ ンガスや水素ガスを添加しても良い。
次に、 第 1のサイ ドウォール 9の内部空間の下方に位置する S iポデ ィ層 3をドライエッチングすることにより、 S iボディ層 3に直方体状 のゲート凹部 1 0 1を形成する。 ドライエッチングのガスには、 塩素、 臭素、 もしくはこれらの混合ガスを用いることが望ましい。 これらのガ スを用いれば、 層間絶縁膜 1 2をマスクとして S iボディ層 3のみを選 択的にエッチングすることができる。 また、 第 1のサイ ドウォール 9も エッチングされないという利点がある。
ここで S iボディ層 3の、 ゲート凹部 1 0 1の下方に位置する部分の 厚さを既述のように T 3とすると、
T 3 く T 2
を満足させるようにすることが望ましい。 このように、 S iボディ層 3 の、 第 1のサイ ドウォール 9の内部空間の下方に位置する部分のみを選 択的にドライエッチングすることにより、 選択成長法を用いることなく 自己整合的にエレべィテツ ドソース · ドレインの実現が可能となる。 また、 図 3 ( g ) 及び図 3 ( h ) の両工程は、 1つのドライエツチン グ工程で遂行することも可能である。 [ゲート絶縁膜形成工程 （図 3 ( i ) ) ]
次に、 図 3 ( i ) において、 以上の工程が遂行された S 0 I基板 1の 全表面の上にゲ一ト絶縁膜 1 3を堆積する。 これにより、 第 1のサイ ド ウォール 9の内周面とゲート凹部 1 0 1の内周面及び底面とが、 これら に接触するようにしてゲ一ト絶縁膜 1 3により覆われる。 以降のプロセ スは、 工程処理温度が最大でも 4 0 0 °C程度の低温プロセスを用いるこ とが可能となるため、 ゲ一ト絶縁膜 1 3には H f 0 2、 Z r 0 2、 T a 2 O 5等の高誘電体膜を用いることもできる。 具体的には、 ゲート絶縁膜 1 3は、 S i 02, Z r O 2, Z r - S i - O, Z r— S i —〇— N, H f 〇 2, H f — S i — O, H f — S i — O— N， S i N, T i 〇 2， L a 2〇 3， S i ON， A 1 2 O 3, S r T i O 3, B a S r T i 〇 3, N d 2 O 3, T a 2 O 5のいずれか 1つの材料で構成し、 もしくはこれらの複数 の材料からなる層を積層して構成することができる。
[ゲート電極形成工程 （図 3 ( j ) ) ]
次に、 図 3 ( j ) において、 ゲート電極 1 4となるポリシリコン、 も しくは A 1等の金属からなるゲート膜をゲート絶縁膜 1 3上に形成する。 これにより、 第 1のサイ ドウォール 9の内部空間及びゲ一ト凹部 1 0 1 が、 ゲート絶縁膜 1 3を介してゲート膜により埋められる。 本プロセス は低温プロセスであるため、 ゲート電極 1 4の材料として金属を用いる ことができるという利点がある。 金属を用いる場合には T i N層などの バリァメタルを堆積させてから、 ゲート電極 1 4となる金属膜を堆積さ せるとさらにょい。 具体的には、 ゲート電極 1 4を金属で構成する場合 には、 A l , C u , W, M o, T i， T a， W S i , M o S i 2， T i S i 2, T i N, T a Nのいずれか 1つの材料で構成し、 もしくはこれ らの複数の材料からなる層を積層して構成することができる。
次に、 CM Pによって平坦化を行う。 これにより、 第 1のサイ ドゥォ ール 9の内部空間及びゲ一ト凹部 1 0 1にゲ一ト絶縁膜 1 3を介して埋 め込まれたゲート電極 1 4が形成される。 また、 エクステンション拡散 層 8及びゲート凹部 1 0 1の下方に位置するように p型の導電性領域か らなる S iボディ領域 3 aが形成される。
その後、 図 2に示すように層間絶縁膜 1 2を貫通してシリサイ ド層 1 1に接続するようにコンタク ト 1 5形成するとともに層間絶縁膜 1 2を 貫通してゲート電極 1 4に接続するようにコンタク ト （図 2に示さず） を形成し、 これらのコンタク トの上端に接続するように配線 （図 2に示 さず） を形成する。 このようにして、 半導体装置が完成する。
本プロセスは、 ゲ一ト電極 1 4が中に埋め込むように形成されるゲ一 ト凹部を、 S iボディ層 3に自己整合的に形成することができるため、 選択成長法を用いずにエレべィテッ ドソース · ドレイン構造と同様の構 造を簡略化されたプロセスで実現することが可能である。 その結果、 選 択成長を用いないため、選択成長の課題のすべてを解決できる。さらに、 本プロセスはソース · ドレイン拡散層 1 0の活性化ァニール以降 （図 3 ( d ) の工程以降） は、 処理温度が最大で 4 0 0 °C程度の低温プロセス を用いることが可能であり、 従来の製造方法における不純物プロフアイ ルが乱れるという問題が回避できるという利点も有する。 さらに低温プ ロセスであるため高誘電体ゲート電極やメタルゲート電極の採用が可能 である。
また、 本実施の形態では、 S iボディ層 3のゲート凹部 1 0 1にゲー ト電極 1 4が形成され、 S iボディ層 3の表面に第 1のサイ ドウォール
9が形成されているので、 ゲ一ト電極 1 4の下の半導体層の厚み（T 3 ) に較べて第 1のサイ ドウォール 9の下の半導体層の厚み （T 2 ) が厚く なる。 このため、 ゲート電極 1 4の下の半導体層の厚みとサイ ドウォー ルの下の半導体層の厚みとが等しい従来例に比べてェクステンシヨン部 分の抵抗を低減することができる。
{第 2の製造方法）
次に、 第 2の製造方法を説明する。
図 4 ( a ) 乃至図 4 ( d ) は本実施の形態の半導体装置の第 2の製造 方法を工程別に示す断面図である。
第 2の製造方法は、 ゲート凹部 1 0 1の形成方法が第 1の製造方法と は異なっており、 その他の点は第 1の製造方法と同様である。 従って、 ダミーゲート形成工程 （図 3 ( a ) ) からダミーゲート除去工程 （図 3 ( g ) ) までの工程は、 第 1の製造方法と共通の工程であるため、 ここ ではその説明を省略し、 ゲート凹部形成工程以降の工程を説明する。
[ゲート下部薄膜化工程 1 (図 4 ( a ) ) ]
図 4 ( a ) において、 ダミーゲート絶縁膜 5をドライエッチングもし くはフッ酸を用いたウエッ トエッチングで剥離し、 その後、 第 1のサイ ドウオール 9の内部空間に露出した S iボディ層 3の熱酸化を行う。 こ のとき、 S 0 I基板 1の表面に露出している S i部はこの第 1のサイ ド ウォール 9の内部空間に露出した S iボディ層 3のみであるため、 この 領域だけを選択的に酸化することができる。 これにより、 S iボディ層 3の上部に選択酸化領域 1 7が形成される。 このとき、 S iボディ層 3 の選択酸化領域 1 7の下方に位置する部分の厚みが第 1の製造方法にお ける T 3となるように選択酸化を制御する。
[ゲート下部薄膜化工程 2 (図 4 ( b ) ) ]
次に、 図 4 ( b ) において、 選択酸化領域 1 7を、 フッ酸を用いたゥ エツ トエッチングにより除去する。 これにより、 S iボディ層 3にゲー ト凹部 1 0 1が形成される。 また、 選択酸化領域 1 7を除去した後の S iボディ層 3の膜厚は上述の通り T 3となる。 このように、 熱酸化とゥ エツ トエッチングを用いることで、 第 1のサイ ドウオール 9の内部空間 の下方に位置する S i ボディ層 3のみを選択的にエッチングすることが 可能である。 第 1の製造方法ではドライエッチングによりゲート凹部 1 0 1を形成するのに対し、 第 2の製造方法では選択酸化によりゲート凹 部 1 0 1を形成することが特徴である。 選択酸化プロセスは、 エツチン グダメ一ジを回避できかつ膜厚方向の制御性が高いという利点を有する。 このように第 2の製造方法によれば、 このような利点を享受しかつ選択 成長を用いることなく自己整合的にエレべィテツ ドソース · ドレイン構 造を実現することが可能となる。
ゲート絶縁膜形成工程 （図 4 ( c ) ) 及びゲート電極形成工程 （図 4 (d) ) は第 1の製造方法と同様であるので、 その説明を省略する。 なお、 ゲート凹部形成工程 1 (図 4 ( a) ) の選択酸化以降の工程は、 第 1の製造方法と同様に、 処理温度が最大でも 4 0 0 °C程度の低温プロ セスであるため、 高誘電体ゲ一ト電極やメタルゲート電極の採用が可能 である。
なお、 上記の構成では半導体装置を n -M I S F E Tで構成したが、 これを p— M I S F E Tで構成することも可能である。 この場合には、 不純物種を変えればよい。 具体的には、 ホウ素のイオン注入工程では、 ホウ素に代えて、砒素もしくは燐などの n型ドーパントを用いればよい。 逆に、砒素もしくは燐のイオン注入工程では、砒素もしくは燐に代えて、 ホウ素などの P型ドーパントを用いればよい。
また、 上記の構成では、 基板 1 として S O I基板を用いたが、 通常の S iバルク基板を用いてもよく、 S O I基板の場合と同様に上記製造方 法を適用できることは言うまでもない。
さらに、 本実施の形態の半導体装置を、 S i G e C層をチャネルとす るへテロ M I S F E T、 及び格子緩和した S .i G e C層上の歪んだ S i 層をチャネルとする歪 S i M I S F E Tで構成し、 かつその製造に上記 製造方法を適用できることは明らかである。
次に、 このように半導体装置をへテロ M I S F E T又は歪 S i M I S F E Tで構成した例を、 本実施の形態の第 1及び第 2の変形例として具 体的に説明する。
{第 1の変形例）
図 5は本実施の形態の第 1の変形例に係る半導体装置の構成を模式的 に示す断面図である。
図 5に示すように、 本変形例では、 半導体装置はへテロ M I S F E T で構成されている。
本変形例のへテロ M I S F ETでは、 S i基板 1 a上に UHV— C V D (U l t r a H i g h V a c u um C h e m i c a l V a p o r D e p o s i t i o n) 法を用いて厚さ 5〜 2 0 n m程度の S i G e Cチャネル層 2 2と S iキャップ層 2 3とを順に形成したものが基 板 1 として用いられる。 そして、 S i基板 1 aに達するように絶縁体 4 が形成され、 この絶縁体 4で囲まれた S i基板 1 a、 S i G e Cチヤネ ル層 2 2、 及び S iキャップ層 2 3が活性領域を構成している。 基板 1 では、 S iキャップ層 2 3が最上層であるので、 S i キャップ層 2 3に ゲー卜凹部 1 0 1が形成される。 図 5に示すように、 シリサイ ド層 1 1 の厚みを T l、 S iキャップ層 2 3の初期の厚みを Τ 4、 S iキャップ 層 2 3のゲート凹部 1 0 1の下方に位置する部分の厚みを T 5 としたと さ、
T 1 < T 4
T 5 < T 4
を満たすように各厚みを設定すれば、 S i G e Cチャネル層 2 2がシリ サイ ド化されないため、 コンタク ト抵抗のバラツキを抑制することがで きる。 また、 S iキャップ層 2 3とゲ一ト絶縁膜 1 5 との界面に発生す る寄生チャネルを抑制するためには、 T 5は 1〜 1 0 nm程度の薄い範 囲に設定することが好ましい。
{第 2の変形例 }
図 6は本実施の形態の第 2の変形例に係る半導体装置の構成を模式的 に示す断面図である。
図 6に示すように、 本変形例では、 半導体装置は歪 S i M I S F E T で構成されている。
本変形例の歪 S i M I S F E Tでは、 S i基板 1 a上に UHV— CV D法を用いて厚さ l〜4 ^m程度の緩和 S 〖 06 〇層 2 4と歪んだ5 i チャネル層 2 5とを順に形成したものが基板 1 として用いられる。 そし て、 歪んだ S iチャネル層 2 5に絶縁体 4が形成され、 歪んだ S iチヤ ネル層 2 5の絶縁体 4で囲まれた領域が活性領域を構成している。 基板 1では、 歪んだ S iチャネル層 2 5が最上層であるので、 この歪んだ S iチャネル層 2 5にゲート凹部 1 0 1が形成される。図 6に示すように、 シリサイ ド層 1 1の膜厚を T 1、 歪んだ S iチャネル層 2 5の初期の厚 みを T 6、 歪んだ S iチャネル層 2 5のゲート凹部 1 0 1の下方に位置 する部分の厚みを T 7としたとき、
T 1 く T 6
T 7 < T 6
を満たすように各厚みを設定すれば、 緩和 S i G e C層 2 4がシリサイ ド化されないため、コンタク ト抵抗のパラツキを抑制することができる。 歪んだ S i層 2 5が格子緩和を起こさないようにするためには、 T 6は 1 0〜 6 0 n m程度の範囲に設定することが好ましい。
(第 2の実施の形態）
図 7は本発明の第 2の実施の形態に係る半導体装置の構成を模式的に 示す断面図である。 図 7において図 1 と同一符号は同一又は相当する部 分を示す。
図 7に示すように、 本実施の形態では、 第 1のサイ ドウォール 9の内 周面及びゲート凹部 1 0 1の内周面に接触してこれらを覆うように絶縁 膜からなる第 2のサイ ドウォール 1 6が形成され、 この第 2のサイ ドウ オール 1 6の内周面とゲート凹部 1 0 1の底面に接触してこれらを覆う ようにゲ一ト絶縁膜 1 3が形成されている。 つまり、 ゲ一ト絶縁膜 1 3 は、 第 2のサイ ドウォール 1 6を介して、 第 1のサイ ドウォール 9の内 周面及びゲ一ト凹部 1 0 1の内周面を覆うように形成されている。 そし て、 容器状のゲ一ト絶縁膜 1 3の内部を埋めるようにゲ一ト電極 1 4が 形成されている。 その他の点は第 1の実施の形態と同様である。
このように、 本実施の形態では、 第 2のサイ ドウオール 1 6が形成さ れているので、 以下の 2つの利点を有する。 第 1の利点は、 ゲートーソ ース間及びゲ一トードレイン間のフリンジ容量が下げられる点である。 これにより高速動作が可能となる。 第 2の利点は、 第 2のサイ ドウォー ル 1 6によって、ゲート長を決定することができる点である。さらには、 リソグラフィー限界以下のゲ一ト長も製作が可能であることに加え、 ゲ —卜断面構造はマッシュルーム構造となるため、 微細ゲート長かつ低ゲ ―ト抵抗かつ低フリンジ容量の極めて理想的なゲート電極 1 4を実現で きる。
次に、 以上のように構成された半導体装置の製造方法を説明する。 図 8 ( a ) 乃至図 8 ( d ) は本実施の形態の半導体装置の製造方法を 工程別に示す断面図である。 図 8 ( a )乃至図 8 ( d ) において図 3 ( a ) 乃至図 3 ( j ) と同一符号は同一又は相当する部分を示す。
本実施の形態における製造方法で重要な点は、 第 2のサイ ドウオール 1 6の形成方法である。 この第 2のサイ ドウオール 1 6の形成工程より 前のゲート凹部の形成工程までは、 第 1の実施の形態における第 1の製 造方法と同じである （図 3 ( a ) 〜図 3 ( h ) 参照） 。 従って、 ここで はその説明を省略し、 第 2のサイ ドウオールの形成工程以降の工程を説 明する。
[第 2のサイ ドウォール形成工程 （図 8 ( a ) ) ]
図 8 ( a ) において、 まず、 ここまでの工程が遂行された S O I基板 1の表面に、 C V D法により S i O 2もしくは S i N膜からなる第 2の サイ ドウォール膜を堆積させ、 その後、 ドライエッチングにより全面ェ ツチバックを行う。 それにより、 第 1のサイ ドウォール 9の内部空間及 びゲート凹部 1 0 1からなる直方体形状の空間の内周面に、 矩形の筒状 の第 2のサイ ドウオール 1 6を形成する。 第 2のサイ ドウオール 1 6の 厚みは、 第 2のサイ ドウォール膜の初期堆積膜厚で制御が可能であるた め、 リソグラフィ一による加工限界以下のゲ一ト長を実現することが可 能である。 また、 第 2のサイ ドウォール 1 6の形成により、 ゲ一トフリ ンジ容量の低減が可能であり、高速動作が実現できるという利点がある。 第 2のサイ ドウォール 1 6は S i O 2と S i N膜のスタック構造で構成 してもよい。 S i N膜で第 2のサイ ドウォール 1 6を構成すると、 フッ 酸を用いたウエッ ト処理時に、ゲート長が変化しないという利点がある。
[ゲート絶縁膜形成工程 （図 8 (b) ) ]
次に、 図 8 (b) において、 以上の工程が遂行された S 0 I基板 1の 全面にゲート絶縁膜 1 3の堆積を行う。 以降のプロセスは、 工程処理温 度が最大でも 4 0 0 程度の低温プロセスであるため、 ゲ一ト絶縁膜 1 3には H f 〇 2、 Z r O 2、 T a 2 O 5等の高誘電体膜を用いることもで きる。
[ゲート電極形成工程 （図 8 ( c ) 、 図 8 (d) ) ]
次に、 図 8 ( c ) において、 ゲート電極 1 4となるポリシリコン、 も しくは A l ， C u , W, M o , T i ， T a等の金属からなるゲート膜を ゲート絶縁膜 1 3上に形成する。 これにより、 第 2のサイ ドウォール 1 6とゲート凹部 1 0 1の底面とで形成される空間が、 ゲート絶縁膜 1 3 を介してゲート膜により埋められる。 本プロセスは低温プロセスである ため、 ゲ一ト電極 1 4の材料として金属を用いることができるという利 点がある。 金属を用いる場合には T i N層などのバリァメタルを堆積さ せてから、 ゲート電極 1 4となる金属膜を堆積させるとさらにょい。 次に、 図 8 ( d) において、 C M Pによって平坦化を行う。 これにより、 第 2のサイ ドウォール 1 6とゲート凹部 1 0 1の底面とで形成される空 間にゲート絶縁膜 1 3を介して埋め込まれたゲート電極 1 4が形成され る。 その後、 第 1の実施の形態の第 1の製造方法と同様の工程を経て本 実施の形態の半導体装置が完成する。
なお、 本実施の形態において、 実施の形態の第 1の製造方法に代えて 第 2の製造方法を用いてももちろん構わない。
以上に説明したように、 本実施の形態によれば、 リソグラフィ一によ る加工限界以下のゲー卜長を実現し、またゲ一トフリンジ容量を低減し、 かつマツシュルーム構造のゲ一ト構造を実現できるなどの効果が得られ る。
なお、 本実施の形態においても、 S O I基板に代えて S iバルク基板 を用いることがでる。 また、 第 1の実施の形態の第 1、 第 2の変形例と 同様の本実施の形態を変形することが可能である。
なお、 第 1の実施の形態及び第 2の実施の形態においては、 「S i G e C層」 として説明された層を、 Cを含まない S i G e層又は G eを含 まない S i C層のいずれかに置換してもよい。
上記説明から、 当業者にとっては、 本発明の多くの改良や他の実施形 態が明らかである。 従って、 上記説明は、 例示としてのみ解釈されるべ きであり、 本発明を実行する最良の態様を当業者に教示する目的で提供 されたものである。 本発明の精神を逸脱することなく、 その構造及び Z 又は機能の詳細を実質的に変更できる。
〔産業上の利用の可能性〕
本発明に係る半導体装置は、 エレべィテッ ドソース · ドレイン構造を 有する M I S F E T等として有用である。
本発明に係る半導体装置の製造方法は、 エレべィテッ ドソース · ドレ ィン構造を有する M I S F E Tの製造方法等として有用である。

Claims

請 求 の 範 囲
1 . 表面に外周が閉じた開口を有する凹部が形成された半導体層と、 少なくとも前記凹部の内面を覆うように形成されたゲ一ト絶縁膜と、 前記凹部の内面との間に前記ゲート絶縁膜が介在するようにして前記 凹部を埋めるゲート電極と、
平面視において前記ゲート電極の両側に位置しかつ前記半導体層の表 面から所定の深さに渡るように形成された一対のソース · ドレインとを 備えている、 M I S F E Tからなる半導体装置。
2 . 前記半導体層の表面に前記凹部の開口に沿って突設された絶縁体 からなる筒状の第 1のサイ ドウオールをさらに有し、
前記ゲ一ト絶縁膜が前記第 1のサイ ドウオールの内周面及び前記凹部 の内面を覆うように形成され、
前記ゲート電極が前記第 1のサイ ドウオールの内周面及び前記凹部の 内面との間に前記ゲ一ト絶縁膜が介在するようにして前記第 1のサイ ド ウォールの内部及び前記凹部を埋めており、
前記一対のソース · ドレインが、 平面視において前記第 1のサイ ドウ オールの両側に位置するように形成されている、 請求の範囲第 1項記載 の M I S F E Tからなる半導体装置。
3 . 前記半導体層がシリコンで構成されている、 請求の範囲第 1項記 載の M I S F E Tからなる半導体装置。
4 . 前記半導体層を有する基板を備えている、 請求の範囲第 3項記載 の M I S F E Tからなる半導体装置。
5 . 前記基板が S O I基板であり、 S iボディ層が前記半導体層を構 成している、請求の範囲第 4項記載の M I S F E Tからなる半導体装置。
6 . 前記 S iボディ層に前記凹部が形成され、 前記ソース · ドレイン の表面を含む部分にシリサイ ド層が形成され、 かつ前記シリサイ ド層の 厚みが T 1であり、 前記 S iボディ層の前記凹部が形成されていない部 分の厚みが T 2であり、 前記 S iボディ層の前記凹部が形成された部分 の厚みが T 3であるとき、
T 1く T 2
T 3 < T 2
が満たされている、 請求の範囲第 5項記載の M I S F Ε Τからなる半導 体装置。
7 . 前記基板が、 キャリアが走行する S i G e Cチャネル層と、 S i G e Cチャネル層上に形成された S iキャップ層とを有し、 前記 S iキ ヤップ層が前記半導体層を構成している、 請求の範囲第 4項記載の M I S F E Tからなる半導体装置。
8 . 前記 S iキヤップ層に前記凹部が形成され、 前記ソース · ドレイ ンの表面を含む部分にシリサイ ド層が形成され、 かつ前記シリサイ ド層 の厚みが T 1であり、 前記 S iキヤップ層の前記凹部が形成されていな い部分の厚みが T 4であり、 前記 S iキャップ層の前記凹部が形成され た部分の厚みが T 5であるとき、
T 1く T 4
T 5 < T 4
が満たされている、 請求の範囲第 7項記載の M I S F E Tからなる半導 体装置。
9 . 前記基板が、 格子緩和された S i G e C層と、 前記格子緩和され た S i G e C層上に形成された歪んだ S iチャネル層とを有し、 前記歪 んだ S iチャネル層が前記半導体層を構成している、 請求の範囲第 4項 記載の M I S F E Tからなる半導体装置。
1 0 . 前記歪んだ S iチャネル層に前記凹部が形成され、前記ソース · ドレインの表面を含む部分にシリサイ ド層が形成され、 かつ前記シリサ ィ ド層の厚みが T 1であり、 前記歪んだ S iチャネル層の前記凹部が形 成されていない部分の厚みが T 6であり、 前記歪んだ S iチャネル層の 前記凹部が形成された部分の厚みが T 7であるとき、
Τ 1く Τ 6
Τ 7 <Τ 6
が満たされている、 請求の範囲第 9項記載の M I S F Ε Τからなる半導 体装置。
1 1. 前記ゲート絶縁膜が、 前記ゲート絶縁膜が前記第 1のサイ ドウ オールの内周面及び前記凹部の内面に接触してこれらを覆うように形成 されている、請求の範囲第 2項記載の M I S F Ε Τからなる半導体装置。
1 2. 前記凹部が内周面と底面とを有し、 前記第 1のサイ ドウォール の内周面及び前記凹部の内周面を覆うように絶縁体からなる第 2のサイ ドウオールが形成され、 前記ゲート絶縁膜が、 前記凹部の底面を覆いか つ前記凹部の内周面との間に前記第 2のサイ ドウオールが介在するよう にして前記凹部の内周面を覆うように形成されている、 請求の範囲第 2 項記載の M I S F Ε Τからなる半導体装置。
1 3. 前記ソース · ドレインはシリサイ ド層を有し、 前記シリサイ ド 層は、 T i S i 2、 V S i 2、 C r S i 2、 Z r S i 2、 N b S i 2、 M o S i 2、 H f S i 2、 T a S i 2、 WS i 2、 N i S i 2、 N i S i、 C o S i 2、 C o S i、 P t 2 S i、 P t S i、 P d 2 S i、 P d S i のいず れか、 もしくは複数を含む、 請求の範囲第 1項記載の M I S F E Tから なる半導体装置。
1 4. 前記第 1のサイ ドウォールはシリコン窒化膜を含む、 請求の範 囲第 2項記載の M I S F E Tからなる半導体装置。
1 5. 前記ゲ一ト電極は、 A l , C u , W, M o , T i , T a， WS i , M o S i 2, T i S i 2, T i N, T a Nのいずれか 1つの材料で構 成され、 もしくはこれらの複数の材料からなる層が積層されて構成され ている、 請求の範囲第 1項記載の M I S F E Tからなる半導体装置。
1 6. 前記ゲート絶縁膜は、 S i 〇 2， Z r O 2, Z r— S i —〇， Z r— S i —〇一 N, H f 〇 2, H f — S i —〇， H f — S i — O— N, 訂正された用紙 (¾fj91) S i N, T i 〇.2， L a 2 O 3, S i ON, A l 2〇 3, S r T i 0 3, B a S r T i O s, N d 20 3， T a 2〇 5のいずれか 1つの材料で構成さ れ、 もしくはこれらの複数の材料からなる層が積層されて構成されてい る、 請求の範囲第 1項記載の M I S F E Tからなる半導体装置。
1 7. 半導体基板上にダミーゲート電極を形成する工程 （ a) と、 前記ダミーゲート電極をマスクとして前記半導体基板にェクステンシ ヨン拡散層を形成するために不純物をイオン注入する工程 （b ) と、 前記ダミーゲート電極の側面を囲むように筒状の絶縁体からなる第 1 のサイ ドウォールを形成する工程 （ c ) と、
前記ダミーゲ一ト電極と前記第 1のサイ ドウオールをマスクとして不 純物をイオン注入し、 それにより前記半導体基板に自己整合的にソー ス · ドレインを形成する工程 (d) と、
前記工程 （d) の後、 前記半導体基板の表面を覆うように層間絶縁膜 を形成する工程 （ e ) と、
前記層間絶縁膜をマスクとして、 前記ダミーゲート電極をドライエツ チングにより選択的に除去する工程 （ f ) と、
前記ダミーゲート電極が除去された領域の下方に位置する前記半導体 基板にゲート凹部を形成する工程 （g) と、
前記第 1のサイ ドウォールの内周面及び前記ゲート凹部の内面を覆つ て凹状にゲート絶縁膜を形成する工程 （h) と、
前記凹状のゲート絶縁膜の内部を埋めるようにゲート電極を自己整合 的に形成する工程 （ i ) と
を含む M I S F E Tからなる半導体装置の製造方法。
1 8. 前記工程 （g) は、 前記層間絶縁膜をマスクとして、 前記ダミ —ゲート電極が除去された領域の下方に位置する前記半導体基板をドラ ィエッチングにより選択的にエッチングして、 前記半導体基板にゲート 凹部を形成する工程である、 請求の範囲第 1 7項記載の M I S F E Tか らなる半導体装置の製造方法。 訂正された用紙 (¾ 91》
1 9. 前記工程 （h) は、 前記第 1のサイ ドウォールの内周面及び前 記ゲート凹部の内周面を覆うように絶縁体からなる第 2のサイ ドウォー ルを形成する工程 （k) と、
前記第 2のサイ ドウオールの内周面及び前記ゲート凹部の底面を覆つ て凹状にゲート絶縁膜を形成する工程 （ 1 ) とを含む、 請求の範囲第 1 8項記載の M I S F E Tからなる半導体装置の製造方法。
2 0. 前記工程 （g) は、 前記ダミーゲート電極が除去された領域の 下方を、前記層間絶縁膜をマスクとして選択的に酸化する工程（m) と、 前記選択的に酸化された酸化膜を除去して、 前記半導体基板にゲート 凹部を形成する工程する工程 （n) とを含む、 請求の範囲第 1 7項記載 の M I S F E Tからなる半導体装置の製造方法。
2 1. 前記工程 （h) は、 前記第 1のサイ ドウオールの内周面及び前 記ゲート凹部の内周面を覆うように絶縁体からなる第 2のサイ ドウォー ルを形成する工程 （k) と、 .
前記第 2のサイ ドウオールの内周面及び前記ゲー卜凹部の底面を覆つ て凹状にゲート絶縁膜を形成する工程 （ 1 ) とを含む、 請求の範囲第 2 0項記載の M I S F ETからなる半導体装置の製造方法。
I！正された用紙 (¾¾91)
PCT/JP2004/006157 2003-04-28 2004-04-28 半導体装置とその製造方法 WO2004097943A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US10/554,860 US20070108514A1 (en) 2003-04-28 2004-04-28 Semiconductor device and method of fabricating the same
JP2005505931A JPWO2004097943A1 (ja) 2003-04-28 2004-04-28 半導体装置とその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003124043 2003-04-28
JP2003-124043 2003-04-28

Publications (1)

Publication Number Publication Date
WO2004097943A1 true WO2004097943A1 (ja) 2004-11-11

Family

ID=33410148

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/006157 WO2004097943A1 (ja) 2003-04-28 2004-04-28 半導体装置とその製造方法

Country Status (3)

Country Link
US (1) US20070108514A1 (ja)
JP (1) JPWO2004097943A1 (ja)
WO (1) WO2004097943A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008084765A1 (ja) * 2007-01-09 2008-07-17 Sony Corporation 半導体装置および半導体装置の製造方法
JP2008193060A (ja) * 2007-01-09 2008-08-21 Sony Corp 半導体装置および半導体装置の製造方法
KR101334465B1 (ko) * 2011-09-08 2013-11-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 개선된 실리사이드 형성 및 연관된 장치
JP2016213468A (ja) * 2015-05-11 2016-12-15 株式会社半導体エネルギー研究所 半導体装置の作製方法

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3651802B2 (ja) * 2002-09-12 2005-05-25 株式会社東芝 半導体装置の製造方法
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
JP2005332993A (ja) * 2004-05-20 2005-12-02 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
US7579280B2 (en) * 2004-06-01 2009-08-25 Intel Corporation Method of patterning a film
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
JP4851718B2 (ja) * 2005-01-28 2012-01-11 株式会社東芝 半導体装置
US7518196B2 (en) * 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7563701B2 (en) * 2005-03-31 2009-07-21 Intel Corporation Self-aligned contacts for transistors
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
JP5380827B2 (ja) 2006-12-11 2014-01-08 ソニー株式会社 半導体装置の製造方法
EP2070533B1 (en) * 2007-12-11 2014-05-07 Apoteknos Para La Piel, s.l. Use of a compound derived from P-hydroxyphenyl propionic acid for the treatment of psoriasis
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
JP4770885B2 (ja) * 2008-06-30 2011-09-14 ソニー株式会社 半導体装置
US8536620B2 (en) * 2008-09-30 2013-09-17 Qimonda Ag Integrated circuit including a hetero-interface and self adjusted diffusion method for manufacturing the same
JP5331443B2 (ja) * 2008-10-29 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US8507996B2 (en) * 2009-09-22 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Block contact plugs for MOS devices
JP5640379B2 (ja) 2009-12-28 2014-12-17 ソニー株式会社 半導体装置の製造方法
US20120037991A1 (en) * 2010-08-16 2012-02-16 International Business Machines Corporation Silicon on Insulator Field Effect Device
US9006052B2 (en) * 2010-10-11 2015-04-14 International Business Machines Corporation Self aligned device with enhanced stress and methods of manufacture
CN102487014B (zh) * 2010-12-03 2014-03-05 中国科学院微电子研究所 一种半导体结构及其制造方法
DE102011004322B4 (de) * 2011-02-17 2012-12-06 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung eines Halbleiterbauelements mit selbstjustierten Kontaktelementen und einer Austauschgateelektrodenstruktur
US8772119B2 (en) * 2011-09-20 2014-07-08 Nanya Technology Corporation Fabricating method of transistor
US8853862B2 (en) 2011-12-20 2014-10-07 International Business Machines Corporation Contact structures for semiconductor transistors
US8809178B2 (en) * 2012-02-29 2014-08-19 Globalfoundries Inc. Methods of forming bulk FinFET devices with replacement gates so as to reduce punch through leakage currents
KR20180123740A (ko) 2012-05-18 2018-11-19 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
US20140073106A1 (en) 2012-09-12 2014-03-13 International Business Machines Corporation Lateral bipolar transistor and cmos hybrid technology
KR101934829B1 (ko) * 2012-10-23 2019-03-18 삼성전자 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US20150118836A1 (en) * 2013-10-28 2015-04-30 United Microelectronics Corp. Method of fabricating semiconductor device
US9466723B1 (en) * 2015-06-26 2016-10-11 Globalfoundries Inc. Liner and cap layer for placeholder source/drain contact structure planarization and replacement
US10050147B2 (en) * 2015-07-24 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN105185799A (zh) * 2015-08-18 2015-12-23 格科微电子（上海）有限公司 具有三维晶体管结构的背照式图像传感器及其形成方法
US9755073B1 (en) 2016-05-11 2017-09-05 International Business Machines Corporation Fabrication of vertical field effect transistor structure with strained channels
KR102492733B1 (ko) 2017-09-29 2023-01-27 삼성디스플레이 주식회사 구리 플라즈마 식각 방법 및 디스플레이 패널 제조 방법
CN108493212A (zh) * 2018-03-13 2018-09-04 武汉华星光电半导体显示技术有限公司 柔性显示结构及电子设备
CN109686663A (zh) * 2018-12-27 2019-04-26 上海华力微电子有限公司 一种半导体结构及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198797A (ja) * 1992-01-20 1993-08-06 Fujitsu Ltd 半導体装置の製造方法
JPH0758318A (ja) * 1993-08-11 1995-03-03 Miyazaki Oki Electric Co Ltd 半導体素子の製造方法
JP2000077658A (ja) * 1998-08-28 2000-03-14 Toshiba Corp 半導体装置の製造方法
JP2002118262A (ja) * 2000-10-05 2002-04-19 Seiko Epson Corp 半導体装置及びその製造方法
WO2002086976A1 (fr) * 2001-04-18 2002-10-31 Matsushita Electric Industrial Co., Ltd. Dispositif semi-conducteur
JP2003031813A (ja) * 2001-07-19 2003-01-31 Matsushita Electric Ind Co Ltd 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198797A (ja) * 1992-01-20 1993-08-06 Fujitsu Ltd 半導体装置の製造方法
JPH0758318A (ja) * 1993-08-11 1995-03-03 Miyazaki Oki Electric Co Ltd 半導体素子の製造方法
JP2000077658A (ja) * 1998-08-28 2000-03-14 Toshiba Corp 半導体装置の製造方法
JP2002118262A (ja) * 2000-10-05 2002-04-19 Seiko Epson Corp 半導体装置及びその製造方法
WO2002086976A1 (fr) * 2001-04-18 2002-10-31 Matsushita Electric Industrial Co., Ltd. Dispositif semi-conducteur
JP2003031813A (ja) * 2001-07-19 2003-01-31 Matsushita Electric Ind Co Ltd 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008084765A1 (ja) * 2007-01-09 2008-07-17 Sony Corporation 半導体装置および半導体装置の製造方法
JP2008193060A (ja) * 2007-01-09 2008-08-21 Sony Corp 半導体装置および半導体装置の製造方法
US8441033B2 (en) 2007-01-09 2013-05-14 Sony Corporation Semiconductor device and method of manufacturing semiconductor device
US8518813B2 (en) 2007-01-09 2013-08-27 Sony Corporation Semiconductor device and method of manufacturing semiconductor device
KR101334465B1 (ko) * 2011-09-08 2013-11-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 개선된 실리사이드 형성 및 연관된 장치
JP2016213468A (ja) * 2015-05-11 2016-12-15 株式会社半導体エネルギー研究所 半導体装置の作製方法

Also Published As

Publication number Publication date
US20070108514A1 (en) 2007-05-17
JPWO2004097943A1 (ja) 2006-07-13

Similar Documents

Publication Publication Date Title
WO2004097943A1 (ja) 半導体装置とその製造方法
CN106206697B (zh) 绝缘体上硅(soi)衬底上的横向双极结型晶体管(bjt)
US7701010B2 (en) Method of fabricating transistor including buried insulating layer and transistor fabricated using the same
JP5063352B2 (ja) 高移動性バルク・シリコンｐｆｅｔ
USRE45944E1 (en) Structure for a multiple-gate FET device and a method for its fabrication
US7759737B2 (en) Dual structure FinFET and method of manufacturing the same
US8835936B2 (en) Source and drain doping using doped raised source and drain regions
US6806534B2 (en) Damascene method for improved MOS transistor
JP5728444B2 (ja) 半導体装置およびその製造方法
US8399933B2 (en) Semiconductor device having silicon on stressed liner (SOL)
US7670914B2 (en) Methods for fabricating multiple finger transistors
JP2010251344A (ja) 半導体装置およびその製造方法
JP5968708B2 (ja) 半導体装置
US20100197089A1 (en) Methods of fabricating semiconductor devices with metal-semiconductor compound source/drain contact regions
JP3998665B2 (ja) 半導体装置およびその製造方法
US20090085075A1 (en) Method of fabricating mos transistor and mos transistor fabricated thereby
JP2008263114A (ja) 半導体装置の製造方法および半導体装置
JP6840199B2 (ja) 半導体装置
JP2007519217A (ja) 半導体デバイスおよびその製造方法
US8039339B2 (en) Separate layer formation in a semiconductor device
KR20200140976A (ko) 반도체 소자
JP2005276989A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2005505931

Country of ref document: JP

122 Ep: pct application non-entry in european phase
WWE Wipo information: entry into national phase

Ref document number: 2007108514

Country of ref document: US

Ref document number: 10554860

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 10554860

Country of ref document: US