KR101934829B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 장치 및 반도체 장치의 제조 방법이 제공된다. 상기 반도체 장치의 제조 방법은 기판 상에 실리콘을 비함유하는 고유전 물질막과, 실리콘을 함유하는 절연막을 적층하고, 상기 고유전 물질막과 상기 절연막이 적층된 기판을 열처리하여, 상기 절연막에 함유된 실리콘을 상기 고유전 물질막으로 확산시키는 것을 포함한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
MOS 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 따라서, 게이트와 채널 사이의 커패시턴스를 증가시키고, MOS 트랜지스터의 동작 특성을 향상시키기 위하여 여러가지 연구가 진행되고 있다.
게이트 절연막으로 주로 사용되는 실리콘 산화막은 두께가 축소됨에 따라 전기적인 성질에 있어서 물리적 한계에 부딪히게 되었다. 따라서, 기존의 실리콘 산화막을 대체하기 위해, 고유전 상수를 갖는 고유전막에 대한 연구가 활발히 이루어지고 있다.
또한, 게이트 물질로 주로 사용되는 폴리실리콘은 대부분의 메탈보다 저항이 크다. 따라서, 폴리실리콘 게이트 전극을 메탈 게이트 전극으로 대체하고 있다.
본 발명이 해결하려는 과제는, 동작 특성이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 특성이 개선된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양은 기판 상에 실리콘을 비함유하는 고유전 물질막과, 실리콘을 함유하는 절연막을 적층하고, 상기 고유전 물질막과 상기 절연막이 적층된 기판을 열처리하여, 상기 절연막에 함유된 실리콘을 상기 고유전 물질막으로 확산시키는 것을 포함한다.
또한, 상기 고유전 물질막 및 상기 절연막은 HfO2, ZrO2 중 적어도 하나의 물질을 포함할 수 있다.
또한, 상기 고유전 물질막은 HfO2, ZrO2 중 적어도 하나의 물질을 포함하고, 상기 절연막은 SiO2을 포함할 수 있다.
또한, 상기 고유전 물질막과 상기 절연막을 적층하는 것은, 상기 고유전 절연막 상에 상기 절연막을 형성할 수 있다.
또한, 상기 고유전 물질막과 상기 절연막을 적층하는 것은, 상기 절연막 상에 상기 고유전막을 형성할 수 있다.
또한, 상기 고유전 물질막과 상기 절연막을 형성하는 것은, 복수의 절연막 사이에 상기 고유전막을 형성할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 태양은 기판 상에, 트렌치를 포함하는 층간 절연막을 형성하고, 상기 트렌치의 측벽과 바닥면을 따라, 실리콘을 비함유하는 고유전율의 제1 막과, 실리콘을 함유하는 제2 막을 적층하고, 상기 제1 막과 상기 제2 막이 적층된 기판을 열처리하여 상기 제2 막에 함유된 실리콘을 상기 제1 막으로 확산시켜, 제1 막과 제2 막을 포함하고, 실리콘을 함유하는 게이트 절연막을 완성하고, 상기 트렌치 내에, 상기 게이트 절연막 상에 금속막을 형성하는 것을 포함한다.
또한, 상기 제1 막 및 상기 제2 막은 HfO2, ZrO2 중 적어도 하나의 물질을 포함할 수 있다.
또한, 상기 제1 막은 HfO2, ZrO2 중 적어도 하나의 물질을 포함하고, 상기 제2 막은 SiO2을 포함할 수 있다.
또한, 상기 제1 막과 상기 제2 막을 적층하는 것은, 상기 제1 막 상에 상기 제2 막을 형성할 수 있다.
또한, 상기 제1 막과 상기 제2 막을 적층하는 것은, 상기 제1 막 상에 상기 제2 막을 형성할 수 있다.
또한, 상기 제1 막과 상기 제2 막을 적층하는 것은, 복수의 제2 막 사이에 상기 제1 막을 형성할 수 있다.
또한, 상기 실리콘을 비함유하는 제1 막 또는 상기 실리콘을 함유하는 제2 막을 형성하는 것은, 원자층 증착을 이용하여 실리콘을 함유하는 고유전율의 제2 막을 형성할 수 있다.
또한, 상기 원자층 증착은 1주기당 Hf 전구체, Si 전구체, 산화제를 순차적으로 주입하는 것을 포함할 수 있다.
또한, 상기 원자층 증착은 1주기당 Hf 전구체, 산화제, Si 전구체, 산화제를 순차적으로 주입하는 것을 포함할 수 있다.
또한, 상기 게이트 절연막을 완성한 후, 상기 게이트 절연막 내부에 질소를 확산시키는 것을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양은 기판, 상기 기판 상에 형성되고, 트렌치를 포함하는 층간 절연막, 상기 트렌치의 측벽과 바닥면을 따라 컨포말하게 형성되고, 실리콘을 함유하는 고유전율의 게이트 절연막, 및 상기 트렌치의 측벽과 상기 게이트 절연막의 상면을 따라 컨포말하게 형성되는 금속막을 포함하되, 상기 게이트 절연막의 실리콘 함유량은 3% 내지 7%이다.
또한, 상기 게이트 절연막은 상기 기판 방향으로 실리콘 함유량이 작아지는 농도 구배를 가질 수 있다.
또한, 상기 게이트 절연막은 상기 금속막 방향으로 실리콘 함유량이 작아지는 농두 구배를 가질 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 4 내지 도 10은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 11 내지 도 12는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 13 내지 도 14는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 15 및 도 16은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 17은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 19 내지 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 설명하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다. 도 1은 예시적으로 N형 트랜지스터의 게이트를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 기판(101), 제1 트렌치(105a)를 포함하는 층간 절연막(103), 제1 인터페이스막(110a), 제1 게이트 절연막(120a), 제1 캡핑막(130a), 제1 식각 방지막(140a), 제1 일함수 조절막(160), 제1 확산 조절막(170a), 및 제1 게이트 패턴(180a)을 포함한다.
기판(101)은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나, 폴리이미드(polyimide), 폴리에틸렌 테레프탈레이트(PET: PolyEthylene Terephthalate), 폴리에틸렌 나프탈레이트(PEN; PolyEthylene Naphthalate), 폴리 메틸메타크릴레이트(PMMA; Poly Methyl MethAcrylate), 폴리카보네이트(PC; PolyCarbonate), 폴리에테르술폰(PES), 폴리에스테르(Polyester) 등의 가요성 플라스틱 기판일 수 있다.
기판(101)에는 활성 영역을 정의하는 소자 분리 영역(102)이 형성된다. 소자 분리 영역(102)은 예를 들어, STI(Shallow Trench Isolation) 산화물 또는 FOX(Field Oxide) 산화물로 이루어질 수 있다.
기판(101) 상에는 제1 트렌치(105a)를 포함하는 층간 절연막(103)이 형성된다. 층간 절연막(103)은 2층 이상의 절연막을 적층하여 형성할 수 있다. 도 1에 도시된 바와 같이, 제1 트렌치(105a)의 측벽에는 스페이서(104)가 형성될 수 있고, 제1 트렌치(105a)의 바닥면에는 기판(101)이 배치될 수 있으나, 이에 한정되는 것은 아니다. 스페이서(104)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 스페이서(104)는 도 1에 도시된 형상과 달리 L자형으로 형성될 수도 있다.
제1 트렌치(105a)의 내부에는 제1 인터페이스막(110a), 제1 게이트 절연막(120a), 제1 캡핑막(130a), 제1 식각 방지막(140a), 제1 일함수 조절막(160), 제1 확산 조절막(170a), 제1 게이트 패턴(180a)이 형성된다.
제1 인터페이스막(110a)은 제1 트렌치(105a)의 바닥면을 따라서 형성된다. 제1 인터페이스막(110a)은 기판(101)과 제1 게이트 절연막(120a) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 제1 인터페이스막(110a)은 예를 들어, 유전율(k)이 9 이하인 저유전 물질층, 실리콘 산화막(k는 약 4), 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또한, 제1 인터페이스막(110a)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
제1 게이트 절연막(120a)은 제1 트렌치(105a)의 측벽과 바닥면을 따라서 컨포말하게(conformally) 형성된다. 제1 게이트 절연막(120a)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(120a)은, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO5 또는 (Ba,Sr)TiO5 등을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 제1 게이트 절연막(120a)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 제1 게이트 절연막(120a)은 예를 들어, 약 30Å의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다. 제1 게이트 절연막(120a)의 적어도 일부는 질화되어 질소를 함유할 수 있다. 제1 게이트 절연막(120a)은 후술하는 바와 같이 플라즈마를 이용하여 질화시킬 수 있다.
제1 게이트 절연막(120a)은 실리콘을 함유할 수 있다. 제1 게이트 절연막(120a)의 실리콘 함유량은 약 10% 이하일 수 있고, 바람직하게는 약 3% 내지 7%일 수 있다. 제1 게이트 절연막(120a)은 후술하는 바와 같이 실리콘을 비함유하는 제1 막과, 실리콘을 함유하는 제2 막을 적층하고, 적층된 기판(101)을 열처리함으로써 완성될 수 있다. 이에 따라, 제1 게이트 절연막(120a)의 실리콘 함유량은 기판(101) 방향으로 작아지는 농도 구배를 갖거나, 제1 캡핑막(130a) 방향으로 작아지는 농도 구배 등을 가질 수 있다.
고유전체 물질을 포함하는 게이트 절연막에 실리콘이 함유되면, 유전 상수가 감소하여 Tinv이 증가하게 된다. 그러나, 게이트 절연막에 실리콘이 소량(예를 들어, 약 10% 이하, 바람직하게는 약 3% 내지 7%) 함유되면, 고유전체 물질 예를 들어, HfO2가 정방정계(tetragonal)로 결정화됨에 따라, Tinv이 증가하지 않으면서 게이트 누설 전류가 감소될 수 있다.
제1 게이트 절연막(120a)에 실리콘이 함유되는 경우, 막 내의 산소 결원(oxygen vacancy)이 감소하며, 상술한 바와 같이 제1 게이트 절연막(120a)을 질화시키더라도, 질소가 제1 인터페이스막(110a)까지 확산되지 않고, 제1 게이트 절연막(120a) 내에 머무를 수 있어, BTI 특성이 개선될 수 있다. 특히, 제1 게이트 절연막(120a)의 상부의 실리콘 함유량이 상대적으로 큰 경우에는, 후술하는 확산 물질(예를 들어 Al)이 제1 게이트 절연막(120a)의 내부로 확산되는 것을 억제할 수 있어 TDBB 특성을 개선할 수 있다. 제1 게이트 절연막(120a)의 하부의 실리콘 함유량이 상대적으로 큰 경우에는, 제1 인터페이스막(110a)과 제1 게이트 절연막(120a)의 반응에 의한, 제1 인터페이스막(110a)의 열화를 억제할 수 있다.
제1 캡핑막(130a)은 제1 트렌치(105a) 내의 제1 게이트 절연막(120a) 상에 형성된다. 도 1에 도시된 바와 같이, 제1 캡핑막(130a)은 제1 트렌치(105a)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. 제1 캡핑막(130a)은 예를 들어, TiN을 포함할 수 있다. 이러한 제1 캡핑막(130a)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 제1 캡핑막(130a)은 예를 들어, 약 5Å 내지 50 Å의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 식각 방지막(140a)은 제1 트렌치(105a) 내의 제1 캡핑막(130a) 상에 형성된다. 도 1에 도시된 바와 같이, 제1 식각 방지막(140a)은 제1 트렌치(105a)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. 제1 식각 방지막(140a)은 예를 들어, TaN을 포함할 수 있다. 이러한 제1 식각 방지막(140a)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 제1 식각 방지막(140a)은 예를 들어, 약 5Å 내지 30 Å의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
한편, 도 1에서는 제1 캡핑막(130a)과 제1 식각 방지막(140a)을 분리하여 도시하였으나, 이와 달리 제1 캡핑막(130a)과 제1 식각 방지막(140a)을 일체로 하여 하나의 막으로 형성할 수도 있다. 이 경우 상기 하나의 막은 TiN과 TaN 중 적어도 하나를 포함하는 막일 수 있다.
제1 일함수 조절막(160)은 제1 트렌치(105a) 내의 제1 식각 방지막(140a) 상에 형성된다. 도 1에 도시된 바와 같이, 제1 일함수 조절막(160)은 제1 트렌치(105a)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. 제1 일함수 조절막(160)은 제1 도전형의 일함수 조절막일 수 있으며, 제1 도전형은 N형을 포함할 수 있다. 제1 일함수 조절막(160)은 N형 트랜지스터의 일함수를 조절함으로써, N형 트랜지스터의 동작 특성을 조절하는 역할을 한다. 이러한 제1 일함수 조절막(160)은 예를 들어, TiAl을 포함할 수 있다. 제1 일함수 조절막(160)은 예를 들어, 약 50Å 내지 150Å의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 확산 조절막(170a)은 제1 트렌치(105a) 내의 제1 일함수 조절막(160) 상에 형성된다. 도 1에 도시된 바와 같이, 제1 확산 조절막(170a)은 제1 트렌치(105a)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. 제1 확산 조절막(170a)은 예를 들어, Ti를 포함할 수 있다. 이러한 제1 확산 조절막(170a)의 두께에 따라 후술하는 제1 게이트 패턴(180a)에 포함된 확산 물질의 확산량 및 확산 속도를 조절할 수 있다. 제1 확산 조절막(170a)은 예를 들어, 약 50Å 내지 150Å의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 패턴(180a)은 제1 트렌치(105a) 내의 제1 확산 조절막(170a) 상에, 제1 트렌치(105a)를 채우도록 형성된다. 제1 게이트 패턴(180a)은 확산 물질을 포함할 수 있다. 확산 물질은 예를 들어, Al일 수 있으나, 이에 한정되는 것은 아니다.
확산 물질은 제1 게이트 패턴(180a)으로부터 확산되어 제1 게이트 절연막(120a)의 상부에 존재할 수 있다. 확산 물질은 제1 일함수 조절막(160)으로부터 확산될 수도 있다. 확산 물질이 제1 게이트 절연막(120a)의 상부에 존재하는 경우, 트랜지스터의 문턱 전압이 낮아지기 때문에 트랜지스터의 전기적 특성이 개선될 수 있다. 확산 물질은 열처리를 통해 제1 게이트 패턴(180a)으로부터 확산되므로, 확산 물질의 함유량은 제1 게이트 패턴(180a)으로부터 제1 확산 조절막(170a), 제1 일함수 조절막(160), 제1 식각 방지막(140a), 제1 캡핑막(130a), 제1 게이트 절연막(120a) 순으로 작아지는 농도 구배를 가질 수 있다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다. 도 2는 예시적으로 P형 트랜지스터의 게이트를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 설명의 편의를 위하여 도 1과 차이점을 중점으로 설명하기로 한다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 기판(101), 제2 트렌치(105b)를 포함하는 층간 절연막(103), 제2 인터페이스막(110b), 제2 게이트 절연막(120b), 제2 캡핑막(130b), 제2 식각 방지막(140b), 제2 일함수 조절막(150), 제1 일함수 조절막(160), 제2 확산 조절막(170b), 및 제2 게이트 패턴(180b)을 포함한다.
제2 일함수 조절막(150)은 제2 트랜치(150b) 내의 제2 식각 방지막(140b)과 제1 일함수 조절막(160) 사이에 형성될 수 있다. 도 2에 도시된 바와 같이, 제2 일함수 조절막(150)은 제2 트렌치(105b)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. 제2 일함수 조절막(150)은 제2 도전형의 일함수 조절막일 수 있으며, 제2 도전형은 P형을 포함할 수 있다. 제2 일함수 조절막(150)은 P형 트랜지스터의 일함수를 조절함으로써, P형 트랜지스터의 동작 특성을 조절하는 역할을 한다. 이러한 제2 일함수 조절막(150)은 예를 들어, TiN을 포함할 수 있다. 제2 일함수 조절막(150)은 예를 들어, 약 5Å 내지 50Å의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 기판(101)에는 제1 영역(I) 및 제2 영역(II)이 정의된다. 기판(101)의 제1 영역(I)에는 N형 트랜지스터가 형성되고, 기판(101)의 제2 영역(II)에는 P형 트랜지스터가 형성될 수 있다.
기판(101)에는 제1 영역(I) 및 제2 영역(II)을 정의하는 소자 분리 영역(102)이 형성된다. 소자 분리 영역(102)은 예를 들어, STI(Shallow Trench Isolation) 산화물 또는 FOX(Field Oxide) 산화물로 이루어질 수 있다.
기판(101) 상에는 트렌치(105a, 105b)를 포함하는 층간 절연막(103)이 형성된다. 층간 절연막(103)은 2층 이상의 절연막을 적층하여 형성할 수 있다. 도 3에 도시된 바와 같이, 층간 절연막(103)은 기판(101)의 제1 영역(I) 상에 배치된 제1 트렌치(105a)와 기판(101)의 제2 영역(II) 상에 배치된 제2 트렌치(105b)를 포함한다.
제1 영역(I) 상에 형성된 N형 트랜지스터는 도 1의 반도체 장치(1)와 동일하며, 제2 영역(II) 상에 형성된 P형 트랜지스터는 도 2의 반도체 장치(2)와 동일하므로, 상세한 설명은 생략하기로 한다.
이하에서는 도 4 내지 도 10을 참조하여 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기로 한다. 도 4 내지 도 10은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 4를 참조하면, 기판(101)을 준비하고, 기판(101)에 제1 영역(I)과 제2 영역(II)을 정의하는 소자 분리 영역(102)을 형성한다.
그리고, 기판(101)의 제1 영역(I)과 제2 영역(II)에 희생 게이트(106)를 형성하고, 희생 게이트(106)의 측벽에는 스페이서(104)를 형성한다. 희생 게이트(106)는 예를 들어 폴리실리콘으로 형성할 수 있으나, 이에 한정되는 것은 아니다. 스페이서(104)는 질화막, 산질화막 중 적어도 하나로 형성할 수 있다. 스페이서(104)는 도 4에 도시된 형상과 달리 L자형으로 형성할 수도 있다.
그리고, 희생 게이트(106) 및 스페이서(104)를 둘러싸는 층간 절연막 (103)을 형성한다. 이 때, 층간 절연막(103)은 희생 게이트(106)의 상면을 노출시키도록 형성한다.
이어서, 도 5를 참조하면, 희생 게이트(106)를 제거하여, 기판(101)의 제1 영역(I)에 기판(101)의 상면을 노출시키는 제1 트렌치(105a)와, 기판(101)의 제2 영역(II)에 기판(101)의 상면을 노출시키는 제2 트렌치(105b)를 형성한다.
그리고, 제1 트렌치(105a)의 바닥면을 따라서 제1 인터페이스막(110a)을 형성하고, 제2 트렌치(105b)의 바닥면을 따라서 제2 인터페이스막(110b)을 형성한다. 제1 인터페이스막(110a) 및 제2 인터페이스막(110b)은 예를 들어, 유전율이 9 이하인 저유전 물질층, 실리콘 산화막, 실리콘 산질화막, 또는 실리케이트 중 적어도 하나로 형성할 수 있다. 제1 인터페이스막(110a) 및 제2 인터페이스막(110b)은 기판(101)의 상면을 산화시켜서 형성할 수 있으나, 이에 한정되는 것은 아니다.
이어서, 도 6을 참조하면, 층간 절연막(103)의 상면, 트렌치(105a, 105b)의 측벽, 바닥면을 따라서 실리콘을 비함유하는 고유전 물질막(121)을 컨포말하게 형성한다. 고유전 물질막(121)은 예를 들어 HfO2, ZrO2 중 적어도 하나의 고유전 물질을 포함할 수 있다.
그리고, 고유전 물질막(121) 상에 실리콘을 함유하는 절연막(122)을 적층한다. 절연막(122)의 실리콘 함유량은 약 10% 이상일 수 있고, 바람직하게는 약 20% 내지 30%일 수 있다. 절연막(122)은 예를 들어 HfO2, ZrO2 중 적어도 하나의 고유전 물질을 포함할 수 있다. 이 경우 절연막(122)은 예를 들어 약 10 Å의 두께로 형성할 수 있으나, 이에 한정되는 것은 아니다. 또한, 절연막(122)은 예를 들어 SiO2를 포함할 수도 있다. 이 경우 절연막(122)은 예를 들어 약 3 Å의 두께로 형성할 수 있으나 이에 한정되는 것은 아니다.
고유전 물질막(121) 및 절연막(122)은 화학 기상 증착(CVD; Chemical Vapor Deposition), 원자층 증착(ALD; Atomic Layer Deposition) 등을 통해 형성할 수 있다. ALD를 통해 실리콘을 함유하는 고유전율의 절연막(122)을 형성하는 경우, ALD 공정은 1 주기당 Hf 전구체(precursor), 퍼지(purge), Si 전구체, 퍼지, 산화제(oxidant), 퍼지를 순차적으로 주입하는 것을 포함할 수 있다. 또한, ALD 공정은 1 주기당 Hf 전구체, 퍼지, 산화제, Si 전구체, 퍼지, 산화제, 퍼지를 순차적으로 주입하는 것을 포함할 수 있다. 이 때, Hf 전구체의 분자 크기, Si 전구체의 분자 크기 및 각각의 표면 흡착도를 적절히 선택하여, 고유전율의 절연막(122)의 실리콘 함유량을 조절할 수 있다. 고유전 물질막(121)의 경우에도 실질적으로 동일한 방식으로 형성할 수 있다.
이어서, 도 7을 참조하면, 고유전 물질막(121) 및 절연막(122)이 적층된 기판(101)을 열처리(210)하여, 절연막(122)에 함유된 실리콘을 고유전 물질막(121)으로 확산시킨다. 이에 따라, 고유전 물질막(121) 및 절연막(122)을 포함하고, 실리콘을 함유하는 게이트 절연막(120)이 완성된다. 게이트 절연막(120)의 실리콘 함유량은 약 10% 이하일 수 있고, 바람직하게는 약 3% 내지 7%일 수 있다. 이 때, 실리콘은 열처리(210)를 통해 절연막(122)으로부터 확산되므로, 게이트 절연막(120)의 실리콘의 함유량은 기판(101) 방향으로 작아지는 농도 구배를 가질 수 있다.
이어서, 도 8을 참조하면, 게이트 절연막(120)을 질화(220)시켜 게이트 절연막(120) 내부에 질소를 확산시킨다. 게이트 절연막(120)은 예를 들어, NH3, N2H4, N2 가스 등의 플라즈마를 이용하여 질화시킬 수 있으나, 이에 한정되는 것은 아니다.
이어서, 도 9을 참조하면, 게이트 절연막(120) 상에 캡핑막(130)을 형성한다. 캡핑막(130)은 예를 들어, TiN으로 형성할 수 있다. 그리고, 캡핑막(130) 상에 식각 방지막(140)을 형성한다. 식각 방지막(140)은 예를 들어, TaN으로 형성할 수 있다.
그리고, 식각 방지막(140) 상에 제2 일함수 조절막(150)을 형성한다. 이 때, 제2 일함수 조절막(150)은 제2 영역(II)에만 형성한다. 제2 일함수 조절막(150)을 식각 방지막(140)의 전면에 형성하고, 포토리소그래피 공정, 에칭 공정 등을 통해 제1 영역(I)에 형성된 제2 일함수 조절막(150)을 제거하여 형성할 수 있다. 제1 영역(I)에 형성된 제2 일함수 조절막(150)을 제거하는 과정에서, 식각 방지막(140)은 캡핑막(130), 게이트 절연막(120) 등이 식각되는 것을 방지하는 역할을 할 수 있다. 제2 일함수 조절막(150)은 예를 들어, TiN으로 형성할 수 있다.
이어서, 도 10을 참조하면, 제2 일함수 조절막(150) 상에 제1 일함수 조절막(160)을 형성한다. 제1 일함수 조절막(160)은 예를 들어, TiAl으로 형성할 수 있다.
그리고, 제1 일함수 조절막(160) 상에 확산 조절막(170)을 형성한다. 확산 조절막(170)은 예를 들어, Ti로 형성할 수 있다. 그리고, 확산 조절막(170) 상에 트렌치를 채우는 게이트 메탈(180)을 형성한다. 게이트 메탈(180)은 확산 물질을 포함할 수 있으며, 확산 물질은 예를 들어 Al일 수 있다. 도시하지 않았으나, 열처리를 통해 게이트 메탈(180)에 포함된 확산 물질을 게이트 절연막(120)의 상부로 확산시킬 수 있다. 열처리에 따라 제1 일함수 조절막(160)에 포함된 Al도 확산될 수 있다.
다시 도 3을 참조하면, 평탄화 공정을 통해 층간 절연막(103)의 상면을 노출시킨다. 이에 따라, 기판(101)의 제1 영역(I)에는 N형 트랜지스터의 게이트가 완성되고, 기판(101)의 제2 영역(II)에는 P형 트랜지스터의 게이트가 완성된다.
이하에서는 도 11 내지 도 12를 참조하여 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기로 한다. 도 11 내지 도 12는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계의 도면들이다. 설명의 편의를 위해, 도 4 내지 도 10과 차이점을 중점으로 하여 설명하기로 한다.
도 11을 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법은, 층간 절연막(103)의 상면, 트렌치의 측벽, 바닥면을 따라서 실리콘을 함유하는 절연막(123)을 컨포말하게 형성한다. 절연막(123)의 실리콘 함유량은 약 10% 이상일 수 있고, 바람직하게는 약 20% 내지 30%일 수 있다. 절연막(123)은 예를 들어 HfO2, ZrO2 중 적어도 하나의 고유전 물질을 포함할 수 있다. 이 경우 절연막(123)은 예를 들어 약 10 Å의 두께로 형성할 수 있으나, 이에 한정되는 것은 아니다. 또한, 절연막(123)은 예를 들어 SiO2를 포함할 수도 있다. 이 경우 절연막(123)은 예를 들어 약 3 Å의 두께로 형성할 수 있으나 이에 한정되는 것은 아니다.
그리고, 절연막(123) 상에 실리콘을 비함유하는 고유전 물질막(121)을 형성한다. 고유전 물질막(121)은 예를 들어 HfO2, ZrO2 중 적어도 하나의 고유전 물질을 포함할 수 있다.
절연막(123) 및 고유전 물질막(121)은 CVD, ALD 등을 통해 형성할 수 있다.
이어서, 도 12를 참조하면, 절연막(123) 및 고유전 물질막(121)이 적층된 기판(101)을 열처리(210)하여, 절연막(123)에 함유된 실리콘을 고유전 물질막(121)으로 확산시킨다. 이에 따라, 절연막(123) 및 고유전 물질막(121)을 포함하고, 실리콘을 함유하는 게이트 절연막(120)이 완성된다. 게이트 절연막(120)의 실리콘 함유량은 약 10% 이하일 수 있고, 바람직하게는 약 3% 내지 7%일 수 있다. 이 때, 실리콘은 열처리(210)를 통해 절연막(123)으로부터 확산되므로, 게이트 절연막(120)의 실리콘의 함유량은 캡핑막(130) 방향으로 작아지는 농도 구배를 가질 수 있다.
이하에서는 도 13 내지 도 14를 참조하여 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기로 한다. 도 13 내지 도 14는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계의 도면들이다. 설명의 편의를 위해, 도 4 내지 도 10과 차이점을 중점으로 하여 설명하기로 한다.
도 13을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법은, 층간 절연막(103)의 상면, 트렌치의 측벽, 바닥면을 따라서 실리콘을 함유하는 절연막(123)을 컨포말하게 형성한다. 절연막(123)의 실리콘 함유량은 약 10% 이상일 수 있고, 바람직하게는 약 20% 내지 30%일 수 있다.
그리고, 절연막(123) 상에 실리콘을 비함유하는 고유전 물질막(121)을 형성한다. 고유전 물질막(121)은 예를 들어 HfO2, ZrO2 중 적어도 하나의 고유전 물질을 포함할 수 있다.
그리고, 고유전 물질막(121) 상에 실리콘을 함유하는 절연막(122)을 재형성한다. 절연막(122, 123)은 예를 들어 HfO2, ZrO2 중 적어도 하나의 고유전 물질을 포함할 수 있다. 이 경우 복수의 절연막(122, 123)의 전체 두께는 예를 들어 약 10 Å의 두께로 형성할 수 있으나, 이에 한정되는 것은 아니다. 또한, 절연막(122, 123)은 예를 들어 SiO2를 포함할 수도 있다. 이 경우 복수의 절연막(122, 123)의 전체 두께는 예를 들어 약 3 Å의 두께로 형성할 수 있으나 이에 한정되는 것은 아니다.
절연막(122, 123) 및 고유전 물질막(121)은 CVD, ALD 등을 통해 형성할 수 있다.
이어서, 도 14를 참조하면, 절연막(122, 123) 및 고유전 물질막(121)이 적층된 기판(101)을 열처리(210)하여, 절연막(122, 123)에 함유된 실리콘을 고유전 물질막(121)으로 확산시킨다. 이에 따라, 절연막(122, 123) 및 고유전 물질막(121)을 포함하고, 실리콘을 함유하는 게이트 절연막(120)이 완성된다. 게이트 절연막(120)의 실리콘 함유량은 약 10% 이하일 수 있고, 바람직하게는 약 3% 내지 7%일 수 있다.
도 15 및 도 16은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 15를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(9)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter; INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)에 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
도 16을 참조하면, 서로 이격된 제1 액티브 영역(310), 제2 액티브 영역(320), 제3 액티브 영역(330), 제4 액티브 영역(340)은 일 방향(예를 들어, 도 16의 상하방향)으로 길게 연장되도록 형성된다. 제2 액티브 영역(320), 제3 액티브 영역(330)은 제1 액티브 영역(310), 제4 액티브 영역(340)보다 연장 길이가 짧을 수 있다.
제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 타 방향(예를 들어, 도 16의 좌우 방향)으로 길게 연장되고, 제1 액티브 영역(310) 내지 제4 액티브 영역(340)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(351)은 제1 액티브 영역(310)과 제2 액티브 영역(320)을 완전히 교차하고, 제3 액티브 영역(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제4 액티브 영역(340)과 제3 액티브 영역(330)을 완전히 교차하고, 제2 액티브 영역(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제1 액티브 영역(310), 제4 액티브 영역(340)을 교차하도록 형성된다.
도시된 바와 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 액티브 영역(320)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 액티브 영역(310)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 액티브 영역(310)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 액티브 영역(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 액티브 영역(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 액티브 영역(340)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 액티브 영역(310, 320, 330, 340)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있다.
또한, 다수의 컨택(350)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(361)은 제2 액티브 영역(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(362)은 제3 액티브 영역(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.
예를 들어, 제1 풀업 트랜지스터(PU1), 제2 풀업 트랜지스터(PU2)은 도 2에서 설명한 구성을 가질 수 있고, 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)는 도 1에서 설명한 구성을 가질 수 있다.
도 17은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치는 로직 영역(410)과 SRAM 영역(420)을 포함할 수 있다.
도 1 내지 도 3에서 설명한 구성이 예를 들어, 로직 영역(410)에는 적용되고, SRAM 영역(420)에는 적용되지 않을 수 있다. 또한, 도 1 내지 도 3에서 설명한 구성이 예를 들어, 로직 영역(410) 및 SRAM 영역(420)에 모두 적용될 수도 있다. 또한, 도 1 내지 도 3에서 설명한 구성이 예를 들어, SRAM 영역(420)에는 적용되고, 로직 영역(410)에는 적용되지 않을 수 있다.
도 17에서는 예시적으로 로직 영역(410)과 SRAM 영역(420)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(410)과 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명이 적용될 수 있다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110; controller), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140; interface) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 19 내지 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 19는 태블릿 PC이고, 도 20은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않은 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
105a: 제1 트렌치 105b: 제2 트렌치
110a: 제1 인터페이스막 110b: 제2 인터페이스막
120a: 제1 게이트 절연막 120b: 제2 게이트 절연막
130a: 제1 캡핑막 130b: 제2 캡핑막
140a: 제1 식각 방지막 140b: 제2 식각 방지막
150: 제2 일함수 조절막 160: 제1 일함수 조절막
170a: 제1 확산 조절막 170b: 제2 확산 조절막
180a: 제1 게이트 패턴 180b: 제2 게이트 패턴

Claims (10)

  1. 기판 상에 실리콘을 비함유하는 고유전 물질막과, 실리콘을 함유하는 절연막을 적층하되, 상기 절연막은 HfO2, ZrO2 중 적어도 하나를 포함하고, 상기 절연막의 실리콘 함유량은 10% 내지 30%이고,
    상기 고유전 물질막과 상기 절연막이 적층된 기판을 열처리하여, 상기 절연막에 함유된 실리콘을 상기 고유전 물질막으로 확산시키는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 고유전 물질막 및 상기 절연막은 HfO2, ZrO2 중 적어도 하나의 물질을 포함하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 고유전 물질막은 HfO2, ZrO2 중 적어도 하나의 물질을 포함하고, 상기 절연막은 SiO2을 포함하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 고유전 물질막과 상기 절연막을 적층하는 것은, 상기 고유전 물질막 상에 상기 절연막을 형성하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 고유전 물질막과 상기 절연막을 적층하는 것은, 상기 절연막 상에 상기 고유전 물질막을 형성하는 반도체 장치의 제조 방법.
  6. 기판 상에, 트렌치를 포함하는 층간 절연막을 형성하고,
    상기 트렌치의 측벽과 바닥면을 따라, 실리콘을 비함유하는 고유전율의 제1 막과, 실리콘을 함유하는 제2 막을 적층하되, 상기 제1 막 및 상기 제2 막은 HfO2, ZrO2 중 적어도 하나의 물질을 포함하고, 상기 제2 막의 실리콘 함유량은 10% 내지 30%이고,
    상기 제1 막과 상기 제2 막이 적층된 기판을 열처리하여 상기 제2 막에 함유된 실리콘을 상기 제1 막으로 확산시켜, 제1 막과 제2 막을 포함하고, 실리콘을 함유하는 게이트 절연막을 완성하고,
    상기 트렌치 내에, 상기 게이트 절연막 상에 금속막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 삭제
  8. 삭제
  9. 제6항에 있어서,
    상기 제1 막과 상기 제2 막을 적층하는 것은, 상기 제1 막 상에 상기 제2 막을 형성하는 반도체 장치의 제조 방법.
  10. 제6항에 있어서,
    상기 제1 막과 상기 제2 막을 적층하는 것은, 상기 제2 막상에 상기 제1 막을 형성하는 반도체 장치의 제조 방법.
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