JPWO2006137371A1 - 半導体装置 - Google Patents

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Abstract

半導体基板上に、Ｐチャネル形成領域上に形成されたゲート絶縁膜及びゲート電極、並びにゲート側壁部を持つ第１の電界効果型トランジスタ領域と、Ｎチャネル形成領域上に形成されたゲート絶縁膜及びゲート電極、並びにゲート側壁部を持つ第２の電界効果型トランジスタ領域とを有する半導体装置において、第１及び第２の電界効果トランジスタ領域は、前記ゲート電極が、Ｍ（ｘ）Ｓｉ（１−ｘ）（０＜ｘ＜１）で表される金属Ｍのシリサイドを主成分とし、かつ前記ゲート電極の高さをｔ１、ゲート側壁部の高さをｔ２、ゲート長をＬとしたとき、ｔ１−ｔ２＜Ｌ／２を満たし、さらにＰチャネル形成領域上のゲート電極の高さがＮチャネル形成領域上のゲート電極の高さよりも高いことを特徴とする半導体装置。

Description

本発明は高誘電率絶縁膜とメタルゲート電極を有する半導体装置に関するものであり、特にＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の高性能化と高信頼性化に関する技術である。
トランジスタの微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイスの開発では、ポリシリコン（ｐｏｌｙ−Ｓｉ）電極の空乏化による駆動電流の劣化とゲート絶縁膜の薄膜化によるゲートリーク電流の増加が問題となっている。そこで、メタルゲート電極の適用により電極の空乏化を回避すると同時に、ゲート絶縁膜に高誘電率材料を用いて物理膜厚を厚くすることでゲートリーク電流を低減する複合技術が検討されている。メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を適切な値に設定可能でなければならない。ＣＭＯＳトランジスタで±０．５ｅＶ以下のＶｔｈを実現するためには、Ｎ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以下、望ましくは４．４ｅＶ以下の材料を、Ｐ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以上、望ましくは４．８ｅＶ以上の材料をゲート電極に用いる必要がある。
一方、９０ｎｍノード以降のＣＭＯＳＦＥＴでは、チャネル領域にかかる応力を制御して移動度の向上がなされており、メタルゲート同様重要な技術である。代表的な例としては文献１（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００３，ｐ．７３）には、電極シリサイド、素子分離、及びゲート電極とその側壁部を覆う堆積膜の応力制御を行なうことで、トランジスタの動作速度を５〜１０％向上させる技術が開示されている。（００１）面上でチャネル方向が［１１０］であるトランジスタについて一軸性の引っ張り応力をゲート長方向にかけた場合、Ｎ型チャネルの移動度は上がり、Ｐ型チャネルの移動度は下がると報告されている。従って、ＣＭＯＳＦＥＴへのメタルゲート電極導入に際しても応力による移動度劣化を誘起させないようにすることが重要である。
上記のＣＭＯＳデバイスを実現する手段として、図２ａに示すような、異なる仕事関数を持った異種の金属あるいは合金をＮ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴの電極にそれぞれ使い分けることでトランジスタのＶｔｈを制御する方法（デュアルメタルゲート技術）が提案されている。例えば、文献２（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００２，ｐ．３５９）には、ＳｉＯ２上に形成したＴａとＲｕの仕事関数はそれぞれ４．１５ｅＶと４．９５ｅＶであり、この二つの電極間で０．８ｅＶの仕事関数の変調が可能であると述べられている。なお、図２ａ中の１はシリコン基板、２は素子分離領域、１０６はエクステンション拡散領域、１０８はソース／ドレイン拡散領域、１１０はソース／ドレインシリサイド層、１１１は絶縁膜、１２５はＴａ金属、１２６はＲｕ金属、１２７はＷ金属、１２８はＳｉＯ２絶縁膜、１２９はゲート側壁を示す。
また、ｐｏｌｙ−Ｓｉ電極をＮｉ、Ｈｆ、Ｗなどで完全にシリサイド化したシリサイド電極に関する技術が最近注目されている。例えば、文献３（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００２，ｐ．２４７）および文献４（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００３，ｐ．３１５）には、図２ｂに示すような、ゲート絶縁膜にＳｉＯ２を用い、ゲート電極として、ＰやＢなどの不純物を注入したｐｏｌｙ−Ｓｉ電極をＮｉで完全にシリサイド化したＮｉシリサイド電極（ＰドープＮｉＳｉ，ＢドープＮｉＳｉ）を用いることにより、電極の仕事関数を最大で０．５ｅＶ変調させる技術が開示されている。この技術の特徴として、ＣＭＯＳのソース・ドレイン拡散領域の不純物活性化のための高温熱処理を行った後にｐｏｌｙ−Ｓｉ電極をシリサイド化することが可能であり、従来のＣＭＯＳプロセスと整合性が高いという利点がある。なお、図２ｂ中の１はシリコン基板、２は素子分離領域、１０６はエクステンション拡散領域、１０７はゲート側壁、１０８はソース／ドレイン拡散領域、１１０はソース／ドレインシリサイド層、１１１は絶縁膜、１１７はＳｉＯ２ゲート絶縁膜、１２３及び１２４はＮｉシリサイドゲート電極を示す。
また、文献５（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００４，ｐ．８３）には、ゲート絶縁膜としてＨｆＯｘ（Ｎ）を用いた場合、ＳｂやＢといった不純物を注入してもＮｉシリサイド及びＰｔシリサイドの実効仕事関数はほとんど変化しないことが示されており、この課題を解決するために、図２ｃに示すように、ゲート絶縁膜としてＨｆＯｘ（Ｎ）を用い、Ｎ型ＭＯＳＦＥＴのゲートにＮ＋ポリシリコン、Ｐ型ＭＯＳＦＥＴのゲートにＰｔＳｉを用いたＣＭＯＳの形成方法が開示され、ＰＭＯＳのＶｔｈ：０．３９Ｖ、ＮＭＯＳのＶｔｈ：０．０８Ｖであることが示されている。さらに、同文献にはゲート絶縁膜としてＨｆＯｘ（Ｎ）を用いた場合、ＰｔとＳｉの比率をＰｔ：Ｓｉ＝１：１からＰｔ：Ｓｉ＝１０：１にすると、実効仕事関数がミッドギャップである４．６ｅＶからＰＭＯＳに好適な４．８６ｅＶに変化することが示されている。この理由として金属濃度が高いシリサイド電極を、高誘電率絶縁膜としてのＨｆＯＮ上に形成すると、シリサイド化前のｐｏｌｙ−Ｓｉ／ＨｆＯＮ界面で生じるフェルミレベルのピンニングの影響が解消され、そのために、ほぼシリサイド本来の仕事関数の値がゲート電極に反映されると述べられている。なお、図２ｃ中の１はシリコン基板、２は素子分離領域、１０６はエクステンション拡散領域、１０７はゲート側壁、１０８はソース／ドレイン拡散領域、１１０はソース／ドレインシリサイド層、１１７はＳｉＯ２ゲート絶縁膜、１１８はＨｆＯＮゲート絶縁膜、１２１はＮ＋ポリシリコンゲート電極、１２２はＰｔシリサイドゲート電極を示す。
また、文献６（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００４，ｐ．９１）にはＨｆＳｉＯＮ上のＮｉＳｉゲートのＮｉとＳｉの組成比を変えることにより実効仕事関数を変化しうることが開示されている。同文献には、図２ｄに示すようにＮ型ＭＯＳＦＥＴのゲートにＮｉＳｉ２、Ｐ型ＭＯＳＦＥＴのゲートにＮｉ３Ｓｉを用いることによって電極の実効仕事関数がそれぞれ４．４ｅＶ及び４．８ｅＶに変化される技術が示されている。なお、図２ｄ中の１はシリコン基板、２は素子分離領域、１０６はエクステンション拡散領域、１０７はゲート側壁、１０８はソース／ドレイン拡散領域、１１０はソース／ドレインシリサイド層、１１７はＳｉＯ２ゲート絶縁膜、１１８はＨｆＯＮゲート絶縁膜、１２３及び１２４はＮｉシリサイドゲート電極を示す。
また、特許公報１（特開２００５−８５９４９号公報）には、図２ｅに示すようにゲート側壁部とシリコン層で溝部を形成し、Ｎ型ＭＯＳＦＥＴ領域には真性シリコンよりも仕事関数の小さい金属、Ｐ型ＭＯＳＦＥＴ領域には真性シリコンよりも仕事関数の大きい金属を堆積してシリコン層と反応させることで、Ｎ型及びＰ型ＭＯＳＦＥＴに適した仕事関数を有するシリサイド電極を形成している。この技術では、シリコン層を薄くすることでゲート電極のフルシリサイド化とソース・ドレイン拡散領域のシリサイドも同時に形成可能であることが述べられている。なお、図２ｅ中の１はシリコン基板、２は素子分離領域、３はゲート絶縁膜、９はエクステンション拡散領域、１０はゲート側壁、１３及び１４はシリサイド電極、１９はソース／ドレイン拡散領域、２０及び２１はソース／ドレインシリサイド層、１１１は絶縁膜を示す。
しかしながら、上記の従来技術にはそれぞれ以下のような課題が存在する。
第一に、異なる仕事関数を持った異種の金属あるいは合金を作り分けるデュアルメタルゲート技術は、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのどちらかのゲート上に堆積された層をエッチング除去するプロセスが必要であり、そのエッチングの際にゲート絶縁膜の品質を劣化させてしまうため、素子の特性や信頼性が損なわれるという課題がある。
第二に、不純物がドープされたシリサイド電極でＶｔｈを変調する技術は、文献５に述べられているように、ゲート絶縁膜に高誘電率材料を用いた場合には、ゲート電極の仕事関数を制御できないという課題がある。
第三に、Ｎ型ＭＯＳＦＥＴにＮ＋ポリシリコンのゲート、Ｐ型ＭＯＳＦＥＴにＰｔＳｉのゲートを作り分ける技術では、Ｐ型ＭＯＳＦＥＴではシリサイド電極を用いるためポリシリコンのゲート空乏化を抑えられ特性を向上できるが、Ｎ型ＭＯＳＦＥＴでは従来のポリシリコン電極を用いるためゲート空乏化を抑えられずＮ型ＭＯＳＦＥＴの特性を向上できないという課題がある。
第四に、Ｐ型ＭＯＳＦＥＴにＰｔＳｉ（Ｐｔ：Ｓｉ＝１０：１）を用いる技術では、シリサイドの金属組成が高いために、シリサイド化後、未反応の金属部分のみを選択的に除去する選択エッチング工程においてシリサイド部分もエッチングされてしまい、選択エッチングができないという課題がある。
第五に、Ｐ型ＭＯＳＦＥＴにＮｉ３Ｓｉ、Ｎ型ＭＯＳＦＥＴにＮｉＳｉ２を作り分けることによって仕事関数を変調させる技術は、高誘電率ゲート酸化膜上で実効仕事関数を制御でき効果的な技術ではあるが、素子特性や信頼性の点で不十分である。
第六に、シリコン層を薄くすることでゲート電極のフルシリサイド化とソース・ドレイン拡散領域のシリサイドを同時に形成する方法においても、素子特性や信頼性の点で不十分である。
本発明は、上記従来技術の課題を鑑み、素子特性や信頼性が向上した半導体装置を提供することを目的としている。
本発明に係る第一の半導体装置は、半導体基板上に、Ｐチャネル形成領域上に形成されたゲート絶縁膜及びゲート電極、並びにゲート側壁部を持つ第１の電界効果型トランジスタ領域と、Ｎチャネル形成領域上に形成されたゲート絶縁膜及びゲート電極、並びにゲート側壁部を持つ第２の電界効果型トランジスタ領域とを有する半導体装置であって、第１及び第２の電界効果トランジスタ領域は、前記ゲート電極が、Ｍ（ｘ）Ｓｉ（１−ｘ）（０＜ｘ＜１）で表される金属Ｍのシリサイドを主成分とし、かつ前記ゲート電極の高さをｔ１、ゲート側壁部の高さをｔ２、ゲート長をＬとしたとき、ｔ１−ｔ２＜Ｌ／２を満たし、さらにＰチャネル形成領域上のゲート電極の高さがＮチャネル形成領域上のゲート電極の高さよりも高い。
本発明に係る半導体装置において、前記ゲート電極の高さをｔ１、ゲート側壁部の高さをｔ２としたとき、ｔ１−ｔ２＜０を満たすことが好ましい。
また本発明に係る半導体装置において、前記Ｎチャネル形成領域上のゲート電極の高さがＰチャネル形成領域上のゲートの高さの１／２よりも低いことが好ましい。
また本発明に係る半導体装置において、前記ゲート絶縁膜が、ＨｆもしくはＺｒからなるＡ元素とＳｉもしくはＡｌからなるＢ元素を含む金属酸化物、または、これら金属酸化物に窒素が導入された金属酸窒化物を含むことが好ましく、前記金属酸化物もしくは金属酸窒化物のＡ元素とＢ元素のモル比率（Ａ／（Ａ＋Ｂ））が０．３以上０．７以下であることがより好ましい。
また本発明に係る半導体装置において、前記ゲート絶縁膜が、シリコン酸化膜もしくはシリコン酸窒化膜と、ＨｆもしくはＺｒを含む層との積層構造を有することが好ましい。
また本発明に係る半導体装置において、前記ゲート電極は、少なくとも前記ゲート絶縁膜に接する部分において、Ｍ（ｘ）Ｓｉ（１−ｘ）（０＜ｘ＜１）で表される金属Ｍのシリサイドを主成分とし、かつ、Ｐチャネル形成領域上のゲート電極に含まれる前記シリサイドでは０．６＜ｘ＜０．８である領域、Ｎチャネル形成領域上のゲート電極に含まれる前記シリサイドでは０．３＜ｘ＜０．５５である領域を有することが好ましい。
また本発明に係る半導体装置において、前記金属Ｍが、サリサイドプロセスによりシリサイドを形成し得る金属であることが好ましく、前記金属Ｍが、Ｎｉ又はＰｔであることがより好ましい。
また本発明に係る半導体装置において、前記金属ＭがＮｉ又はＰｔであり、前記ゲート電極は、少なくとも前記ゲート絶縁膜に接する部分において、Ｍ（ｘ）Ｓｉ（１−ｘ）（０＜ｘ＜１）で表される金属Ｍのシリサイドを主成分とし、かつ、Ｐチャネル形成領域上のゲート電極に含まれる前記シリサイドでは０．７＜ｘ＜０．８である領域、Ｎチャネル形成領域上のゲート電極に含まれる前記シリサイドでは０．４５＜ｘ＜０．５５である領域を有することが好ましい。
また本発明に係る半導体装置において、Ｐチャネル形成領域上のゲート電極は、少なくとも前記ゲート絶縁膜に接する部分においてＭ３Ｓｉ相を主成分として含むシリサイド領域を有し、Ｎチャネル形成領域上のゲート電極は、少なくとも前記ゲート絶縁膜に接する部分においてＭＳｉ相もしくはＭＳｉ２相を主成分として含むシリサイド領域を有することが好ましい。
なお、本明細書において、「高誘電率」（Ｈｉｇｈ−ｋ）とは、一般にゲート絶縁膜として従来用いられていた二酸化ケイ素（ＳｉＯ２）からなる絶縁膜と区別するために用いられるものであり、二酸化ケイ素の誘電率よりも概して誘電率が高いことを意味し、その具体的数値等は特に限定されるものではない。
本発明によれば、シリサイドをゲート電極に用いることによりゲート電極の空乏化を回避するだけでなく、シリサイド電極が及ぼす歪に起因する絶縁膜の信頼性低下を抑制し、シリサイド電極が及ぼすチャネルＳｉの歪に起因するＮＭＯＳＦＥＴの移動度低下を抑え、ＰＭＯＳＦＥＴの移動度向上が実現できる。
また、製造工程における下記の改善効果を得ることができる。
（１）シリサイド化後もしくはシリサイド化反応中にシリサイド層がゲート側壁部から飛び出さないように制御でき、形状異常によるパーティクルの増加を回避できる。
（２）ゲート側面の露出が抑えられるため、ゲート側面からの金属供給による、金属組成制御の不安定性が改善される。
その結果、フルシリサイド化技術を用いたメタルゲートＣＭＯＳＦＥＴの性能と信頼性を向上させることが可能である。
本発明の半導体装置の実施形態に関わる断面図。 従来の半導体装置の断面図。 従来の半導体装置の断面図。 従来の半導体装置の断面図。 従来の半導体装置の断面図。 従来の半導体装置の断面図。 シリサイドの形成メカニズムを説明するための模式図。 歪形成のメカニズムを説明するための模式図。 電子及び正孔の移動度とシリサイド高さとの関係を示す図。 電子及び正孔の移動度とシリサイド高さとの関係を示す図。 本発明の第１の実施形態に関わる製造方法を説明するための工程断面図。 本発明の第２の実施形態に関わる製造方法を説明するための工程断面図。 本発明の第３の実施形態に関わる製造方法を説明するための工程断面図。 ゲート絶縁膜不良とシリサイド高さとの関係を示すグラフ。 歪形成のメカニズムを示す模式図。 歪形成のメカニズムを説明するためのグラフ。 歪形成のメカニズムを説明するためのグラフ。 歪形成のメカニズムを説明するための模式図。 本発明の実施形態に沿って作製したＦＥＴのドレイン電流のゲート電圧依存性を示すグラフ。 本発明の実施形態に沿って作製したＦＥＴの電子及び正孔の移動度を示すグラフ。 本発明の実施形態に沿って作製したＦＥＴの信頼性評価結果を示すグラフ。
以下、本発明を実施形態に基づき詳細に説明する。
本発明は、シリサイド材料を用いたメタルゲートを有するＭＯＳＦＥＴを形成した場合、きわめて大きな応力がゲート絶縁膜とチャネル形性領域に誘起され、絶縁膜の信頼性とチャネル領域の移動度に影響を及ぼし、この応力はシリサイド電極の高さに依存し、このシリサイド電極の高さを制御することによってＣＭＯＳの良好な動作が達成されることに基づくものである。
Ｎｉシリサイド膜をゲート電極として用いた場合を例に取り説明すると、上記の現象は、ポリシリコンとＮｉを反応させシリサイド化するときに生じるポリシリコンの体積膨張に由来する。フルシリサイド化技術によるゲート電極の形成では、ゲート絶縁膜とゲート側壁とで囲まれたポリシリコン上部開口部に金属Ｎｉを堆積し、加熱することによってゲート絶縁膜界面まで全領域をシリサイド化するが、このとき、ポリシリコンはＮｉが入ることにより膨張し体積が増加する。ゲート電極部分は、ゲート絶縁膜とゲート側壁とで囲まれているため、ポリシリコンは開口している上方に体積増加を起こし、また、ゲート側壁部とゲート絶縁膜には応力が誘起される。Ｎｉによるシリサイド化は、図３に示すように、ポリシリコンとＮｉシリサイドとの界面でＮｉがポリシリコン中に拡散することによって進行し、形成されたＮｉシリサイドは上方に押し上げられ、結果として、図３に示すような柱状に形成される。
このようなシリサイドの形成過程に起因して２種類の歪がシリサイド電極にかかる。
第一の歪は、シリサイドの形成過程において未反応の金属Ｎｉの存在により引き起こされる歪である。
形成されるＮｉシリサイドは、その体積が、シリサイド化のために消費された金属Ｎｉの体積と反応したポリシリコン本来の体積との和よりも小さい。したがって、金属Ｎｉがポリシリコン上面より供給される場合、消費されたＮｉ金属の体積と置換する形でＮｉシリサイドがせり上がる。
しかしながら、Ｎｉシリサイド上面がゲート側壁上端より上方へ突出し、Ｎｉシリサイド側面部が露出した場合、Ｎｉシリサイド側面部からも金属Ｎｉが供給されるために、上面で消費される金属Ｎｉの体積に比較して、Ｎｉシリサイドのせり上がり量が大きくなる。Ｎｉシリサイド上には未反応のＮｉ金属が存在するため、上記のように、上面で消費される金属Ｎｉの体積よりＮｉシリサイドのせり上がり量が大きくなった場合、Ｎｉシリサイドの膨張が上部の未反応金属Ｎｉにより抑えられることになり、結果、ゲート側壁部及びゲート絶縁膜に非常に大きな応力が働く。発明者らは、ゲート電極の高さをｔ１、ゲート側壁部の高さをｔ２、ゲート長をＬとしたとき、ｔ１−ｔ２＞Ｌ／２となった場合に、大きな応力によりゲート絶縁膜の信頼性が極端に劣化することを見出した。
これは、フルシリサイド化工程でシリサイド上面面積よりもシリサイド側面部面積が大きくなるために、シリサイド側面から導入されるＮｉ量が優勢となり、上述したメカニズムにより、ゲート絶縁膜に大きな応力が働くためである。従って、ゲート絶縁膜の信頼性を確保するためにはｔ１−ｔ２＜Ｌ／２となるようにゲート側壁とポリシリコンの高さの調節を行なう必要がある。好ましくは、ｔ１−ｔ２＜０の場合、すなわち、シリサイドがゲート側壁部より低い場合であり、この場合には、シリサイド側面部からのＮｉの拡散が無く、ゲート絶縁膜の信頼性を大きく損なう上記メカニズムによる応力の発生は起こり得ない。
一方、ｔ１−ｔ２＜Ｌ／２を満たす場合であっても、シリサイド化にともなうポリシリコンの体積膨張により、第２の歪みとしてチャネル部に歪がかかる。この歪は、電子の移動度を減少させ、正孔の移動度を増加させる方向に働く。また、チャネル部に生じる歪には、シリサイド高さの依存性があり、シリサイド高さが高いほど大きな歪がチャネル部に生じる。従って、ＮチャネルＭＯＳＦＥＴの移動度減少を抑え、ＰチャネルＭＯＳＦＥＴの移動度を増加させるためには、Ｎチャネル上のシリサイドゲート電極高さを低くし、Ｐチャネル上のシリサイドゲート電極高さを、上述したゲート側壁との関係における制限を越えない範囲で高くすることが重要である。
上記ｔ１−ｔ２＜Ｌ／２を満たす場合に生じる第２の歪の発生原理は以下のように考えられる。歪の開放は、シリサイド化による体積変化分を膜厚の変化として開放することで実現できる。このとき、体積変化圧力が膜厚の変化を抑制する力を上回れば膜厚の変化が起こる。図４に示すように、膜厚変化を抑制する力は、既にその時点で形成されたシリサイドと側壁絶縁膜との密着力βによるため、シリサイド膜厚ａ１に比例し、β＊ａ１と表すことができる。シリサイド化の際の体積膨張圧力をＰとすると、体積変化分を膜厚の変化として開放できるシリサイドゲート電極の臨界膜厚ａｃ（＝Ｐ／β）が得られ、ａ１≦ａｃでは体積変化により歪は開放される。従って、図５に示すようにＮＭＯＳＦＥＴではフルシリサイドゲート電極高さａ１ｎ≦ａｃとして移動度の劣化を回避することが望ましい。一方、ＰＭＯＳＦＥＴでは歪が開放されない方が移動度の向上が期待できるため、フルシリサイドゲート電極高さａ１ｐ＞ａｃとして移動度を向上させることが望ましい。従って、ＮＭＯＳＦＥＴのゲート電極の高さａ１ｎよりＰＭＯＳＦＥＴのゲート電極の高さａ１ｐの方が高いことが望まれる。実際のデバイスでは、図５の破線に示すように体積膨張を抑制しようとする力が働きつつも体積膨張が進行するような状況になるため、明確な臨界膜厚ａｃの値を得ることはできず、従ってａ１ｐ＞ａ１ｎの関係を満たすことが重要な要件と考えられる。
特に、ＰＭＯＳＦＥＴのシリサイド組成がＮＭＯＳＦＥＴに用いられるシリサイド組成よりも金属組成が多く、同じＳｉ量を含む場合の体積比が、ＰＭＯＳＦＥＴ用シリサイドがＮＭＯＳＦＥＴ用シリサイドのｋ倍であるような場合には、体積膨張圧力がＰＭＯＳＦＥＴ側でｋ倍となるため、ＰＭＯＳＦＥＴ側の歪を開放させないためには、図６に示すようにａ１ｐ＞ｋ＊ａｃであることが望ましい。従ってこのような場合は、ａ１ｐ＞ｋ＊ａ１ｎという関係があることが望ましいといえる。Ｎｉ３ＳｉをＰＭＯＳＦＥＴに、ＮｉＳｉをＮＭＯＳＦＥＴに用いた場合はｔ１ｐ＞２＊ｔ１ｎの関係、すなわちＮＭＯＳＦＥＴ用シリサイド電極の高さがＰＭＯＳＦＥＴ用シリサイド電極の高さの１／２未満であることが望ましい。
本発明においては、ゲート電極形成用の金属として、低温でポリシリコン（ｐｏｌｙ−Ｓｉ）を完全にシリサイド化できる金属を用いることが好ましい。具体的には、ソース・ドレイン拡散領域のコンタクト領域に形成されている金属シリサイドの抵抗値を増大させない温度である３５０〜５００℃の範囲でシリサイド化できる金属を用いることが望ましい。さらに、これらの温度の範囲でＳｉの濃度が高い結晶相と金属の濃度が高い結晶相の両方を形成可能な金属を用いることが望ましい。このような金属を用いてｐｏｌｙ−Ｓｉ電極をシリサイド化することにより自己整合的に電極の組成を決定することが可能となりプロセスのバラツキを抑えることが可能になる。以上の観点から、シリサイドの金属ＭとしてＮｉもしくはＰｔが好適である。ＮｉもしくはＰｔを用いることにより４５０℃以下のアニールでｐｏｌｙ−Ｓｉを完全にシリサイド化することが可能であり、金属Ｍの供給量を変えるだけで段階的に結晶相を制御することができるからである。
ゲート電極を構成する金属Ｍシリサイドの組成は、Ｍ（ｘ）Ｓｉ（１−ｘ）（０＜ｘ＜１）で表されるとき、少なくともゲート絶縁膜に接する部分において、好ましくは高誘電体絶縁膜に接している側の領域において、Ｐ型ＭＯＳＦＥＴのゲート電極に用いる金属Ｍシリサイドでは０．６＜ｘ＜０．８、かつＮ型ＭＯＳＦＥＴのゲート電極に用いる金属Ｍシリサイドでは０．３＜ｘ＜０．５５であることが望ましい。これは、金属シリサイドの結晶相は、主として、ＭＳｉ２、ＭＳｉ、Ｍ３Ｓｉ２、Ｍ２Ｓｉ、Ｍ３Ｓｉに分類され、熱履歴によりこれらの混合物も形成可能であるからである。Ｐ型ＭＯＳＦＥＴのゲート電極に用いるシリサイドはＭ３Ｓｉ相を主成分として含むことが好ましく、かつＮ型ＭＯＳＦＥＴのゲート電極に用いるシリサイドはＭＳｉ相またはＭＳｉ２相を主成分として含むことが望ましい。また、ｘが０．８以上の金属比率をもつシリサイドは、シリサイド化後、未反応の金属部分のみを選択的に除去する選択エッチング工程においてシリサイド部分もエッチングされやすくなり、選択エッチングが困難になる。また、ｘが０．３以下の金属組成を持つシリサイドは金属的ではなくなりゲートの空乏化を引き起こしやすくなる。さらに最適な値としては、Ｐ型ＭＯＳＦＥＴのゲート電極に用いるシリサイドでは０．７＜ｘ＜０．８、かつＮ型ＭＯＳＦＥＴのゲート電極に用いるシリサイドでは０．４５＜ｘ＜０．５５であることが望ましい。すなわち、Ｐ型ＭＯＳＦＥＴのゲート電極に用いられるシリサイドがＭ３Ｓｉ相を主成分として含み、Ｎ型ＭＯＳＦＥＴのゲート電極に用いられるシリサイドがＭＳｉ相を主成分として含むことが望ましい。
このようなシリサイドメタル電極を用いた場合、ゲート絶縁膜に用いる高誘電体絶縁膜には、ＨｆもしくはＺｒからなるＡ元素と、ＳｉもしくはＡｌからなるＢ元素を含む金属酸化物が好適であり、さらに望ましくは、これら金属酸化物に窒素が導入された金属酸窒化物が好適である。窒素の導入により高誘電体絶縁膜の結晶化が抑えられ、ＣＭＯＳＦＥＴの信頼性が大きく向上するからである。また、金属酸化物もしくは金属酸窒化物のＡ元素とＢ元素のモル比率（Ａ／（Ａ＋Ｂ））が０．３以上０．７以下であることが望ましい。この範囲で、低電力ＣＭＯＳにとって必要なＶｔｈ：±０．３５Ｖが得られる。さらに望ましくは金属酸化物もしくは金属酸窒化物のＡ元素とＢ元素のモル比率（Ａ／（Ａ＋Ｂ））が０．４以上０．６以下である。この範囲で、さらに高速なＣＭＯＳにとって必要なＶｔｈ：±０．３Ｖが得られる。
本発明におけるゲート絶縁膜は、シリコン酸化膜もしくはシリコン酸窒化膜と、上記の高誘電体絶縁膜との積層構造を有することが好ましく、より優れた素子特性を得ることができる。
以上に説明したＣＭＯＳトランジスタの一実施形態の構造図を図１に示す。図中の１はシリコン基板、２は素子分離領域、３はゲート絶縁膜、４はゲート電極、９はエクステンション拡散領域、１０はゲート側壁、１１はエッチングストップ層、１２は層間絶縁膜、１９はソース／ドレイン拡散領域を示す。
上述の構造によれば、従来用いられてきたｐｏｌｙ−Ｓｉゲート電極の空乏化による、トランジスタのドレイン電流の減少を抑制できるだけでなく、シリサイド電極が及ぼす歪に起因する絶縁膜の信頼性低下を抑制し、さらに、シリサイド電極が及ぼすチャネルＳｉの歪に起因するＮＭＯＳＦＥＴの移動度低下を抑え、ＰＭＯＳＦＥＴの移動度向上が実現できる。
また、以下に示す製造工程における下記の改善効果を得ることができる。
（１）シリサイド化後もしくはシリサイド化反応中にシリサイド層がゲート側壁部から飛び出さないように制御でき、形状異常によるパーティクルの増加を回避できる。
（２）ゲート側面の露出が抑えられるため、ゲート側面からの金属供給による、金属組成制御の不安定性が改善される。
なお、上記の説明では、ゲート電極の組成や結晶相の深さ方向の分布については言及していないが、ＭＯＳＦＥＴのＶｔｈはゲート絶縁膜とそれに接するゲート電極の組み合わせで決定されるため、ゲート電極とゲート絶縁膜の接する部分の構成元素や組成、結晶相が本発明の条件を満たしていれば、ゲート絶縁膜に接していない部分のゲート電極の構成元素や結晶相が異なっていたとしても、あるいはゲート電極が深さ方向に沿った組成変化を有する場合でも、本発明における効果を得ることができる。
以下、本発明の実施形態を、図面を参照して説明する。
（第１の実施形態）
本発明の半導体装置の製造方法について図７（ａ）〜（ｋ）を用いて説明する。
まず、図７（ａ）に示すようにシリコン基板１の表面領域にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域２を形成する。続いてシリコン基板にチャネル形成領域を形成するためのイオン注入及び活性化を行なった後、ゲート絶縁膜３を形成する。ゲート絶縁膜としては、金属酸化物、金属シリケート、金属酸化物もしくは金属シリケートに窒素が導入された高誘電率絶縁膜、シリコン酸化膜、シリコン酸窒化膜を用いることができる。これらの中でも、ＨｆもしくはＺｒを含む金属酸化膜もしくは金属酸窒化膜からなる高誘電率膜、シリコン酸化膜、シリコン酸窒化膜が好ましい。これらは、高温の熱処理に対して安定であると同時に、膜中の固定電荷の少ない膜が得られやすいためである。また、高誘電率膜を用いた場合、シリコン基板とゲート絶縁膜との界面における界面準位を減らし、高誘電率絶縁膜中の固定電荷の影響をより小さくするため、高誘電率絶縁膜とシリコン基板との間にシリコン酸化膜もしくはシリコン酸窒化膜を導入してもよい。高誘電率膜としてはＨｆＳｉＯＮ膜がより好ましい。
次に、ゲート絶縁膜３上に第１のシリコン層４及び第１の犠牲絶縁膜層５を形成する。第一のシリコン層４としては、ポリシリコンをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積することができる。ポリシリコンに代えてアモルファスシリコンを堆積してもよく、また、スパッタ法で堆積してもよい。第１の犠牲絶縁膜層５の材料としては、後の除去工程でゲート側壁１０や犠牲層間絶縁膜１２に対して選択比がとれるものを用いることができる。
次に、図７（ｂ）に示すように、Ｐ型ＭＯＳＦＥＴ領域の第１の犠牲絶縁膜５をリソグラフィー技術およびエッチング技術により除去する。
次に、図７（ｃ）に示すように、フッ酸で第１のシリコン層４上の自然酸化膜を除去した後、Ｓｉ選択成長法により、Ｐ型ＭＯＳＦＥＴ領域の第１のシリコン層４上にシリコンを選択成長させる。その後、基板全面に、第２の犠牲絶縁膜７を堆積する。第２の犠牲絶縁膜材料もまた、後の除去工程でゲート側壁１０や犠牲層間絶縁膜１２に対して選択比がとれるものを用いることができ、第１の犠牲絶縁膜５と同じ材料を用いてもよい。
次に、ゲート絶縁膜３と、第１のシリコン層４及びＳｉ選択成長シリコン層６からなるシリコン層８と、第２の犠牲絶縁膜層７とから成るＰ型ＭＯＳＦＥＴ領域、並びにゲート絶縁膜３と、第１のシリコン層４と、第１の犠牲絶縁膜層５と、第２の犠牲絶縁膜７とから成るＮ型ＭＯＳＦＥＴ領域を、リソグラフィー技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いてゲート電極形状に加工する。
引き続いて、このゲート電極形状に加工されたパターンをマスクとして、イオン注入を行ない、エクステンション拡散領域９を自己整合的に形成する。
次に、一層以上の絶縁膜を堆積し、その後エッチバックをすることによってゲート側壁１０を形成する（図７（ｄ））。
引き続いて、ゲート電極形状パターン及びゲート側壁１０をマスクにして再度イオン注入を行ない、活性化アニールを経てソース／ドレイン拡散領域１９を形成する。
次に、図７（ｅ）に示すように、基板全面にエッチングストップ層１１、ここではシリコン窒化膜を堆積する。
さらに、犠牲層間絶縁膜１２、ここでは常圧ＣＶＤ法によるシリコン酸化膜を形成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術によって平坦化する。続いて、エッチバックを行なうことによりエッチングストップ層１１の上部を露出させ、露出したエッチングストップ層を選択的にエッチングして、ゲート電極形状パターン上部の第２の犠牲絶縁膜層７を露出させる（図７（ｆ））。
次に、図７（ｇ）示すように、犠牲層間絶縁膜１２に対して選択的なエッチング条件を用いて、第１の犠牲絶縁膜層５及び第２の犠牲絶縁膜層７を除去する。結果、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域間で高さが異なり、いずれの領域においてもゲート側壁１０の上端部よりも低い、シリコン層を得ることができる。
Ｐ型ＭＯＳＦＥＴ領域における第２の犠牲絶縁膜層７の膜厚、Ｎ型ＭＯＳＦＥＴ領域における第１の犠牲絶縁膜層５及び第２の犠牲絶縁膜層７の膜厚の合計は、これらの層が除去された後、そのままゲート側壁で形成される溝部の深さとなる。従って、溝部の深さが、シリコン層のシリサイド化による高さ変化量（増加分）−（最長ゲート長／２）よりも深くなるように、第１の犠牲絶縁膜層５及び第２の犠牲絶縁膜層７の膜厚を設定しておく。例えば、Ｐ型領域に高さ１００ｎｍのＮｉ３Ｓｉフルシリサイド電極を形成しようとした場合、シリコン層はＮｉ３Ｓｉ化で２．１５倍に堆積膨張するため、シリコン層の厚さを４６．５ｎｍ、第１の犠牲絶縁膜層５と第２の犠牲絶縁膜層の厚さの合計を少なくとも５３．５ｎｍ以上にしておく。
次に、図７（ｈ）に示すように、シリコン層８及びシリコン層４を完全にシリサイド化し、第１のシリサイド電極１３及び第２のシリサイド電極１４とした。シリコン層８及び４のシリサイド化に用いる金属は、Ｎｉ、Ｐｔ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂやそれらの合金などから選択できる。シリサイド電極１３及びシリサイド電極１４はそれぞれ異なる金属組成もしくは異なる不純物イオンが導入され、仕事関数制御がなされている。ゲート絶縁膜が酸化膜もしくは酸窒化膜の場合、Ｎ型ＭＯＳＦＥＴではシリコン層にＰ、Ａｓ、Ｓｂを、Ｐ型ＭＯＳＦＥＴではシリコン層にＢ、Ａｌ、Ｇａを注入した後でシリサイド化反応を行なうことで、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴそれぞれに適した仕事関数のシリサイド電極を得ることができる。また、ゲート絶縁膜に高誘電率絶縁膜が含まれる場合、Ｎ型ＭＯＳＦＥＴのシリサイド電極よりもＰ型ＭＯＳＦＥＴのシリサイド電極の金属組成を大きくすることで、同様に、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴそれぞれに適した仕事関数を得ることができる。特に、ＨｆＳｉＯＮもしくはＨｆＳｉＯを含むゲート絶縁膜を用いた場合、Ｎ型ＭＯＳＦＥＴのゲートにはＮｉＳｉもしくはＮｉＳｉ２、Ｐ型ＭＯＳＦＥＴのゲートにはＮｉ３Ｓｉを用いることでそれぞれに最適な仕事関数を得ることができる。組成の制御は、堆積金属量とシリコン層の膜厚の制御により行なうことができる。しかし、シリコン層がゲート側壁部よりも突出している場合、突出したゲート電極側面部からの金属の回りこみにより、特に短ゲート長において金属供給量過多になってしまう。この場合、特に単ゲート長において所望の組成のシリサイド電極が得られなくなる。本実施形態の場合、シリコン層の側面部が露出していないため、ゲート電極側面からの金属回りこみを回避することが可能であり、所望の仕事関数を得ることができる。
また、本実施形態の半導体装置の製造方法を用いた場合、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域のシリコン膜厚を制御することで異なる金属組成シリサイドを一度の金属堆積と熱処理で形成することも可能である。例えば、Ｎ型ＭＯＳＦＥＴにＮｉＳｉ、Ｐ型ＭＯＳＦＥＴにＮｉ３Ｓｉを１度のＮｉスパッタと熱処理で形成しようとした場合、３０ｎｍのＮｉスパッタ量に対して、Ｎ型ＭＯＳＦＥＴ領域のシリコン層の高さを３０ｎｍ、Ｐ型ＭＯＳＦＥＴ領域のシリコン層の高さを２０ｎｍになるようにしておけば、３００℃〜５００℃の窒素雰囲気の熱処理により一度に両者を形成することができる。このとき、できあがりのＮｉＳｉの高さは３３ｎｍであり、Ｎｉ３Ｓｉの高さは４３ｎｍとなる。
（第２の実施形態）
本発明の半導体装置の他の製造方法について図８（ａ）から（ｆ）を用いて説明する。
まず、図８（ａ）に示すようにシリコン基板１の表面領域に素子分離領域２を形成する。続いてシリコン基板にチャネル形成領域を形成するためのイオン注入及び活性化を行なった後、ゲート絶縁膜３を形成する。続いて、ゲート絶縁膜３上に第１のシリコン層４及び第１の犠牲絶縁膜５を形成する。
次に、図８（ｂ）に示すように、Ｐ型ＭＯＳＦＥＴ領域の第１の犠牲絶縁膜層５をリソグラフィー技術およびエッチング技術により除去する。
次に、図８（ｃ）に示すように、フッ酸で第１のシリコン層４上の自然酸化膜を除去した後、Ｎ型ＭＯＳＦＥＴ領域及びＰ型ＭＯＳＦＥＴ領域にＣＶＤ法もしくはスパッタ法を用いて第２のシリコン層２２を堆積する。続いて、第２の犠牲絶縁膜層７を堆積する。
次に、ゲート絶縁膜３と、第１のシリコン層４及び第２のシリコン層２２から成るシリコン層８と、第２の犠牲絶縁膜層７とからなるＰ型ＭＯＳＦＥＴ領域、並びにゲート絶縁膜３と、第１のシリコン層４と、第１の犠牲絶縁膜層５と、第２のシリコン層２２と、第２の犠牲絶縁膜層７とからなるＮ型ＭＯＳＦＥＴ領域を、リソグラフィー技術及びＲＩＥ技術を用いてゲート電極形状に加工する。
引き続いて、このゲート電極形状に加工されたパターンをマスクとして、イオン注入を行ない、エクステンション拡散領域９を自己整合的に形成する。
次に、一層以上の絶縁膜を堆積し、その後エッチバックをすることによってゲート側壁１０を形成する（図８（ｄ））。
引き続いて、ゲート電極形状パターン及びゲート側壁１０をマスクにして再度イオン注入を行ない、活性化アニールを経てソース／ドレイン拡散層１９を形成する。
次に、基板全面にエッチングストップ層１１、ここではシリコン窒化膜を堆積する。さらに、犠牲層間絶縁膜１２、ここでは常圧ＣＶＤ法によるシリコン酸化膜を形成し、ＣＭＰ技術によって平坦化する。続いて、エッチバックを行なうことによりエッチングストップ層１１の上部を露出させ、露出したエッチングストップ層を選択的にエッチングして、ゲート電極形状パターン上部の第２の犠牲絶縁膜層７を露出させる（図８（ｅ））。
次に、図８（ｆ）に示すように、Ｎ型ＭＯＳＦＥＴ領域をレジストでマスクして第２の犠牲酸化膜７を除去し、Ｐ型ＭＯＳＦＥＴ領域をレジストでマスクして第２の犠牲絶縁膜７、第２のシリコン層２２及び第１の犠牲絶縁膜層５を順次除去することで高さの異なるシリコン層８及びシリコン層４を形成することができる。
次に、第１の実施形態において説明した方法に従ってシリコン層８及びシリコン層４を完全にシリサイド化し、本発明のＭＯＳＦＥＴ構造を得ることができる。
（第３の実施形態）
本発明の半導体装置の他の製造方法について図９（ａ）から（ｅ）を用いて説明する。
まず、図９（ａ）に示すようにシリコン基板１の表面領域に素子分離領域２を形成する。続いてシリコン基板にチャネル形成領域を形成するためのイオン注入及び活性化を行なった後、ゲート絶縁膜３を形成する。続いて、ゲート絶縁膜３上に第１のシリコン層４及び第１の犠牲絶縁膜５を形成する。
次に、ゲート絶縁膜３、第１のシリコン層４及び第１の犠牲絶縁膜層５をリソグラフィー技術及びＲＩＥ技術を用いてゲート電極形状に加工する。
引き続いて、このゲート電極形状に加工されたパターンをマスクとして、イオン注入を行ない、エクステンション拡散領域９を自己整合的に形成する。
次に、一層以上の絶縁膜を堆積し、その後エッチバックをすることによってゲート側壁１０を形成する（図９（ｂ））。
引き続いて、ゲート電極形状パターン及びゲート側壁１０をマスクにして再度イオン注入を行ない、活性化アニールを経てソース／ドレイン拡散層１９を形成する。
次に、基板全面にエッチングストップ層１１、ここではシリコン窒化膜を堆積する。さらに、犠牲層間絶縁膜１２、ここでは常圧ＣＶＤ法によるシリコン酸化膜を形成し、ＣＭＰ技術によって平坦化する。続いて、エッチバックを行なうことによりエッチングストップ層１１の上部を露出させ、露出したエッチングストップ層を選択的にエッチングして、ゲート電極形状パターン上部の第１の犠牲絶縁膜層５を露出させる（図９（ｃ））。
次に、図９（ｄ）に示すように、第１の犠牲絶縁膜層５を除去する。
次に、図９（ｅ）に示すように、Ｎ型ＭＯＳＦＥＴ領域をレジストでマスクし、所定の厚さだけシリコン層４をエッチバックし、Ｐ型ＭＯＳＦＥＴ領域をレジストでマスクし、所定の厚さだけシリコン層４をエッチバックすることで、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴで高さの異なるシリコン層４を形成することができる。
次に、第１の実施形態において説明した方法に従ってシリコン層４を完全にシリサイド化し、本発明のＭＯＳＦＥＴ構造を得ることができる。
図１０は、実際に試作したトランジスタのフルシリサイドプロセスにおいて、ゲート絶縁膜不良が生じたＮｉ３Ｓｉ電極について、ゲート側壁の高さＴｓｗとシリサイド電極の高さＴｓｉｌｉとの差（Ｔｓｉｌｉ−Ｔｓｗ）とゲート長（Ｌｇ）の関係を示したものである。ここで○は良品、×は不良ゲート電極トランジスタを示している。図に示すようにＴｓｉｌｉ−Ｔｓｗ＝Ｌｇ／２のラインを境界にゲート電極形成不良が生じていることがわかる。このように、Ｎｉシリサイドゲートトランジスタの歩留まりを向上させるには、ゲート側壁から突き出すＮｉ３Ｓｉ電極のゲート高さを制御する必要があり、Ｔｓｉｌｉ−Ｔｓｗ＜Ｌｇ／２を満たす必要がある。
Ｎｉ３Ｓｉ電極を形成する場合では、図１１（ａ）に示すようにＮｉ３Ｓｉの高さＴｓｉｌｉはフルシリサイド化前のポリシリコンの高さＴｓｉの２．１５倍になる。このため、フルシリサイドにより形成したＮｉ３Ｓｉ電極は、初期のポリシリコンの高さがゲート側壁と同じであれば、図１１（ｂ）に示すように、ゲート側壁から突き出た形状になる。シリサイド電極がゲート側壁から突き出る形状では、図１１（ｃ）に示すように、ゲート電極の最上面だけでなく、ゲート側壁から突き出たゲート側面部分からもＮｉがポリシリコン中へ供給される。
図１２は、ゲート電極最上面から供給されるＮｉ量（Ｎｉ−ｔ）と側面から供給されるＮｉ量（Ｎｉ−ｓ）の比を（Ｔｓｉｌｉ−Ｔｓｗ）／Ｌｇに対してプロットしたものである。ここで、Ｔｓｉｌｉはシリサイド電極の高さ、Ｔｓｗはゲート側壁の高さ、Ｌｇはゲート長である。これより、Ｔｓｉｌｉ−Ｔｓｗの値がＬｇより大きくなると、ゲート側面からのＮｉ供給が支配的になることがわかる。このような場合、Ｎｉ３Ｓｉを形成するために堆積したゲート電極直上のＮｉはポリシリコンに消費されずに残ることになる。その結果、ポリシリコンがＮｉ３Ｓｉへ変化する際の体積膨張が余剰のＮｉによって抑制され、シリサイド電極にストレスが生じるといった問題が生じる。
図１３は、ポリシリコンへゲート電極上面と側面の両方からＮｉが供給される場合に、供給量の割合（拡散量比：側面（Ｎｉ−ｓ）／上面（Ｎｉ−ｔ））の変化に対するシリサイド化前後の余剰Ｎｉも含めた電極直上の高さの変化を示したものである。ここで、Ｔｔｏｔａｌは余剰Ｎｉも含めた電極直上の高さ、ＴｎｉはＮｉ３Ｓｉ形成のために必要なゲート電極上部のＮｉの厚さ、Ｔｓｉはポリシリコンの厚さである。図１３より、ポリシリコンへのＮｉ拡散量比（Ｎｉ−ｓ／Ｎｉ−ｔ）が０．５を超えると、シリサイド化後の電極直上の高さがシリサイド化前のポリシリコンとＮｉを合わせた厚さよりも高くなる。これは、図１１（ｃ）に示したように、ゲート側壁から突き出たゲート側面から供給されるＮｉ量が多くなり、ゲート直上に堆積したＮｉを消費しなくなるためである。
この現象を図１４に模式的に示す。図１４（ａ１）、（ａ２）、（ａ３）は、Ｔｓｉｌｉ−Ｔｓｗ＞Ｌｇ／２の場合であり、この順でシリサイド化が進行している状態を示す。図１４（ｂ１）、（ｂ２）、（ｂ３）は、Ｔｓｉｌｉ−Ｔｓｗ＜Ｌｇ／２の場合であり、この順でシリサイド化が進行している状態を示す。
図１４（ａ１）、（ａ２）、（ａ３）に示すように、（Ｎｉ−ｓ／Ｎｉ−ｔ）＞０．５では、ポリシリコンに供給されずにゲート電極直上に残ったＮｉにより、シリサイドプロセスの過程でゲート電極上方への体積膨張が抑制され、ゲート側壁や基板方向に大きなストレスが生じる。
図１５は、ＨｆＳｉＯＮをゲート絶縁膜に用い、Ｎ型ＭＯＳＦＥＴのゲート電極にＮｉＳｉ２を、Ｐ型ＭＯＳＦＥＴのゲート電極にＮｉ３Ｓｉを用いたＦＥＴにおける、ドレイン電流のゲート電圧依存性を示したものである。ゲート側壁高さは１００ｎｍ、ＰＭＯＳＦＥＴのシリサイド電極高さは８０ｎｍ、ＮＭＯＳＦＥＴのシリサイド電極高さは４０ｎｍとした。これより、Ｎ型、Ｐ型ＭＯＳトランジスタのＶｔｈは低電力ＣＭＯＳに好適なＶｔｈとなっていることがわかる。図中の点線による曲線は、比較として、ゲート電極にポリシリコン（ｐｏｌｙ−Ｓｉ）を用いた場合の結果を示す。
図１６は、上記と同じＭＯＳＦＥＴの移動度をＮＭＯＳＦＥＴ（図１６（ａ））とＰＭＯＳＦＥＴ（図１６（ｂ））で比較したものである。電子の移動度はほぼ理想曲線に近いのに対して、正孔の移動度はシリサイド電極からの歪の効果により理想曲線を超えて改善されていることがわかる。
図１７は、上記と同じＭＯＳＦＥＴのＰＢＴＩ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）及びＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）の評価結果から、（ａ）ゲートリーク電流、及び（ｂ）ＶＴ，ＩＯＮの劣化量を予測したものである。８５℃でＮＦＥＴ及びＰＦＥＴでそれぞれ正／負のストレスバイアスを印加した。測定の結果、１０年後の予測リーク電流増大量はＮＦＥＴ及びＰＦＥＴでそれぞれ０．１桁、０．２桁と低かった。また、［ＶＴ、ＩＯＮ］の変動量はＮＦＥＴ及びＰＦＥＴでそれぞれ［０．３ｍＶ、０．３％］、［３．２ｍＶ、１．５％］であり、十分製品保証可能なレベルであった。
以上より、本実施形態で示したシリサイド電極高さの組み合わせを有する本発明の構造によれば、優れたトランジスタ特性が得られることがわかる。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において、材料及び構造を適宜選択して実施することができる。例えば、ゲート電極をシリサイド化するための金属元素と、ソース／ドレインのシリサイド化に用いる金属元素の組み合わせについては、ソース／ドレインのシリサイドの変質が起こらない温度下でシリサイド化を行なう必要から、比較的低温下でのシリサイド化が困難な金属を用いた場合は、熱処理を比較的長時間行なうことで所定のシリサイド化を行なうことができる。金属元素の組み合わせに応じて熱処理温度や時間等の条件を調整して、所望の効果が得られる構造を得ることができる。また、例えばゲート材料のｐｏｌｙ−ＳｉをアモルファスＳｉに置き換える、シリサイド化するための金属の成膜温度を調整する等の工夫で、シリサイド化を比較的低温で行なうことも可能である。これらの技術を必要に応じて併用することで、所望の組み合わせを実現できる。

Claims (11)

  1. 半導体基板上に、Ｐチャネル形成領域上に形成されたゲート絶縁膜及びゲート電極、並びにゲート側壁部を持つ第１の電界効果型トランジスタ領域と、Ｎチャネル形成領域上に形成されたゲート絶縁膜及びゲート電極、並びにゲート側壁部を持つ第２の電界効果型トランジスタ領域とを有する半導体装置において、
    第１及び第２の電界効果トランジスタ領域は、前記ゲート電極が、Ｍ（ｘ）Ｓｉ（１−ｘ）（０＜ｘ＜１）で表される金属Ｍのシリサイドを主成分とし、かつ前記ゲート電極の高さをｔ１、ゲート側壁部の高さをｔ２、ゲート長をＬとしたとき、ｔ１−ｔ２＜Ｌ／２を満たし、さらにＰチャネル形成領域上のゲート電極の高さがＮチャネル形成領域上のゲート電極の高さよりも高いことを特徴とする半導体装置。
  2. 前記ゲート電極の高さをｔ１、ゲート側壁部の高さをｔ２としたとき、ｔ１−ｔ２＜０を満たす請求項１に記載の半導体装置。
  3. 前記Ｎチャネル形成領域上のゲート電極の高さがＰチャネル形成領域上のゲート電極の高さの１／２よりも低い請求項１又は２に記載の半導体装置。
  4. 前記ゲート絶縁膜が、ＨｆもしくはＺｒからなるＡ元素とＳｉもしくはＡｌからなるＢ元素を含む金属酸化物、または、これら金属酸化物に窒素が導入された金属酸窒化物を含む請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記金属酸化物もしくは金属酸窒化物のＡ元素とＢ元素のモル比率（Ａ／（Ａ＋Ｂ））が０．３以上０．７以下である請求項４に記載の半導体装置。
  6. 前記ゲート絶縁膜が、シリコン酸化膜もしくはシリコン酸窒化膜と、ＨｆもしくはＺｒを含む層との積層構造を有する請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記ゲート電極は、少なくとも前記ゲート絶縁膜に接する部分において、Ｍ（ｘ）Ｓｉ（１−ｘ）（０＜ｘ＜１）で表される金属Ｍのシリサイドを主成分とし、かつ、Ｐチャネル形成領域上のゲート電極に含まれる前記シリサイドでは０．６＜ｘ＜０．８である領域、Ｎチャネル形成領域上のゲート電極に含まれる前記シリサイドでは０．３＜ｘ＜０．５５である領域を有する請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記金属Ｍが、サリサイドプロセスによりシリサイドを形成し得る金属である請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記金属ＭがＮｉ又はＰｔである請求項１から７のいずれか１項に記載の半導体装置。
  10. 前記金属ＭがＮｉ又はＰｔであり、
    前記ゲート電極は、少なくとも前記ゲート絶縁膜に接する部分において、Ｍ（ｘ）Ｓｉ（１−ｘ）（０＜ｘ＜１）で表される金属Ｍのシリサイドを主成分とし、かつ、Ｐチャネル形成領域上のゲート電極に含まれる前記シリサイドでは０．７＜ｘ＜０．８である領域、Ｎチャネル形成領域上のゲート電極に含まれる前記シリサイドでは０．４５＜ｘ＜０．５５である領域を有する請求項１から６のいずれか１項に記載の半導体装置。
  11. Ｐチャネル形成領域上のゲート電極は、少なくとも前記ゲート絶縁膜に接する部分においてＭ３Ｓｉ相を主成分として含むシリサイド領域を有し、
    Ｎチャネル形成領域上のゲート電極は、少なくとも前記ゲート絶縁膜に接する部分においてＭＳｉ相またはＭＳｉ２相を主成分として含むシリサイド領域を有する請求項９に記載の半導体装置。
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