JP2007088255A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】金属半導体化合物からなるゲート電極の抵抗ばらつきの発生を抑制できる半導体装置の製造方法を実現すること。
【解決手段】半導体装置の製造方法は、半導体基板２００上にゲート絶縁膜２０１を形成する工程と、前記ゲート絶縁膜上に、金属と半導体との化合物からなり、所定のゲート長を有するゲート電極２０６を形成する工程とを含む半導体装置の製造方法であって、前記ゲート電極２０６を形成する工程は、平均粒径が前記所定のゲート長に対応した所定値以下に制御され、かつ、シリコンおよびゲルマニウムの少なくとも一方を含む、多結晶の半導体膜２０５を形成する工程と、前記半導体膜２０５上に金属膜２０３を形成する工程と、熱処理により前記半導体膜２０５と前記金属膜２０３とを反応させ、前記半導体膜２０５の全体を金属半導体化合物層に変える工程とを含む。
【選択図】 図９

Description

本発明は、金属半導体化合物層からなるゲート電極を備えた半導体装置の製造方法に関する。
これまでＭＯＳＦＥＴの高性能化を実現するために、デバイスの微細化が追求されてきている。しかし、世代が進むにつれて、高性能化が困難になりつつある。０．１μｍ世代以降のデバイスには、ゲート酸化膜のスケーリング（薄膜化）に限界があると言われている。
その理由は、ゲート酸化膜が薄くなるにつれて、トンネル電流によるゲートリーク電流の増加が顕在化になるからである。他の理由は、この世代では、ポリシリコンゲート電極の空乏化を無視できないからである。ポリシリコンゲート電極の空乏化は、ゲート酸化膜の実効酸化膜厚の増加を招く。これは、ゲート酸化膜のスケーリングを妨げる。
そこで、ゲート酸化膜の代わりに、シリコン酸化膜よりも誘電率が高いゲート絶縁膜（ｈｉｇｈ−ｋ膜）を用いる技術や、ポリシリコンゲート電極の代わりにメタルゲート電極を用いる技術が提案されている。
前者のｈｉｇｈ−ｋ膜を用いる技術では、ゲート酸化膜を用いた場合よりもゲート絶縁膜の物理膜厚を厚くできる。これにより、トンネル電流の増加が抑制される。一方、後者のメタルゲート電極を用いる技術では、電極ゲート電極の空乏化の発生が抑制される。これにより、ゲート絶縁膜の実効酸化膜厚の増加が抑制される。
最近では、特に、ｈｉｇｈ−ｋ膜の材料開発が盛んに行われている。ＺｒＯ2 やＨｆＯ2 などの新材料が学会で取り上げられている。実効酸化膜厚の薄膜化の競争が行われている。しかし、従来のシリコン酸化膜のような信頼性を含めた議論ができるまでには時間を必要とする。
一方、ｈｉｇｈ−ｋ膜の開発に比べて、メタルゲート電極の検討は盛り上がりに欠ける感がある。しかし、ＩＴＲＳ２００３年度版ロードマップに示されるように、ゲート絶縁膜の物理膜厚が１．０ｎｍ未満の領域では、従来のポリシリコンゲート電極でトランジスタを実現することが困難とされている。
実効酸化膜厚が１ｎｍの場合、ゲート電極の空乏化は０．３ｎｍ程度の膜厚増加をもたらす。この世代までシリコン系酸化膜の延命化するためにも、メタルゲート電極の開発は必須である。メタルゲート電極の一種としてフルシリサイド電極(fully silicide electrode)がある（非特許文献１−３）。フルシリサイド電極プロセスは、従来のＣＭＯＳプロセスとの整合性に優れているので、開発競争が進んでいる。
しかしながら、従来のフルシリサイド電極プロセスでは、特に微細パターンの場合、ゲート電極のシート抵抗のばらつきが大きくなる。
J.Kedzierski et al., "metal-gate FinFET and fully-depleted SOI devices using total gate silicidation", IEDM 2002, p.247-250 (2002) J.Kedzierski et al., "Threshold voltage control in NiSi-gated MOSFETs through silicidation induced impurity segregation (SIIS)", IEDM2003, p.315-318 (2003) J.Kedzierski et al., "Issues in NiSi-gated FDSOI device integration", IEDM2003, p.441-444 (2003)
本発明の目的は、金属半導体化合物層からなるゲート電極の抵抗ばらつきの発生を抑制できる半導体装置の製造方法を提供することにある。
すなわち、上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、金属半導体化合物層からなり、所定のゲート長を有するゲート電極を形成する工程とを含む半導体装置の製造方法であって、前記ゲート電極を形成する工程は、前記所定のゲート長に依存した一定サイズ以下の平均粒径を有し、かつ、シリコンおよびゲルマニウムの少なくとも一方を含む、多結晶の半導体膜を形成する工程であって、前記平均粒径が５ｎｍ以上９０ｎｍ以下である前記半導体膜を形成する工程と、前記半導体膜上に金属膜を形成する工程と、熱処理により前記半導体膜と前記金属膜とを反応させ、前記半導体膜の全体を金属半導体化合物層に変える工程とを含むことを特徴とする。
本発明に係る他の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、金属半導体化合物層からなり、かつ、所定のゲート長を有するゲート電極を形成する工程とを含む半導体装置の製造方法であって、前記ゲート電極を形成する工程は、前記所定のゲート長に依存した一定サイズ以下の平均粒径を有し、かつ、シリコンおよびゲルマニウムの少なくとも一方を含む、多結晶の半導体膜を形成する工程と、前記半導体膜の少なくとも一部をアモルファス化する工程と、前記半導体膜上に金属膜を形成する工程と、熱処理により前記半導体膜と前記金属膜とを反応させ、前記半導体膜の全体を金属半導体化合物層に変える工程とを含むことを特徴とする。
本発明によれば、金属半導体化合物層からなるゲート電極の抵抗ばらつきの発生を抑制できる半導体装置の製造方法を実現できるようになる。
以下、図面を参照しながら本発明の実施形態を説明する。
（第１の実施形態）
図１は、シリコン基板１００と、シリコン基板１００上に形成されたニッケル膜１０１とを備えた試料（第１の試料）を示している。第１の試料を加熱することにより、シリコン基板１００とニッケル膜１０１とが反応し、シリサイド反応が進む。
図２は、シリサイド反応の様子を示している。ニッケルモノシリサイド層（以下、ＮｉＳｉ層という）１０２とニッケルリッチなニッケルシリサイド層（以下、Ｎｉ2 Ｓｉ層という。）１０３とが形成されながら、シリサイド反応は進むと言われている。
Ｎｉ原子の拡散速度が十分速い場合、図３に示すように、Ｎｉ2 Ｓｉ層１０３はＮｉＳｉ層１０２よりも薄くなる。
一方、Ｎｉ原子の拡散速度が遅い場合、図４に示すように、Ｎｉ2 Ｓｉ層１０３はＮｉＳｉ層１０２よりも厚くなる。Ｎｉ原子の拡散速度が遅い場合、ＮｉＳｉ層１０２がシリコン基板１００の厚さ方向（図の下方向）に伸びていく前に、ＮｉＳｉ層１０２中へのＮｉ原子の供給が進む。その結果、Ｎｉ2 Ｓｉ層１０３はＮｉＳｉ層１０２よりも厚くなる。
Ｎｉ2 Ｓｉ層１０３の比抵抗は３０μΩｃｍ、ＮｉＳｉ層１０２の比抵抗は１５μΩｃｍである。Ｎｉ原子の拡散速度が遅いと、Ｎｉ2 Ｓｉ層１０３はＮｉＳｉ層１０２よりも厚くなるので、シート抵抗は高くなる。
図５は、シリコン基板２００と、シリコン基板２００上に形成されたゲート酸化膜２０１と、ゲート酸化膜２０１上に形成され、平均粒径が０．１μｍよりも大きい多結晶シリコン膜（ゲート電極）２０２と、多結晶シリコン膜２０２上に形成されたニッケル膜２０３とを備えた試料（第２の試料）を示している。多結晶シリコン膜２０２の粒径は、例えば、断面ＴＥＭにより測定できる。
多結晶シリコン膜２０２はＣＶＤプロセスにより形成される。プロセス条件は、例えば、温度６００℃、圧力６６．６Ｐａ（０．５ｔｏｒｒ）、ソースガスおよび流量比ＳｉＨ4 ／Ｎ2 ＝２５０／５００ｓｃｃｍである。
参照符号２０２ｂは多結晶シリコン膜２０２中の粒界を示している。多結晶シリコン膜２０２中の結晶は柱状結晶である。第２の試料を加熱することにより、多結晶シリコン膜２０２とニッケル膜２０３とが反応し、シリサイド反応が進む。
図６は、シリサイド反応の途中の様子を示している。Ｎｉ原子が多結晶シリコン膜２０２の粒界２０２ｂおよび結晶粒を拡散しながら、シリサイド反応が進み、そして、ニッケルサイド層２０４が形成される。
多結晶シリコン膜２０２中のＮｉ原子の拡散は、単結晶シリコン基板（バルクＳｉ）中のＮｉ原子の拡散に比べて、粒界拡散が支配的である。多結晶シリコン膜２０２の平均粒径は０．１μｍより大きい。平均粒径が０．１μｍより大きい場合、結晶粒中を拡散するＮｉ原子の速度は、粒界を拡散するＮｉ原子の速度に比べて、圧倒的に遅い。それゆえ、粒界へ流入するＮｉ原子は、結晶粒中へ拡散するＮｉ原子よりも相対的に多くなる。
したがって、図７に示すように、平均粒径が０．１μｍより大きい多結晶シリコン膜２０２の全てをＮｉシリサイド層２０４に変換する場合、Ｎｉシリサイド層２０４中のＮｉ2 Ｓｉ層の割合はＮｉＳｉ層の割合よりも高くなる。その結果、Ｎｉシリサイド層２０４のシート抵抗は高くなる。
図８は、シリコン基板２００と、シリコン基板２００上に形成されたゲート酸化膜２０１と、ゲート酸化膜２０１上に形成され、平均粒径が０．１μｍ以下の多結晶シリコン膜（ゲート電極）２０５と、多結晶シリコン膜２０５上に形成されたニッケル膜２０３とを備えた試料（第３の試料）を示している。多結晶シリコン膜２０５の粒径は、例えば、断面ＴＥＭにより測定できる。
多結晶シリコン膜２０５はＣＶＤプロセスにより形成される。プロセス条件は、例えば、温度７００℃、圧力３３３３０Ｐａ（２５０ｔｏｒｒ）、ソースガスおよび流量比ＳｉＨ4 ／Ｎ2 ＝１００／１００００ｓｃｃｍである。
多結晶シリコン膜２０５中の結晶は柱状結晶である。第３の試料を加熱することにより、多結晶シリコン膜２０２とニッケル膜２０３とが反応し、シリサイド反応が進む。
図９は、シリサイド反応の途中の様子を示している。Ｎｉ原子が多結晶シリコン膜２０５の粒界２０５ｂおよび結晶粒を拡散しながら、シリサイド反応が進み、そして、Ｎｉシリサイド層２０６が形成される。
多結晶シリコン膜２０５の平均粒径は０．１μｍ以下である。そのため、多結晶シリコン膜２０５中のＮｉ原子の拡散は、粒界拡散が支配的とはならない。
多結晶シリコン膜２０５中の単位体積当たりの粒界数は、第２の試料の多結晶シリコン膜２０２中のそれよりも多い。そのため、多結晶シリコン膜２０５の結晶粒中を拡散するＮｉ原子の数は、多結晶シリコン膜２０２のそれよりも多くなる。
多結晶シリコン膜２０５中の結晶粒のサイズは、第２の試料の多結晶シリコン膜２０２中のそれよりも小さい。そのため、多結晶シリコン膜２０５中のＮｉ原子は、多結晶シリコン膜２０２中のＮｉ原子に比べて、結晶粒内を容易に通過する。
したがって、図１０に示すように、平均粒径が０．１μｍ以下の多結晶シリコン膜２０５の全てをＮｉシリサイド層２０６に変換する場合、Ｎｉシリサイド層２０６中のＮｉＳｉ層の割合はＮｉ2 Ｓｉ層の割合よりも大きくなる。その結果、Ｎｉシリサイド層２０４のシート抵抗は低くなり、かつ、そのシート抵抗のばらつきも抑制される。
図１１は、シリコン基板２００と、シリコン基板２００上に形成されたゲート酸化膜２０１と、ゲート酸化膜２０１上に形成され、平均粒径が０．１μｍ以下の多結晶シリコン膜（ゲート電極）２０７と、多結晶シリコン膜２０７上に形成されたニッケル膜２０３とを備えた試料（第４の試料）を示している。多結晶シリコン膜２０７中の結晶は粒状結晶である。第４の試料を加熱することにより、多結晶シリコン膜２０７とニッケル膜２０３とが反応し、シリサイド反応が進む。
図１２は、シリサイド反応の途中の様子を示している。Ｎｉ原子が多結晶シリコン膜２０７の粒界２０７ｂおよび結晶粒を拡散しながら、シリサイド反応が進み、そして、ニッケルサイド層２０８が形成される。
第４の試料は多結晶シリコン膜２０７の平均粒径は０．１μｍ以下である。第４の試料は、第３の試料の場合と同様に、第２の試料に比べて、多結晶シリコン膜２０７中の単位体積当たりの粒界数が多く、かつ、多結晶シリコン膜２０７の結晶粒を拡散するＮｉ原子の数が多い。
したがって、図１３に示すように、平均粒径が０．１μｍ以下の多結晶シリコン膜２０７の全てをＮｉシリサイド層２０８に変換する場合、第４の試料でも、第３の試料の場合と同様に、Ｎｉシリサイド層２０８のシート抵抗は低くなり、かつ、そのシート抵抗のばらつきは抑制される。
ここで、第４の試料では、多結晶シリコン膜２０７の結晶が粒状結晶であることから、多結晶シリコン膜２０７の単位体積当たりの粒界数は、第３の試料の多結晶シリコン膜２０５のそれらよりも多い。多結晶シリコン膜２０７の結晶粒径は、第３の試料のそれよりも小さい。そのため、第４の試料の場合、上述したシート抵抗に関する効果はさらに高くなる。
以上のように、本発明者等の研究によれば、多結晶シリコン膜（ポリシリコンゲート電極）の平均粒径の違いによって支配的となる金属の拡散経路（結晶粒、粒界）が異なり、拡散経路の違いによって金属の拡散係数が異なり、拡散係数の違いによって形成される金属シリサイド層の組成が異なり、そして、組成の違いによって金属シリサイド層の抵抗が異なることが、特に微細パターンの場合、金属シリサイドゲート電極のシート抵抗のばらつきが顕在化する理由であることが明らかになった。
したがって、ゲート長に依存した一定サイズ以下の平均粒径（第２の実施形態で説明するように５〜９０ｎｍが適切である）を有する多結晶半導体膜をシリサイド化することにより、シート抵抗を低くでき、かつ、シート抵抗のばらつきを抑制できるようになる。
また、シリサイド電極はメタルゲート電極であるが故に、シリサイド層の仕事関数によってトランジスタのしきい値電圧が決まる。シリサイド層の組成が異なれば、その仕事関数も自ずと異なる。例えば、ＮｉＳｉの仕事関数が４．５ｅＶであるのに対し、Ｎｉ2 Ｓｉの仕事関数は４．７ｅＶである。それゆえ、シリサイド電極の組成比がばらついてしまうと、トランジスタのしきい値電圧もばらついてしまう。
よって、本実施形態をトランジスタに適用することにより、シート抵抗だけでなく、しきい値電圧のばらつきも低減可能である。
（第２の実施形態）
図１４−図２０は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態は、第１の実施形態で説明したＮｉシリサイド層の形成方法を、ロジック回路中のＣＭＯＳ回路のＭＩＳ型トランジスタのゲート電極の形成工程に適用した例である。本実施形態は、０．１μｍ世代以降のデバイスに対応したものである。
［図１４］
単結晶のシリコン基板３００の表面に素子分離領域３０１がＳＴＩ（Shallow Trench Isolation)プロセスにより形成される。シリコン基板３００上にゲート絶縁膜３０２が形成される。ここでは、ゲート絶縁膜３０２はシリコン酸窒化膜である。シリコン酸窒化膜の膜厚を、ゲート酸化膜の実効酸化膜厚に換算すると、例えば、１．２ｎｍ程度である。ゲート絶縁膜３０２上に平均結晶粒径が０．１μｍ以下の多結晶シリコン膜３０３が形成される。ここでは、多結晶シリコン膜３０３の膜厚は１００ｎｍである。多結晶シリコン膜３０３上にシリコン窒化膜３０４が形成される。平均結晶粒径が０．１μｍ以下の多結晶シリコン膜の形成方法は、例えば、第１の実施形態で述べた通りである。
［図１５］
リソグラフィプロセスおよび異方性エッチングプロセスにより、シリコン窒化膜３０４、多結晶シリコン膜３０３およびゲート絶縁膜３０２が加工され、所定の形状のゲート３０２−３０４が得られる。ゲート長は、例えば、６０ｎｍ程度である。図１５には、ｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）およびｐチャネルＭＯＳトランジスタ（ＰＭＯＳ）のゲート３０２−３０４が示されている。
ＮＭＯＳのゲート３０２−３０４および図示しないレジストをマスクに用いて、イオン注入プロセスにより、ＮＭＯＳのアクティブ領域内にＮ型不純物イオン（例えばＡｓ+ イオン）が注入される。同様に、ＰＭＯＳのゲート３０２−３０４および図示しないレジストをマスクに用いて、イオン注入プロセスにより、ＰＭＯＳのアクティブ領域内にＰ型不純物イオン（例えばＢ+ イオン）が注入される。８００℃、５秒のアニールプロセスにより、ＮおよびＰ型不純物イオンが活性化され、エクステンション（浅い拡散層）３０５が形成される。
ゲート３０２−３０４の側面が、シリコン酸化膜３０６とシリコン窒化膜３０７を含むスペーサで囲まれる。スペーサの形成工程は、シリコン酸化膜３０６とシリコン窒化膜３０７を堆積する工程と、シリコン酸化膜３０６とシリコン窒化膜３０７をエッチバックする工程とを含む。
スペーサ３０６，３０７および図示しないレジストをマスクに用いて、イオン注入プロセスにより、ＮＭＯＳのアクティブ領域内にＮ型不純物イオン（例えばＰ+ イオン）が注入される。同様に、スペーサ３０６，３０７および図示しないレジストをマスクに用いて、イオン注入プロセスにより、ＰＭＯＳのアクティブ領域内にＰ型不純物イオン（例えばＢ+ イオン）が注入される。１０３０℃、５秒のアニールプロセスにより、ＮおよびＰ型不純物イオンが活性化され、ソース／ドレイン領域３０８が形成される。
ソース／ドレイン領域３０８の表面にＮｉシリサイド層３０９が形成される。Ｎｉシリサイド層３０９の形成工程は、図示しないニッケル膜を全面上に堆積する工程と、３５０℃、３０ｓｅｃ程度の熱処理を行うことにより、ニッケル膜とソース／ドレイン領域３０８（シリコン領域）の表面とを反応させる工程と、未反応のニッケル膜を除去する工程と、さらに、５００℃、３０ｓｅｃ程度の熱処理を行う工程とを含む。ニッケル膜の膜厚は、例えば、１０ｎｍである。未反応のニッケル膜の除去は、例えば、硫酸と過酸化水素水の混合液を用いたウエットプロセスにより行われる。
［図１６］
シリコン窒化膜３１０が全面上に堆積される。シリコン窒化膜３１０の膜厚は、例えば、３０ｎｍである。シリコン窒化膜３１０上に層間絶縁膜３１１が堆積される。層間絶縁膜３１１の膜厚は、例えば、２５０ｎｍである。
［図１７］
ＣＭＰプロセスにより、シリコン窒化膜３１０の表面が露出するまで、層間絶縁膜３１１を研磨することにより、表面が平坦化される。さらに、エッチバックにより、多結晶シリコン膜３０３の表面（上面）が露出するまで、層間絶縁膜３１１、多結晶シリコン膜（ポリシリコンゲート電極）３０３上のシリコン窒化膜３１０、シリコン酸化膜３０６およびシリコン窒化膜３０４を除去することにより、表面が平坦化される。多結晶シリコン膜３０３の表面（上面）が露出される。エッチバックを併用せずにＣＭＰプロセスだけで平坦化を行っても構わない。
［図１８］
多結晶シリコン膜３０３を含む領域上にニッケル膜３１２が形成される。ここでは、多結晶シリコン膜３０３は全面上に形成される。ニッケル膜３１２の膜厚は、例えば、４０ｎｍである。
［図１９］
熱処理により、ニッケル膜３１２と多結晶シリコン膜３０３とを反応させ、多結晶シリコン膜３０３をＮｉシリサイド膜に変える。その結果、Ｎｉシリサイドゲート電極３１３が形成される。未反応のニッケル膜３１２は除去される。
ＮｉとＳｉの反応において、Ｎｉの拡散係数はＳｉのそれに比べて大きい。そのため、ＮｉとＳｉとの反応層の厚みは、ニッケル膜３１２から多結晶シリコン膜３０３へのＮｉ原子の拡散によってほぼ決まる。多結晶シリコン膜３０３の上面上のニッケル膜３１２中のＮｉ原子は多結晶シリコン膜３０３中に拡散する。さらに、多結晶シリコン膜３０３の上面周辺のニッケル膜３１２中のＮｉ原子も多結晶シリコン膜３０３中に拡散する。このとき、Ｎｉ原子は、多結晶シリコン膜３０３の上面周辺から雪崩れ込むように多結晶シリコン膜３０３中に拡散する。
シリサイド反応速度は、ＮｉおよびＳｉの拡散係数だけではなく、多結晶シリコン膜３０３中に含まれる不純物によっても変わる。その理由は、不純物がシリサイドとシリコンとの界面に偏析し、その偏析した不純物がシリサイド反応を阻害するからだと言われている。
本実施形態では、結晶粒径が０．１μｍ以下の多結晶シリコン膜３０３が形成される（図１４）。そのため、Ｎｉ原子の多結晶シリコン膜３０３中への拡散および反応が促進される。これにより、微結晶ながら均一なＮｉＳｉ層が形成される。その結果、Ｎｉシリサイドゲート電極３１３の抵抗は下がり、かつ、その抵抗のばらつきは抑制される。
一見、図１４の工程で、アモルファス状態のシリコン膜を形成することが有望そうであるがそうではない。その理由は以下の通りである。
図３３に、多結晶シリコン膜２０２の粒径とニッケルシリサイド層２０４の厚みとの関係を示す。なお、ニッケルシリサイド層２０４の厚みは均質に形成されたＮｉリサイド層（反応層）の厚みと定義し、局所的に粒界に形成された反応層は除いている。
図３３に示すように、Ｎｉシリサイド層２０４の厚さは多結晶シリコン膜２０２の粒径に依存しており、平均粒径９０ｎｍ以下になるとニッケルシリサイド層２０４の厚みが増えだしている。
しかし、平均粒径が５ｎｍ未満になってしまうと逆に、ニッケルシリサイド層２０４の厚みは薄くなる。つまり、アモルファスであれば反応が進みやすいことはよく知られているが、上述したように、拡散層形成工程の熱工程が加わるため、ニッケルシリサイド層２０４の形成時にアモルファス状態を維持することは困難である。アモルファスを含む、平均粒径が５ｎｍ以下のシリコン膜を形成できたとしても、後熱工程による固相成長によりニッケル膜２０３の成膜前の時点で、平均粒径が大きくなってします。そのため、少なくとも平均粒径が５ｎｍ以上でなければ、後熱工程後に微結晶状態を維持することができない。すなわち、結晶粒径が小さすぎても大きすぎてもＮｉとＳｉとの均質な反応は期待できない。よって、多結晶シリコン膜２０２の平均粒径は５ｎｍ以上９０ｎｍ以下の範囲であることが望ましい。
また、図３３の実験は多結晶シリコン膜２０２中に不純物を全く導入していないが、Ｐ（燐）を多結晶シリコン膜２０２中に導入した場合には、後熱工程の後の結晶粒径がＰを導入しない場合に比べて大きくなることが知られており、これら不純物による結晶粒成長を考慮すると、多結晶シリコン膜２０２の平均粒径は１０ｎｍ以上６０ｎｍ以下であることが望ましい。
つまり、アモルファスであれば反応が進みやすいことはよく知られているが、上述したように、拡散層形成工程の熱工程が加わるため、ＮｉＳｉ反応層形成時にアモルファス状態を維持することは困難であり、アモルファスを含む、平均粒径が５ｎｍ以下のシリコン膜を形成できたとしても、後熱工程による固相成長によりＮｉ成膜前の時点で大粒径化してしまい、少なくとも平均粒径が５ｎｍ以上でなければ後熱工程後に微結晶状態を維持することができないため、結晶粒径が小さすぎても大きすぎてもＮｉとの均質な反応は期待できない。よって、Ｐｏｌｙ−Ｓｉ膜の平均粒径は５ｎｍ〜９０ｎｍの範囲であることが望ましい。また、本実験はシリコン膜中に不純物を全く導入していないが、Pをシリコン膜中に導入した場合には後熱工程後の結晶粒径がＰを導入しない場合に比べて大きくなることが知られており、これら不純物による結晶粒成長を考慮すると、Ｐｏｌｙ−Ｓｉ膜の平均粒径は１０ｎｍ〜６０ｎｍであることが望ましい。
図１５の工程では、拡散層（エクステンション、ソース／ドレイン領域）３０５，３０８を形成するためのアニールプロセス（熱処理）が行われる。このときのアニールプロセスによって、シリコン膜はアモルファス状態を維持することができなくなる。アモルファス状態を維持することができなくなったシリコン膜中には巨大な結晶粒が生じる。巨大な結晶粒はシリサイド反応を抑制する。
［図２０］
層間絶縁膜３１４が全面上に形成される。層間絶縁膜３１１，３１４中にソース／ドレイン領域３０８に対するコンタクトホールおよびＮｉシリサイドゲート電極３１３に対するコンタクトホールが形成される。
コンタクトホール内は、コンタクト（バリアメタル３１５、プラグ３１６）で埋め込まれる。バリアメタル３１５は、例えば、Ｔｉ／ＴｉＮである。プラグ３１６は、例えば、Ｗ（タングステン）プラグである。
バリアメタル３１５およびプラグ３１６の形成工程は、例えば、コンタクトホール内をＴｉ膜、ＴｉＮ膜およびＷ膜で埋め込む工程と、ＣＭＰプロセスにより、余剰なＴｉ膜、ＴｉＮ膜およびＷ膜を除去し、かつ、表面を平坦化する工程とを含む。
コンタクト３１５，３１６を電気的に接続するための金属配線３１７が形成される。金属配線３１７は、例えば、Ａｌ配線（ＴｉＮ／Ａｌ／Ｔｉ配線）またはＣｕダマシン配線である。
層間絶縁膜３１８が全面上に堆積される。ＣＭＰプロセスにより、層間絶縁膜３１８は平坦化される。
以上の工程によって、抵抗が低くかつ抵抗ばらつきが少ないＮｉシリサイドゲート電極３１３を含むＭＩＳ型トランジスタを備えたＣＭＯＳ回路を実現できるようになる。
図２１に、Ｎｉシリサイドゲート電極のシート抵抗値の累積度数分布を示す。図中、白丸は、Ｎｉシリサイドゲート電極となる多結晶シリコン膜の平均結晶粒径φが０．１μ以上の場合（φ≧０．１μｍ）、黒丸は平均結晶粒径が８０ｎｍの場合（φ＝８０ｎｍ）を示している。両者を比較すると、φ＝８０ｎｍの場合（実施形態）、φ≧０．１μｍ（従来）の場合に比べて、シート抵抗値およびそのばらつきが十分に小さいことが分かる。以上のように、シリコン膜の結晶粒径を制御することにより、Ｎｉシリサイド化反応が促進されることが実証された。
図３４に、ｎ型ＭＯＳトランジスタのしきい値電圧（Ｖth）の累積度数分布を示す。ゲート長は６０ｎｍである。平均結晶粒径φが８０ｎｍの場合、平均結晶粒径φが０．１μ以上の場合に比べて、しきい値電圧Ｖthのばらつきが小さいことが分かる。シリサイド電極の組成のばらつきが低減することで、メタル電極の最重要課題である、トランジスタのしきい値電圧の制御が可能となる。
本実施形態では、ゲート電極（金属半導体化合物層）となる半導体膜として、多結晶シリコン膜を用いたが、他の半導体膜を用いても構わない。例えば、シリコンゲルマニウム膜や、ゲルマニウム膜でも構わない。前者の場合、シリコンゲルマニウム膜中のシリコンの一部または全てがシリサイド化される。
本実施形態では、金属シリサイドの金属（高融点金属）としてＮｉを用いたが、Ｅｒ、Ｔｍ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｉｒ、Ｗ、Ｍｏ、これらの高融点金属の化合物、さらにはこれらの高融点金属およびその化合物中の少なくとも二つの材料を含む物質を用いても構わない。
本実施形態では、金属シリサイド層としてニッケルモノシリサイド（ＮｉＳｉ）層を用いたが、Ｐｔ2 Ｓｉ層、ＰｔＳｉ層、Ｐｄ2 Ｓｉ層、ＰｄＳｉ層、Ｃｏ2 Ｓｉ層、ＣｏＳｉ層、ＣｏＳｉ2 層、ＥｒＳｉ層、ＥｒＳｉ1.7 層、ＴｍＳｉ層などを用いても構わない。
本実施形態では、ゲート電極上の金属シリサイド層と拡散層上の金属シリサイド層とが同じ金属シリサイド層（Ｎｉシリサイド層）であったが、異なる金属シリサイド層でも構わない。
本実施形態では、ゲート絶縁膜としてシリコン酸窒化膜を用いたが、シリコン酸化膜あるいはシリコン窒化膜でも構わない。これらの絶縁膜の形成方法は特に制限はないが、代表的な形成方法としては、熱酸窒化、ＣＶＤプロセスなどがあげられる。
また、ゲート絶縁膜はシリコン系酸化膜に限らず、ｈｉｇｈ−ｋ膜でも構わない。例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、Ｓｒ、Ｙ、Ｌａ等の酸化物を含む絶縁膜、もしくはこれらの元素とＳｉの酸化物（例えばＺｒＳｉｘＯｙ）でも良い。さらには、それらの絶縁膜の積層膜でも良い。
（第３の実施形態）
図２２−図２５は、第３の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態は、第１の実施形態で説明したＮｉシリサイド層の形成方法を、ロジック回路中のＣＭＯＳ回路のＭＩＳ型トランジスタのゲート電極の形成工程に適用した例である。本実施形態では、ソース／ドレイン領域の表面のシリサイド化とポリシリコンゲート電極のシリサイド化が同じ工程で行われる。本実施形態は、０．１μｍ世代以降のデバイスに対応したものである。
［図２２］
単結晶のシリコン基板４００の表面に素子分離領域４０１がＳＴＩプロセスにより形成される。シリコン基板４００上にゲート絶縁膜４０２が形成される。ここでは、ゲート絶縁膜４０２はシリコン酸窒化膜である。シリコン酸窒化膜の膜厚を、ゲート酸化膜の実効酸化膜厚に換算すると、例えば、１．２ｎｍ程度である。ゲート絶縁膜４０２上に平均結晶粒径が０．１μｍ以下の多結晶シリコン膜４０３が形成される。ここでは、多結晶シリコン膜４０３の膜厚は３０ｎｍである。
［図２３］
リソグラフィプロセスおよび異方性エッチングプロセスにより、多結晶シリコン膜４０３およびゲート絶縁膜４０２が加工され、所定の形状のゲート４０２，４０３が得られる。ゲート長は、例えば、６０ｎｍ程度である。図２３には、ＮＭＯＳおよびＰＭＯＳのゲート４０２，４０３が示されている。
ＮＭＯＳのゲート４０２，４０３および図示しないレジストをマスクに用いて、イオン注入プロセスにより、ＮＭＯＳのアクティブ領域内にＮ型不純物イオン（例えばＡｓ+ イオン）が注入される。同様に、ＰＭＯＳのゲート４０２，４０３および図示しないレジストをマスクに用いて、イオン注入プロセスにより、ＰＭＯＳのアクティブ領域内にＰ型不純物イオン（例えばＢ+ イオン）が注入される。８００℃、５秒のアニールプロセスにより、ＮおよびＰ型不純物イオンが活性化され、エクステンション（浅い拡散層）４０４が形成される。
ゲート４０２，４０３の側面が、シリコン酸化膜４０５とシリコン窒化膜４０６を含むスペーサで囲まれる。スペーサの形成工程は、シリコン酸化膜４０５とシリコン窒化膜４０６を堆積する工程と、シリコン酸化膜４０５とシリコン窒化膜４０６をエッチバックする工程とを含む。
ＮＭＯＳのスペーサ４０５，４０６および図示しないレジストをマスクに用いて、イオン注入プロセスにより、ＮＭＯＳのアクティブ領域内にＮ型不純物イオン（例えばＰ+ イオン）が注入される。同様に、ＰＭＯＳのスペーサ４０５，４０６および図示しないレジストをマスクに用いて、イオン注入プロセスにより、ＰＭＯＳのアクティブ領域内にＰ型不純物イオン（例えばＢ+ イオン）が注入される。１０３０℃、５秒のアニールプロセスにより、ＮおよびＰ型不純物イオンが活性化され、ソース／ドレイン領域４０７が形成される。
ニッケル膜４０８が全面上に形成される。ニッケル膜４０８の膜厚は、例えば、１５ｎｍである。
［図２４］
ソース／ドレイン領域４０７の表面にＮｉシリサイド層４０９が形成され、多結晶シリコン膜４０３がＮｉシリサイドゲート電極４１０に変えられる。
Ｎｉシリサイド層４０９およびＮｉシリサイドゲート電極４１０の形成工程は、３５０℃、３０ｓｅｃ程度の熱処理を行うことにより、ニッケル膜４０８とソース／ドレイン領域４０７の表面とを反応させ、かつ、ニッケル膜４０８と多結晶シリコン膜４０３とを反応させる工程と、未反応のニッケル膜４０８を除去する工程と、さらに、５００℃、３０ｓｅｃ程度の熱処理を行う工程とを含む。未反応のニッケル膜４０８の除去は、例えば、硫酸と過酸化水素水の混合液を用いたウエットプロセスにより行われる。
多結晶シリコン膜（ポリシリコンゲート電極）４０３は薄いため（膜厚３０ｎｍ）、上記プロセスにより、多結晶シリコン膜４０３の全てがＮｉシリサイド層に変えられる。
形成直後の多結晶シリコン膜４０３の膜厚は必ずしも薄くある必要はない。多結晶シリコン膜４０３の形成後に、多結晶シリコン膜４０３を薄くしても構わない。例えば、多結晶シリコン膜４０３が例えば１００ｎｍの膜厚でもって形成され、その後、ニッケル膜４０８の形成前までに、エッチバック等の方法により多結晶シリコン膜４０３は例えば３０ｎｍ程度まで薄くされる。
ソース／ドレイン領域４０７の表面のシリサイド化と多結晶シリコン膜４０３のシリサイド化は同時に行われる。多結晶シリコン膜４０３に許される膜厚は、Ｎｉシリサイド層４０９の厚さ（設計膜厚）によって変わる。Ｎｉシリサイド層４０９が薄い場合、多結晶シリコン膜４０３も薄い必要がある。多結晶シリコン膜４０３が厚いと、多結晶シリコン膜４０３の全体がＮｉシリサイド層に変換されなくなる。すなわち、多結晶シリコン膜４０３の膜厚は、Ｎｉシリサイド層４０９の設計膜厚と連動させる必要がある。Ｎｉシリサイド層４０９が厚い場合、多結晶シリコン膜４０３は厚くも薄くもできる。
［図２５］
層間絶縁膜４１１が全面上に形成される。層間絶縁膜４１１中にソース／ドレイン領域４０７に対するコンタクトホールおよびＮｉシリサイドゲート電極４１０に対するコンタクトホールが形成される。
コンタクトホール内は、コンタクト（バリアメタル４１２、プラグ４１３）で埋め込まれる。バリアメタル４１２は、例えば、Ｔｉ／ＴｉＮである。プラグ４１３は、例えば、Ｗ（タングステン）プラグである。
バリアメタル４１２およびプラグ４１３の形成工程は、例えば、コンタクトホール内をＴｉ膜、ＴｉＮ膜およびＷ膜で埋め込む工程と、ＣＭＰプロセスにより、余剰なＴｉ膜、ＴｉＮ膜およびＷ膜を除去し、かつ、表面を平坦化する工程とを含む。
コンタクト４１２，４１３を電気的に接続するための金属配線４１４が形成される。金属配線４１４は、例えば、Ａｌ配線（ＴｉＮ／Ａｌ／Ｔｉ配線）またはＣｕダマシン配線である。
層間絶縁膜４１５が全面上に堆積される。ＣＭＰプロセスにより、層間絶縁膜４１５は平坦化される。
以上の工程によって、抵抗が低く、抵抗ばらつきが少なく、かつ、トランジスタのしきい値電圧のばらつきを抑制できるＮｉシリサイドゲート電極４１０を含むＭＩＳ型トランジスタを備えたＣＭＯＳを実現できるようになる。
ゲート電極となる半導体膜、金属シリサイドの金属、金属シリサイド層、ゲート電極上の金属シリサイド層と拡散層上の金属シリサイド層、および、ゲート絶縁膜に関しては、第２の実施形態の同様の変形例が可能である。
（第４の実施形態）
図２６−図３２は、第４の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態は、第１の実施形態で説明したＮｉシリサイド層の形成方法を、ＣＭＯＳのＭＩＳ型トランジスタのゲート電極の形成工程に適用した例である。本実施形態では、ソース／ドレイン領域が形成され後に、ポリシリコンゲート電極の少なくとも一部がアモルファス化される。このアモルファス化されたポリシリコンゲート電極をＮｉシリサイドゲート電極に変えられる。本実施形態は、０．１μｍ世代以降（例えば６０ｎｍ）のデバイスに対応したものである。
［図２６］
単結晶のシリコン基板５００の表面に素子分離領域５０１がＳＴＩプロセスにより形成される。シリコン基板５００上にゲート絶縁膜５０２が形成される。ここでは、ゲート絶縁膜５０２はシリコン酸窒化膜である。シリコン酸窒化膜の膜厚を、ゲート酸化膜の実効酸化膜厚に換算すると、例えば、１．２ｎｍ程度である。ゲート絶縁膜５０２上に平均結晶粒径が０．１μｍ以下の多結晶のシリコン膜５０３が形成される。ここでは、シリコン膜５０３の膜厚は１００ｎｍである。シリコン膜５０３上にシリコン窒化膜５０４が形成される。
［図２７］
リソグラフィプロセスおよび異方性エッチングプロセスにより、シリコン窒化膜５０４、シリコン膜５０３およびゲート絶縁膜５０２が加工され、所定の形状のゲート５０２−５０４が得られる。ゲート長は、例えば、６０ｎｍ程度である。図２７には、ＮＭＯＳおよびＰＭＯＳのゲート５０２−５０４が示されている。
ＮＭＯＳのゲート５０２−５０４および図示しないレジストをマスクに用いて、イオン注入プロセスにより、ＮＭＯＳのアクティブ領域内にＮ型不純物イオン（例えばＡｓ+ イオン）が注入される。同様に、ＰＭＯＳのゲート５０２−５０４および図示しないレジストをマスクに用いて、イオン注入プロセスにより、ＰＭＯＳのアクティブ領域内にＰ型不純物イオン（例えばＢ+ イオン）が注入される。８００℃、５秒のアニールプロセスにより、ＮおよびＰ型不純物イオンが活性化され、エクステンション（浅い拡散層）５０５が形成される。
ゲート５０２−５０４の側面が、シリコン酸化膜５０６とシリコン窒化膜５０７を含むスペーサで囲まれる。スペーサの形成工程は、シリコン酸化膜５０６とシリコン窒化膜５０７を堆積する工程と、シリコン酸化膜５０６とシリコン窒化膜５０７をエッチバックする工程とを含む。
ＮＭＯＳのスペーサ５０６，５０７および図示しないレジストをマスクに用いて、イオン注入プロセスにより、ＮＭＯＳのアクティブ領域内にＮ型不純物イオン（例えばＰ+ イオン）が注入される。同様に、ＰＭＯＳのスペーサ５０６，５０７および図示しないレジストをマスクに用いて、イオン注入プロセスにより、ＰＭＯＳのアクティブ領域内にＰ型不純物イオン（例えばＢ+ イオン）が注入される。１０３０℃、５秒のアニールプロセスにより、ＮおよびＰ型不純物イオンが活性化され、ソース／ドレイン領域５０８が形成される。
ソース／ドレイン領域５０８の表面にＮｉシリサイド層５０９が形成される。Ｎｉシリサイド層５０９の形成工程は、図示しないニッケル膜を全面上に堆積する工程と、３５０℃、３０ｓｅｃ程度の熱処理を行うことにより、ニッケル膜とソース／ドレイン領域５０８（シリコン領域）の表面とを反応させる工程と、未反応のニッケル膜を除去する工程と、さらに、５００℃、３０ｓｅｃ程度の熱処理を行う工程とを含む。ニッケル膜の膜厚は、例えば、１０ｎｍである。未反応のニッケル膜の除去は、例えば、硫酸と過酸化水素水の混合液を用いたウエットプロセスにより行われる。
［図２８］
シリコン窒化膜５１０が全面上に堆積される。シリコン窒化膜５１０の膜厚は、例えば、３０ｎｍである。シリコン窒化膜５１０上に層間絶縁膜５１１が堆積される。層間絶縁膜５１１の膜厚は、例えば、２５０ｎｍである。
ＣＭＰプロセスにより、シリコン窒化膜５１０の表面が露出するまで、層間絶縁膜５１１を研磨することにより、表面が平坦化される。さらに、エッチバックにより、シリコン膜５０３の表面（上面）が露出するまで、層間絶縁膜５１１、シリコン膜（ポリシリコンゲート電極）５０３上のシリコン窒化膜５０４、シリコン酸化膜５０６おびシリコン窒化膜５０７を除去することにより、表面が平坦化される。エッチバックを併用せずにＣＭＰプロセスだけで平坦化を行っても構わない。
［図２９］
イオン注入プロセスにより、多結晶のシリコン膜５０３中にＧｅイオン５１２が注入される。その結果、アモルファス化されたシリコン膜５０３が得られる。
多結晶のシリコン膜５０３をゲート絶縁膜５０２の近傍までアモルファス化しようと試みると、ゲート絶縁膜５０２がダメージを受ける可能性がある。そのため、本実施形態では、シリコン膜（ポリシリコンゲート電極）５０３の表層のみをアモルファス化させる。シリコン膜５０３の膜厚が１００ｎｍの場合、Ｇｅイオンの注入条件は、例えば、加速電圧９０ｋｅＶ、ドーズ量５×１０15ｃｍ-2以上である。シリコン膜５０３の全てをアモルファス化することも可能である。
シリコン膜５０３をアモルファス化するために、Ｇｅイオン５１２の代わりに、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒなどの不活性元素、Ｓｉイオン、あるいは、ＧａやＡｓなどの不純物イオンをシリコン膜５０３中に導入しても構わない。
［図３０］
アモルファス化されたシリコン膜を含む領域上にニッケル膜５１３が形成される。ここでは、ニッケル膜５１３は全面上に形成される。ニッケル膜５１３の膜厚は、例えば、４０ｎｍである。
［図３１］
熱処理により、ニッケル膜５１３とシリコン膜とを反応させ、該シリコン膜をＮｉシリサイド膜に変える。その結果、Ｎｉシリサイドゲート電極５１４が形成される。未反応のニッケル膜５１３は除去される。
ＮｉとＳｉの反応において、Ｎｉの拡散係数はＳｉのそれに比べて大きい。そのため、ＮｉとＳｉとの反応層の厚みは、ニッケル膜５１３からシリコン膜５０３へのＮｉ原子の拡散によってほぼ決まる。シリコン膜５０３の上面上のニッケル膜５１３中のＮｉ原子はシリコン膜５０３中に拡散する。さらに、シリコン膜５０３の上面周辺のニッケル膜５１３中のＮｉ原子もシリコン膜中に拡散する。このとき、Ｎｉ原子は、シリコン膜５０３の上面周辺から雪崩れ込むようにシリコン膜５０３内に拡散する。
シリコン膜５０３はアモルファス化されている。そのため、多結晶のシリコン膜に比べて、Ｎｉ原子のシリコン膜５０３中への拡散および反応が促進される。これにより、微結晶ながら均一なＮｉＳｉ層が形成される。その結果、Ｎｉシリサイドゲート電極５１４の抵抗は下がり、かつ、その抵抗のバラツキは抑制される。
本実施形態では、シリコン膜５０３の表層のみがアモルファス化されている。そのため、シリコン膜５０３の表層ではシリサイド反応は十分に促進されるが、表層以外ではシリサイド反応は十分には促進されない。しかし、シリコン膜５０３の平均結晶粒径が０．１μｍ以下であるため、シリコン膜５０３の全体でシリサイド反応は十分に促進される。
［図３２］
層間絶縁膜５１５が全面上に形成される。層間絶縁膜５１１，５１５中にソース／ドレイン領域５０８に対するコンタクトホールおよびＮｉシリサイドゲート電極５１４に対するコンタクトホールが形成される。
コンタクトホール内は、コンタクト（バリアメタル５１５、プラグ５１６）で埋め込まれる。バリアメタル５１５は、例えば、Ｔｉ／ＴｉＮである。プラグ５１６は、例えば、Ｗ（タングステン）プラグである。
バリアメタル５１５およびプラグ５１６の形成工程は、例えば、コンタクトホール内をＴｉ膜、ＴｉＮ膜およびＷ膜で埋め込む工程と、ＣＭＰプロセスにより、余剰なＴｉ膜、ＴｉＮ膜およびＷ膜を除去し、かつ、表面を平坦化する工程とを含む。
コンタクト５１５，５１６を電気的に接続するための金属配線５１７が形成される。金属配線５１７は、例えば、Ａｌ配線（ＴｉＮ／Ａｌ／Ｔｉ配線）またはＣｕダマシン配線である。
層間絶縁膜５１８が全面上に堆積される。ＣＭＰプロセスにより、層間絶縁膜５１８は平坦化される。
以上の工程によって、抵抗が低く、抵抗ばらつきが少なく、かつ、トランジスタのしきい値電圧のばらつきを抑制できるＮｉシリサイドゲート電極５１４を含むＭＩＳ型トランジスタを備えたＣＭＯＳを実現できるようになる。
ゲート電極となる半導体膜、金属シリサイドの金属、金属シリサイド層、ゲート電極上の金属シリサイド層と拡散層上の金属シリサイド層、および、ゲート絶縁膜に関しては、第２の実施形態の同様の変形例が可能である。
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態ではシリコン基板を用いたが、ＳＯＩ基板や、活性領域中にＳｉＧｅを含む基板を用いても構わない。本発明は、ＣＭＯＳ回路のＭＩＳ型トランジスタ以外のトランジスタにも適用可能である。
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
シリコン基板とニッケル膜１０１を備えた試料を示す断面図。 図１の試料のシリサイド反応を説明するための断面図。 Ｎｉ原子の拡散速度が速い場合の図１の試料のシリサイド反応を説明するための断面図。 Ｎｉ原子の拡散速度が遅い場合の図１の試料のシリサイド反応を説明するための断面図。 シリコン基板、ゲート酸化膜、平均粒径が０．１μｍよりも大きい多結晶シリコン膜、および、ニッケル膜を備えた試料を示す断面図。 図５の試料のシリサイド反応を説明するための断面図。 図５の試料のシリサイド反応後の断面図。 シリコン基板、ゲート酸化膜、平均粒径が０．１μｍ以下の多結晶シリコン膜、および、ニッケル膜を備えた試料を示す断面図。 図８の試料のシリサイド反応を説明するための断面図。 図８の試料のシリサイド反応後の断面図。 シリコン基板、ゲート酸化膜２０１、平均粒径が０．１μｍ以下の多結晶シリコン膜、および、ニッケル膜２０３を備えた他の試料（第３の試料）を示す断面図。 図１１の試料のシリサイド反応を説明するための断面図。 図１１の試料のシリサイド反応後の断面図。 第２の実施形態に係る半導体装置の製造工程を示す断面図。 図１４に続く第２の実施形態に係る半導体装置の製造工程を示す断面図。 図１５に続く第２の実施形態に係る半導体装置の製造工程を示す断面図。 図１６に続く第２の実施形態に係る半導体装置の製造工程を示す断面図。 図１７に続く第２の実施形態に係る半導体装置の製造工程を示す断面図。 図１８に続く第２の実施形態に係る半導体装置の製造工程を示す断面図。 図１９に続く第２の実施形態に係る半導体装置の製造工程を示す断面図。 Ｎｉシリサイドゲート電極（φ≧０．１μｍ、φ＝８０ｎｍ）のシート抵抗値の累積度数分布を示す図。 第３の実施形態に係る半導体装置の製造工程を示す断面図。 図２２に続く第３の実施形態に係る半導体装置の製造工程を示す断面図。 図２３に続く第３の実施形態に係る半導体装置の製造工程を示す断面図。 図２４に続く第３の実施形態に係る半導体装置の製造工程を示す断面図。 第４の実施形態に係る半導体装置の製造工程を示す断面図。 図２６に続く第４の実施形態に係る半導体装置の製造工程を示す断面図。 図２７に続く第４の実施形態に係る半導体装置の製造工程を示す断面図。 図２８に続く第４の実施形態に係る半導体装置の製造工程を示す断面図。 図２９に続く第４の実施形態に係る半導体装置の製造工程を示す断面図。 図３０に続く第４の実施形態に係る半導体装置の製造工程を示す断面図。 図３１に続く第４の実施形態に係る半導体装置の製造工程を示す断面図。 多結晶シリコン膜の粒径とニッケルシリサイド層の厚みとの関係を示す図。 ｎ型ＭＯＳトランジスタ（φ≧０．１μｍ、φ＝８０ｎｍ）のしきい値電圧の累積度数分布を示す
符号の説明
１００…シリコン基板、１０１…ニッケル膜、１０２…ＮｉＳｉ層、１０３…Ｎｉ2 Ｓｉ層、２００…シリコン基板、２０１…ゲート酸化膜、２０２…多結晶シリコン膜、２０２ｂ…粒界、２０３…ニッケル膜、２０４…ニッケルシリサイド層、２０５…多結晶シリコン膜、２０６…Ｎｉシリサイド層、２０７…多結晶シリコン膜、２０７ｂ…粒界、２０８…ニッケルシリサイド層、３００…シリコン基板、３０１…素子分離領域、３０２…ゲート絶縁膜、３０３…多結晶シリコン膜、３０４…シリコン窒化膜、３０５…エクステンション、３０６…シリコン酸化膜、３０７…シリコン窒化膜、３０８…ソース／ドレイン領域、３０９…Ｎｉシリサイド層、３１０…シリコン窒化膜、３１１…層間絶縁膜、３１２…ニッケル膜、３１３…Ｎｉシリサイドゲート電極、３１４…層間絶縁膜、３１５…バリアメタル、３１６…プラグ、３１７…金属配線、３１８…層間絶縁膜、４００…シリコン基板、４０１…素子分離領域、４０２…ゲート絶縁膜、４０３…多結晶シリコン膜、４０４…エクステンション、４０５…シリコン酸化膜、４０６…シリコン窒化膜、４０７…ソース／ドレイン領域、４０８…ニッケル膜、４０９…Ｎｉシリサイド層、４１０…Ｎｉシリサイドゲート電極、４１１…層間絶縁膜、４１２…バリアメタル、４１３…プラグ、４１４…金属配線、４１５…層間絶縁膜、５００…シリコン基板、５０１…素子分離領域、５０２…ゲート絶縁膜、５０３…シリコン膜、５０４…シリコン窒化膜、５０５…エクステンション、５０６…シリコン酸化膜、５０７…シリコン窒化膜、５０８…ソース／ドレイン領域、５０９…Ｎｉシリサイド層、５１０…シリコン窒化膜、５１１…層間絶縁膜、５１２…Ｇｅイオン、５１３…ニッケル膜、５１４…Ｎｉシリサイドゲート電極、５１５…層間絶縁膜、５１６…バリアメタル、５１７…プラグ、５１８…金属配線、５１９…層間絶縁膜。

Claims (5)

  1. 半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、金属半導体化合物層からなり、所定のゲート長を有するゲート電極を形成する工程と
    を含む半導体装置の製造方法であって、
    前記ゲート電極を形成する工程は、
    前記所定のゲート長に依存した一定サイズ以下の平均粒径を有し、かつ、シリコンおよびゲルマニウムの少なくとも一方を含む、多結晶の半導体膜を形成する工程であって、前記平均粒径が５ｎｍ以上９０ｎｍ以下である前記半導体膜を形成する工程と、
    前記半導体膜上に金属膜を形成する工程と、
    熱処理により前記半導体膜と前記金属膜とを反応させ、前記半導体膜の全体を金属半導体化合物層に変える工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、金属半導体化合物層からなり、かつ、所定のゲート長を有するゲート電極を形成する工程と
    を含む半導体装置の製造方法であって、
    前記ゲート電極を形成する工程は、
    前記所定のゲート長に依存した一定サイズ以下の平均粒径を有し、かつ、シリコンおよびゲルマニウムの少なくとも一方を含む、多結晶の半導体膜を形成する工程と、
    前記半導体膜の少なくとも一部をアモルファス化する工程と、
    前記半導体膜上に金属膜を形成する工程と、
    熱処理により前記半導体膜と前記金属膜とを反応させ、前記半導体膜の全体を金属半導体化合物層に変える工程と
    を含むことを特徴とする半導体装置の製造方法。
  3. 前記半導体膜の少なくとも一部をアモルファス化する工程は、前記ゲート絶縁膜に達しない条件で、前記半導体膜中にイオンを注入する工程を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記熱処理により前記半導体膜と前記金属膜とを反応させ、前記半導体膜の全体を前記金属半導体化合物層に変える工程において、前記半導体膜の結晶粒中に拡散する前記金属原子の量が、前記半導体膜の粒界中に拡散する前記金属膜の金属原子の量よりも多くなるように、前記半導体膜の前記平均粒径は設定されていることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  5. 前記金属半導体化合物層は、前記半導体膜の全体が所定の組成比を有する前記第１の金属半導体化合物層に変わるように、前記半導体膜の前記平均粒径は設定されていることを特徴とする請求項１または２に記載の半導体装置の製造方法。
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