JP2009512225A - 酸化シリコン層の選択的除去 - Google Patents
酸化シリコン層の選択的除去 Download PDFInfo
- Publication number
- JP2009512225A JP2009512225A JP2008536048A JP2008536048A JP2009512225A JP 2009512225 A JP2009512225 A JP 2009512225A JP 2008536048 A JP2008536048 A JP 2008536048A JP 2008536048 A JP2008536048 A JP 2008536048A JP 2009512225 A JP2009512225 A JP 2009512225A
- Authority
- JP
- Japan
- Prior art keywords
- silicide
- region
- silicon oxide
- oxide layer
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 title claims abstract description 52
- 229910052814 silicon oxide Inorganic materials 0.000 title claims abstract description 52
- 150000002500 ions Chemical class 0.000 claims abstract description 44
- 238000005530 etching Methods 0.000 claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 53
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 53
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 34
- 238000000137 annealing Methods 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 238000002513 implantation Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 229910021334 nickel silicide Inorganic materials 0.000 description 6
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910005883 NiSi Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- ILAHWRKJUDSMFH-UHFFFAOYSA-N boron tribromide Chemical compound BrB(Br)Br ILAHWRKJUDSMFH-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Weting (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
【解決手段】本発明は、装置を製造する方法に関し、前記装置の第１領域内に第１酸化シリコン層を形成し、前記装置の第２領域内に第２酸化シリコン層を形成するステップと、前記第１領域内に第１タイプのドーピングイオンを注入するステップと、前記第２領域内に第２タイプのドーピングイオンを注入するステップと、前記第１酸化シリコン層が除去され、前記第２酸化シリコン層の少なくとも一部が残るように、定められた継続時間前記第１及び第２領域をエッチングするステップとを備える。
Description
本発明は半導体装置を製造する方法に関する。特に、本発明はCMOS技術に関する。
最新のCMOS技術では、完全にシリサイド化された(FUSI)ゲートを用いる傾向がある。このような素子では、N チャネルMOS トランジスタに特定のゲートシリサイドを有しており、P チャネルMOS トランジスタに異なるゲートシリサイドを有していることが望ましい。シリサイドは、異なる金属から形成されたシリサイド、又は異なる化学量論的特性を有する同一の金属から形成されたシリサイドであり得る。このような異なる化学量論的特性は、例えばシリコン層と異なる厚さの金属層との反応に起因する。一般に、異なるタイプのゲートの形成には、NMOS装置のゲート電極のためのシリサイドの形成をPMOS装置のゲート電極のシリサイドの形成から分離するために専用のマスキングステップを必要とする。
図1A乃至1Eは、ゲートを有する半導体装置を形成する公知の方法を概略的に示し、前記ゲートの上部は、米国特許出願公開第２００５／０１５６２０８号明細書（この文献はFUSIゲートを開示していない）に述べられているように、異なるシリサイドタイプを含む。これらの図では、左側がP チャネルMOS 100 に相当し、右側がN チャネルMOS 102 に相当し、両方共製造の途中段階が示されている。PMOS100 は多結晶シリコンゲート104 、スペーサ106,108 及びゲート誘電体110 を含む。NMOS102 は多結晶シリコンゲート114 、スペーサ116,118 及びゲート誘電体120 を含む。ソース／ドレイン領域122,124 はPMOSゲート構造の両側に形成され、ソース／ドレイン領域126,128 はNMOSゲート構造の両側に形成されている。
図1Aに示されるように、PMOSトランジスタ100 は、ハードマスク130 で覆われており、ハードマスクは例えばフォトリソグラフィステップでのSiO2層の堆積によって生成される酸化シリコン層である。
図1Bは、同一の金属を含む第１金属層142,144 が、PMOS100 及びNMOS102 上に夫々堆積している次のステップを示す。その後アニーリングステップが、金属シリサイド領域146,148 がソース／ドレイン領域126,128 に夫々形成され、金属シリサイドがNMOS102 のゲート114 の領域150 に形成されるが、ハードマスク130 によって保護されているPMOS100 のそれらの部分では形成されないように、実施される。
図1Cに示されるように、未反応の金属がその後金属エッチングを用いてPMOS100 及びNMOS102 から除去され、ハードマスク130 もウェットエッチング又はドライエッチング等のエッチング処理を用いてPMOS100 から除去される。
次に、図1Dに示されるように、層142,144 に用いられた第１金属とは異なる金属を含む第２金属層152,154 をPMOS100 及びNMOS102 上に夫々堆積する。アニーリングステップが再び実施されて、その結果、金属シリサイド領域156,158 がソース／ドレイン領域122,124 に夫々形成され、金属シリサイドがPMOS100 の領域160 に形成される。
図1Eに示されるように、未反応の金属が金属エッチングを用いて除去された後に、PMOSトランジスタ100 は、第１金属シリサイドから構成されたソース／ドレイン領域156,158 及びゲートの領域160を含んで形成され、NMOSトランジスタ102 は、第２金属シリサイドから構成されたソース／ドレイン領域146,148 及びゲートの領域150 を含んで形成される。
上記の図1Aに関して上述されたハードマスク130 を形成するためのステップは、専用のフォトリソグラフィステップを必要とし、このプロセスに関連した余分な時間及びコストにより不利である。
米国特許第６２０４１０３号明細書(IBM) は、PMOSトランジスタ及びNMOSトランジスタのために異なるシリサイドゲートを有するCMOS回路に関する。
米国特許出願公開第２００５／０１６４４３３号明細書はCMOSトランジスタを形成する方法に関する。
米国特許第６２０４１０３号明細書
米国特許出願公開第２００５／０１６４４３３号明細書
本発明の一目的は上述した不利に対処することである。
本発明の第１側面によれば、異なるシリサイド層を有する装置を製造する方法が提供される。該方法は、装置の第１領域内に第１酸化シリコン層を形成し、装置の第２領域内に第２酸化シリコン層を形成するステップと、第１領域に第１タイプのドーピングイオンを注入するステップと、第２領域に第２タイプのドーピングイオンを注入するステップと、第１酸化シリコン層が除去され、第２酸化シリコン層の少なくとも一部が残るように、定められた継続時間第１及び第２領域をエッチングするステップとを備える。
本発明の実施形態によれば、第１タイプのドーピングイオンは第２タイプのドーピングイオンより重い。第１ドーピングイオンが、第２ドーピングイオンより多い量で、及び／又はより大きなエネルギーで代わりに又は追加して注入されてもよい。
別の実施形態によれば、第１酸化シリコン層は高温堆積によって形成された高熱酸化物である。
本発明のいくつかの実施形態によれば、装置はCMOS装置であり、第１酸化シリコン層が第１MOS トランジスタのポリシリコンゲート電極上に形成され、第２酸化シリコン層が第２MOS トランジスタのポリシリコンゲート電極上に形成されている。
本発明の更なる実施形態によれば、第１領域に第１タイプのドーピングイオンを注入するステップは、更に第１MOS トランジスタのソース及びドレイン領域を形成し、第２領域に第２タイプのドーピングイオンを注入するステップは、更に第２MOS トランジスタのソース及びドレイン領域を形成する。
本発明の別の実施形態によれば、前記方法は、第１及び第２領域上に第１金属層を堆積するステップと、第１MOS トランジスタに第１シリサイドの第１シリサイドゲート電極、及び第１シリサイドのシリサイドソース及びドレイン領域を形成するための第１アニーリングを行うステップと、第２酸化シリコン層の少なくとも一部が除去されるように第１及び第２領域をエッチングするステップと、第１及び第２領域上に第２金属層を堆積するステップと、第２MOS トランジスタに第２シリサイドの第２シリサイドゲート電極を形成するための第２アニーリングを行なうステップとを更に備える。
本発明の実施形態によれば、第１アニーリングステップは、更に第２MOS トランジスタに第１シリサイドのシリサイドソース及びドレイン領域を形成する。
本発明の更なる側面によれば、N チャネルMOS トランジスタ及びP チャネルMOS トランジスタを備えるCMOS装置が提供され、N チャネル及びP チャネルMOS トランジスタの内の一方のゲート電極、及びN チャネル及びP チャネルMOS トランジスタの夫々のソース領域及びドレイン領域が第１シリサイドから形成され、N チャネル及びP チャネルMOS トランジスタの内の他方のゲート電極が第２シリサイドから形成されている。
本発明の更なる側面によれば、第１領域に形成された第１MOS トランジスタのゲート電極上に第１酸化シリコン層を形成するステップと、第２領域に形成された第２MOS トランジスタのゲート電極上に第２酸化シリコン層を形成するステップと、第１領域に第１タイプのドーピングイオンを注入するステップと、第２領域に第２タイプのドーピングイオンを注入するステップと、第１酸化シリコン層が除去され、第２酸化シリコン層の少なくとも一部が残るように、定められた継続時間第１及び第２領域をエッチングするステップと、第１及び第２領域上に第１金属層を堆積するステップと、第１金属シリサイドが第１MOS 装置のゲート電極と、第１及び第２MOS トランジスタのソース及びドレイン領域とに形成されるように第１及び第２領域をアニーリングするステップと、第２酸化シリコン層の残留部分が除去されるように第１及び第２領域をエッチングするステップと、第１及び第２領域上に第２金属層を堆積するステップと、第２金属シリサイドが第２MOS トランジスタのゲート電極に形成されるように第１及び第２領域をアニーリングするステップとを備えるCMOS装置を製造する方法が提供される。
本発明の目的、特徴及び利点が、他の側面と共に、多くの実施例及び添付図面を参照して以下に詳細に説明される。
明瞭さのために、図中の同一の要素は図面を通じて同一の参照番号で示す。更に、集積回路の表示では一般的であるように、図面は正しい縮尺で描かれていない。
図2A乃至2Jは、製造の途中段階での１対のCMOSトランジスタを示す。左側のトランジスタはP チャネルMOS トランジスタ200 であり、右側のトランジスタはN チャネルMOS トランジスタ202 であり、２つのトランジスタは共通のシリコン基板204 の異なる導電型部分上に形成される。分離領域206 は、シャロウトレンチアイソレーション(STI) 技術で２つのトランジスタ間の基板204 に形成されている。
図2Aに示されるように、PMOSトランジスタ200 は、ゲート酸化膜212 上に形成された始めのポリシリコンゲート電極層210 を含むゲートを備える。酸化シリコン層214 はゲート電極210上に形成されている。適切な誘電体材料から構成されたスペーサ216,218 がゲートの両側に形成されている。NMOSトランジスタ202 は、ゲート酸化膜222 上で形成された始めのポリシリコンゲート電極層220 を含むゲートを備える。酸化シリコン層224 はゲート電極220 上に形成されている。適切な誘電体材料から構成されたスペーサ226,228 がゲートの両側に形成されている。LDD ソース／ドレイン領域230,232 がPMOSトランジスタ200 のゲートの両側に配置されてあり、LDD ソース／ドレイン領域234,236 がNMOSトランジスタ202 のゲートの両側に配置されてあり、これらのLDD 領域はスペーサの形成前に注入されている。
図2B及び2Cは、この種のCMOS製造の標準的ステップである第１及び第２ソース／ドレインのイオン注入ステップを夫々示す。
図2Bに示されるように、フォトレジスト材料238 がPMOS200 の領域上に形成され、この領域へのイオン注入を防ぐ。NMOS202 はフォトレジストによって保護されず、第１タイプのドーピングイオンのイオン注入240 を受ける。N チャネルMOS トランジスタ202 は例えばヒ素の原子が注入される。このドーピングイオンの注入により、N 型ソース／ドレイン領域234,236 のN+ドーピングが生じ、十分にドープされたソース／ドレイン領域242,244 が生成される。N+ドーピングイオンはまた、NMOSトランジスタ202 の酸化シリコン層224 に浸透する。
図2Cに示されるように、その後フォトレジスト238 が除去され、フォトレジスト材料248 がトランジスタ202 の領域に塗布され、イオン注入からそれを保護する。トランジスタ200 は、第２タイプのドーピングイオンのイオン注入250 を受ける。P チャネルトランジスタ200 は例えばホウ素の原子が注入される。このドーピングイオンの注入により、P 型ソース／ドレイン領域230,232 のP+ドーピングが生じ、十分にドープされたソース／ドレイン領域252,254 が生成される。P+ドーピングイオンはまた、PMOSトランジスタ200 の酸化シリコン層214 に浸透する。
図2Dに示されるように、その後フォトレジスト248 が除去され、B イオンが注入された酸化シリコン層214 を有するPMOSトランジスタ200 と、Asイオンが注入された酸化シリコン層224 を有するNMOSトランジスタ202 とを残す。
図2Eに示される次のステップでは、ウェットエッチング、例えばHF(フッ化水素酸)ウェットエッチングがブロック上に行なわれる。トランジスタ202 の酸化シリコン層224 はAsイオンが注入されたので、B イオンが注入されたトランジスタ200 の酸化シリコン層214 よりエッチング処理によってより速く除去される。ウェットエッチングの継続時間は、トランジスタ200 の酸化シリコン層214 の少なくとも一部（この酸化シリコン層は現在214'と示されている）が残っている間、トランジスタ202 の酸化シリコン層224 が除去されるように選択される。
図2Fは、ニッケルの層256 がトランジスタ200,202 の領域上に堆積する次のステップを示す。
次に、図2Gに示されるように、アニーリング処理のような熱処理が行なわれて、ニッケルの層256 がNMOSトランジスタ202 のゲート電極220 のポリシリコンと反応して、酸化膜222 まで延びるニッケルシリサイドゲート電極220'を形成する。このゲートは完全にシリサイド化されたゲートであるが、ゲート内の二相（例えば酸化物インターフェースでのゲートの上部がシリサイドNi2Si であり、ゲートの下部がNiSiである）の共存は可能である。このシリサイド領域がゲートの仕事関数を決定するので、ゲートの完全なシリサイド化は酸化物インターフェースでの所望のシリサイド相を提供する必要がある。
領域258 及び260 によって夫々示されるように、同様の反応が、更にトランジスタ202 のソース及びドレイン領域242 及び244 に生じる。領域262 及び264 によって夫々示されるように、この反応が、更にトランジスタ200 のソース及びドレイン領域252 及び254 に生じる。トランジスタ202 及び200 のソース及びドレイン領域242,244,252,254 に形成されたニッケルシリサイド層の深さがこれらの領域の深さ未満であるように、この反応は制御され、それによって、ニッケルシリサイドと基板204 とを分離する未反応のシリコン層を残す。この反応は、部分的に残る保護酸化シリコン層214'によりPMOSトランジスタ200 のゲートでは生じない。
図2Hに示されるように、適切な金属エッチングを用いてどんな残留金属も除去された後、トランジスタ200 の酸化シリコン層214'が除去される。これは第２エッチング処理によって達成されるが、それはこの場合もまたHFウェットエッチングであってもよい。
次に図2Iを参照して、その後チタンの層266 が両方のトランジスタの領域上に堆積される。
図2Jに示されるように、熱処理又はアニーリング処理が行なわれて、チタンがトランジスタ200 のゲート電極210 のシリコンと反応して、チタンシリサイド電極210'を形成する。このチタンシリサイド層は酸化膜212 まで延びるが、ニッケルシリサイドゲートに関して上述したようにこの場合も多くの相のシリサイドを含んでもよい。また、どんな残留チタンも適切な金属エッチングを用いて除去することができる。
第１ニッケル層256 の堆積後の熱処理中に製造されたニッケルシリサイドは安定しているため、第２熱処理中にチタン層266 とニッケルシリサイドとの間に反応が生じない。
図2Jに示されるように、CMOS素子は結果として異なるシリサイドのゲートを有する。トランジスタ200 のソース及びドレイン領域と同様に、トランジスタ202 のゲート電極とソース及びドレイン領域とは、第１シリサイド、この実施例ではニッケルシリサイドから形成される。トランジスタ200 のゲート電極は、第２シリサイド、この実施例ではチタンシリサイドから形成される。
本発明によれば、酸化シリコン層が専用のフォトリソグラフィステップを必要とせず選択的に除去される方法が提供される。これは、装置の活性ソース及びドレイン領域を形成するために用いられるイオン注入ステップを利用して達成される。イオンの注入は、上述した図2B及び2Cに示されるように、酸化シリコン層214 及び224 のエッチング選択性を調節するために変えることができる。エッチング処理の有効性、つまり酸化シリコン層をエッチングする速度は、装置をドープするために用いられた原子の性質に影響を受けやすい。
N+及びP+イオン注入に用いることができるイオンに対する比較的大きな選択範囲があることにより、酸化シリコン層のエッチング選択性を制御することが可能になる。上述した実施例では、ヒ素がN+活性領域をドープするために用いられ、P+活性領域にはホウ素が用いられることによって、NMOSトランジスタ上の酸化シリコン層がより速くエッチングされ、それ故まず除去される。用いられ得る代替ドーピング材料が多くあることにより、酸化シリコン層のエッチング速度を変える。例えば、NMOSのN+領域が比較的軽い原子である燐の注入により形成され、一方PMOSのP+領域が、例えばフッ素の追加の原子と結合したホウ素の原子を含む重い分子の注入、つまりフッ化ホウ素(BF3) の分子の注入により形成される場合、PMOS酸化シリコン層214 をまず除去することができる。
更に、より高いエネルギーでの注入は酸化シリコン層の構造により多くの損傷をもたらすので、特定の酸化シリコン層のためのエッチング処理のエッチング速度は、イオン注入が行なわれるエネルギーを増加することにより増加され得る。イオン注入のエネルギーレベルは、ある程度活性領域に必要とされる注入の深さによって決定される。しかしながら、同一の注入の深さは、酸化物層に与える損傷がより少ない比較的低いエネルギーでは軽い原子を用い、より多くの損傷を与えるより高いエネルギーでは重い原子を用いることにより、達成することができる。同様に、注入されたイオンの量、又はドーピング処理の継続時間が大きくなると、酸化物層にもたらされる損傷がより大きくなり、それ故より速くエッチング処理が行われる。
いくつかの実施形態では、上述した一方又は両方の注入ステップが、酸化物マスクのどちらかに更に損傷を与えるためにSi又はGeのような中性原子の注入を含むことができ、従ってエッチング処理の選択性を向上する。
酸化シリコン層に対するドーピングイオンの注入の影響は、酸化シリコンの密度が高い場合、例えばそれが高温堆積又は形成(高熱酸化物又は熱成長酸化物)、又はアニーリング処理により形成された場合、更に言明される。
金属シリサイドを形成するために様々な金属の利用が可能であることは当業者に明白である。一般的な場合では、第１金属A を第１金属堆積ステップで堆積して、第１アニーリングステップ後にシリサイドAxSiy を形成することができ、その後第２金属B を第２金属堆積ステップで堆積して、第２アニーリングステップ後にシリサイドBvSiw を形成することができ、ここで、x,y,v 及びw はシリサイドの化学量論的特性であり、金属のタイプ及びその形成方法に依存する。
上述された方法は異なるゲートシリサイドを形成するために２つの異なる金属を用いているが、代わりに異なるシリサイド構造をトランジスタ200,202 上に堆積された金属層256 及び266 の厚さを変えることにより達成することができる。金属層256 及び266 は同一金属であっても異なる金属であってもよい。例えば、ニッケルの第１層256 を堆積して、NMOSゲート220'及びトランジスタ200 及び202 のソース及びドレイン領域のためにシリサイドNiSiを製造することができる。層266 はニッケルのより厚い層であり、PMOSゲート210'のためにシリサイドNi3Si を製造することができる。形成されたシリサイド構造はまた、アニーリングステップの温度及びアニーリングステップの継続時間に依存する。
上述した方法は、イオンの注入によって活性領域を形成する必要がある、異なるシリサイドから形成されたゲートを含む第１及び第２トランジスタを有するCMOS装置の形成にも関する。本発明がこの特定の用途に制限されないことは当業者に明白である。本発明は、例えば微小電気機械システム(MEMS)のマイクロマシンの製造のように、選択的エッチングが必要とされるシリコンに関する全ての技術に適用されてもよい。
本発明の実施形態が一対のMOS トランジスタを備えたCMOS装置に関連して説明しているが、実際、装置は多くのトランジスタを備えて製造されており、本発明が任意の規模の装置の製造に適用される得ることは当業者に明白である。
このように本発明の少なくとも１つの実例となる実施形態について説明したが、様々な変更、改良及び修正が当業者により容易に想起され得る。このような変更、改良及び修正が本発明の範囲内で意図される。従って、先の記述はほんの一例であり、制限するように意図されない。本発明は、単に前記の請求項及びその等価物に定義されているように制限される。
Claims (10)
- 装置を製造する方法において、
前記装置の第１領域内に第１酸化シリコン層(224) を形成し、前記装置の第２領域内に第２酸化シリコン層(214) を形成するステップと、
前記第１領域に第１タイプのドーピングイオン(240) を注入するステップと、
前記第２領域に第２タイプのドーピングイオン(250) を注入するステップと、
前記第１酸化シリコン層(224) が除去され、前記第２酸化シリコン層(214) の少なくとも一部(214')が残るように、定められた継続時間前記第１及び第２領域をエッチングするステップと
を備えることを特徴とする方法。 - 前記第１タイプのドーピングイオン(240) が前記第２タイプのドーピングイオン(250) より重いことを特徴とする請求項１に記載の方法。
- 前記第１領域に注入された前記第１タイプのドーピングイオン(240) の量が、前記第２領域に注入された前記第２タイプのドーピングイオン(250) の量より多いことを特徴とする請求項１に記載の方法。
- 前記第１タイプのドーピングイオン(240) が前記第１領域に注入されるエネルギーが、前記第２タイプのドーピングイオン(250) が前記第２領域に注入されるエネルギーより大きいことを特徴とする請求項１に記載の方法。
- 前記第１酸化シリコン層(224) は高温堆積によって形成された高熱酸化物であることを特徴とする請求項１に記載の方法。
- 前記装置はCMOS装置であり、前記第１酸化シリコン層(224) が、第１MOS トランジスタ(202) のポリシリコンゲート電極(220) 上に形成され、前記第２酸化シリコン層(214) が第２MOS トランジスタ(200) のポリシリコンゲート電極(210) 上に形成されていることを特徴とする請求項１に記載の方法。
- 前記第１領域に第１タイプのドーピングイオン(240) を注入する前記ステップは、更に前記第１MOS トランジスタ(202) のソース及びドレイン領域(242,244) を形成し、前記第２領域に第２タイプのドーピングイオン(250) を注入する前記ステップは、更に前記第２MOS トランジスタ(200) のソース及びドレイン領域(252,254) を形成することを特徴とする請求項６に記載の方法。
- 前記第１及び第２領域上に第１金属層(256) を堆積するステップと、
前記第１MOS トランジスタ(202) に第１シリサイドの第１シリサイドゲート電極(220')、及び前記第１シリサイドのシリサイドソース及びドレイン領域(258,260) を形成するための第１アニーリングを行うステップと、
前記第２酸化シリコン層(214) の前記少なくとも一部(214')が除去されるように前記第１及び第２領域をエッチングするステップと、
前記第１及び第２領域上に第２金属層(266) を堆積するステップと、
前記第２MOS トランジスタ(200) に第２シリサイドの第２シリサイドゲート電極(210')を形成するための第２アニーリングを行なうステップと
を更に備えることを特徴とする請求項７に記載の方法。 - 前記第１アニーリングステップは、更に前記第２MOS トランジスタ(200) に前記第１シリサイドのシリサイドソース及びドレイン領域(262,264) を形成することを特徴とする請求項８に記載の方法。
- N チャネルMOS トランジスタ(202) 及びP チャネルMOS トランジスタ(200) を備えるCMOS装置において、前記N チャネル及びP チャネルMOS トランジスタの内の一方のゲート電極(220')、及び前記N チャネル及びP チャネルMOS トランジスタの夫々のソース領域(258,262) 及びドレイン領域(260,264) が第１シリサイドから形成され、前記N チャネル及びP チャネルMOS トランジスタの内の他方のゲート電極(210')が第２シリサイドから形成されていることを特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP05109696 | 2005-10-18 | ||
| PCT/EP2006/067509 WO2007045658A1 (en) | 2005-10-18 | 2006-10-17 | Selective removal of a silicon oxide layer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009512225A true JP2009512225A (ja) | 2009-03-19 |
Family
ID=37726885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008536048A Pending JP2009512225A (ja) | 2005-10-18 | 2006-10-17 | 酸化シリコン層の選択的除去 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8759174B2 (ja) |
| EP (1) | EP1946368A1 (ja) |
| JP (1) | JP2009512225A (ja) |
| CN (1) | CN101305458A (ja) |
| TW (1) | TW200746311A (ja) |
| WO (1) | WO2007045658A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010063907B4 (de) | 2010-12-22 | 2018-03-29 | Globalfoundries Dresden Module One Llc & Co. Kg | Verfahren mit Deckschichtentfernung von Gateelektrodenstrukturen nach selektivem Bilden eines verformungsinduzierenden Halbleitermaterials |
| CN103094280B (zh) * | 2011-11-04 | 2015-10-14 | 上海华虹宏力半导体制造有限公司 | 具有多晶硅化物的表面沟道cmos器件及其制造方法 |
| US9165838B2 (en) * | 2014-02-26 | 2015-10-20 | Taiwan Semiconductor Manufacturing Company Limited | Methods of forming low resistance contacts |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204103B1 (en) | 1998-09-18 | 2001-03-20 | Intel Corporation | Process to make complementary silicide metal gates for CMOS technology |
| JP2000211467A (ja) * | 1999-01-21 | 2000-08-02 | Nissan Motor Co Ltd | エアバッグ展開モ―ド判定装置 |
| US6187657B1 (en) * | 1999-03-24 | 2001-02-13 | Advanced Micro Devices, Inc. | Dual material gate MOSFET technique |
| US6168999B1 (en) * | 1999-09-07 | 2001-01-02 | Advanced Micro Devices, Inc. | Method for fabricating high-performance submicron mosfet with lateral asymmetric channel and a lightly doped drain |
| JP4818499B2 (ja) * | 2000-09-01 | 2011-11-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2002353443A (ja) * | 2001-05-23 | 2002-12-06 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US6656764B1 (en) * | 2002-05-15 | 2003-12-02 | Taiwan Semiconductor Manufacturing Company | Process for integration of a high dielectric constant gate insulator layer in a CMOS device |
| US6624024B1 (en) * | 2002-08-29 | 2003-09-23 | Micron Technology, Inc. | Method and apparatus for a flash memory device comprising a source local interconnect |
| DE10250899B4 (de) * | 2002-10-31 | 2008-06-26 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Entfernen von Seitenwandabstandselementen eines Halbleiterelements unter Anwendung eines verbesserten Ätzprozesses |
| US6914303B2 (en) | 2003-08-28 | 2005-07-05 | International Business Machines Corporation | Ultra thin channel MOSFET |
| JP2005085949A (ja) * | 2003-09-08 | 2005-03-31 | Semiconductor Leading Edge Technologies Inc | 半導体装置およびその製造方法 |
| US7148546B2 (en) * | 2003-09-30 | 2006-12-12 | Texas Instruments Incorporated | MOS transistor gates with doped silicide and methods for making the same |
| US7101758B2 (en) * | 2003-10-15 | 2006-09-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Poly-etching method for split gate flash memory cell |
| US7183184B2 (en) * | 2003-12-29 | 2007-02-27 | Intel Corporation | Method for making a semiconductor device that includes a metal gate electrode |
| JP4011024B2 (ja) * | 2004-01-30 | 2007-11-21 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| TWI252539B (en) * | 2004-03-12 | 2006-04-01 | Toshiba Corp | Semiconductor device and manufacturing method therefor |
-
2006
- 2006-10-17 WO PCT/EP2006/067509 patent/WO2007045658A1/en active Application Filing
- 2006-10-17 EP EP06841264A patent/EP1946368A1/en not_active Withdrawn
- 2006-10-17 CN CNA2006800389117A patent/CN101305458A/zh active Pending
- 2006-10-17 JP JP2008536048A patent/JP2009512225A/ja active Pending
- 2006-10-17 TW TW095138209A patent/TW200746311A/zh unknown
-
2009
- 2009-09-15 US US12/559,810 patent/US8759174B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN101305458A (zh) | 2008-11-12 |
| US8759174B2 (en) | 2014-06-24 |
| WO2007045658A1 (en) | 2007-04-26 |
| EP1946368A1 (en) | 2008-07-23 |
| TW200746311A (en) | 2007-12-16 |
| US20100041189A1 (en) | 2010-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4937253B2 (ja) | コンタクト絶縁層および異なる特性を有するシリサイド領域を形成するための技法 | |
| JP4493536B2 (ja) | 半導体装置及びその製造方法 | |
| KR101413272B1 (ko) | 트랜지스터의 게이트 전극의 선비정질화 방지 | |
| US9870954B2 (en) | Simultaneous formation of source/drain openings with different profiles | |
| JP5204645B2 (ja) | 強化した応力伝送効率でコンタクト絶縁層を形成する技術 | |
| JP4979587B2 (ja) | ゲート及びチャネル内に歪を誘起させてｃｍｏｓトランジスタの性能を向上させる方法 | |
| US7737468B2 (en) | Semiconductor devices having recesses filled with semiconductor materials | |
| JP4630728B2 (ja) | 半導体装置及びその製造方法 | |
| TW200303615A (en) | Asymmetric semiconductor device having dual work function gate and method of fabrication | |
| JP2009509324A (ja) | 半導体デバイスおよびその製造方法 | |
| US20070029608A1 (en) | Offset spacers for CMOS transistors | |
| JP2009509325A (ja) | 半導体デバイスおよびその製造方法 | |
| KR100843879B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| TWI411045B (zh) | 包含具有反摻雜通道區域的電晶體之半導體裝置及其形成之方法 | |
| JP2007201063A (ja) | 半導体装置及びその製造方法 | |
| JP2007214208A (ja) | 半導体装置及びその製造方法 | |
| US8759174B2 (en) | Selective removal of a silicon oxide layer | |
| KR101049875B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| JP2007088255A (ja) | 半導体装置の製造方法 | |
| US7902021B2 (en) | Method for separately optimizing spacer width for two or more transistor classes using a recess spacer integration | |
| JP3190858B2 (ja) | 半導体装置およびその製造方法 | |
| US7820539B2 (en) | Method for separately optimizing spacer width for two transistor groups using a recess spacer etch (RSE) integration | |
| US6586289B1 (en) | Anti-spacer structure for improved gate activation | |
| KR100873240B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2009038350A (ja) | デュアル仕事関数半導体デバイス |