DE10250899B4

DE10250899B4 - Verfahren zum Entfernen von Seitenwandabstandselementen eines Halbleiterelements unter Anwendung eines verbesserten Ätzprozesses

Info

Publication number: DE10250899B4
Application number: DE10250899A
Authority: DE
Inventors: Karsten Wieczorek; Manfred Horstmann; Rolf Stephan
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 2002-10-31
Filing date: 2002-10-31
Publication date: 2008-06-26
Anticipated expiration: 2022-11-01
Also published as: US20040087155A1; DE10250899A1

Abstract

Verfahren zum Entfernen von Seitenwandabstandselementen einer Halbleiterstruktur, wobei das Verfahren umfasst:
Bereitstellen eines Substrats mit teilweise darauf ausgebildeten Halbleiterelementen mit ersten und zweiten Seitenwandabstandselementen, wobei die Elemente eine erste und eine zweite Ätzrate in Bezug auf ein spezifiziertes Ätzmittel aufweisen, wobei die erste Ätzrate kleiner als die zweite Ätzrate ist;
Implantieren von Ionen in die ersten Seitenwandabstandselemente, um die erste Ätzrate an die zweite Ätzrate anzupassen; und
Entfernen der ersten und zweiten Seitenwandabstandselemente mit dem spezifizierten Ätzmittel.

Description

GEBIET DER VORLIEGENDEN ERFINDUNG
Die vorliegende Erfindung betrifft das Gebiet der Herstellung integrierter Schaltungen und betrifft insbesondere ein Verfahren zur Verbesserung des Ätzverhaltens von Seitenwandabstandselementen eines Halbleiterelements.
BESCHREIBUNG DES STANDES DER TECHNIK
Die Tendenz in Richtung zunehmender Integrationsdichte von integrierten Schaltungen führt zu einer Miniaturisierung der Halbleiterbauelemente der integrierten Schaltungen. Die damit verbundene Schrumpfung der Bauteilelemente führt zu zahlreichen wichtigen Herausforderungen für die Halbleiterhersteller, um die Bauteile mit den gewünschten elektrischen Eigenschaften und geometrischen Strukturen, die auch als kritische Dimensionen (critical dimensions = CD) bezeichnet werden, bereit zu stellen. Insbesondere die Herstellung der Gateelektrode mit der erforderlichen Form und mit meiner Größe im gegenwärtig in Betracht gezogenen Bereich unter 100 nm, ist äußerst entscheidend. In Bauelementen mit derartig kleinen Strukturgrößen ist die unvermeidbare Diffusion von Ionen, die insbesondere durch erforderliche Ausheizprozesse während der Bauteilherstellung verursacht wird, ein ernstzunehmendes Problem. Beispielsweise führt die laterale Diffusion der Ionen, die in die leicht dotierten Drain(LDD)-gebiete implantiert sind, zu einem ungewünschten LDD/Gate-Überlappbereich. Der LDD/Gate-Überlappbereich erhöht die Miller(Gate/Drain)-Kapazität, die die Schalteigenschaften des Bauteils beeinflusst und damit die Bauteilleistungsfähigkeit beeinträchtigt.
Die Millen-Kapazität kann reduziert werden, indem die Sequenz des Bauteilherstellungsvorganges so geändert wird, dass die tiefe Source/Drain-Implantation und das Ausheizen vor der LDD-Implantation, ausgeführt werden. Somit kann die tiefe Source/Drain-Ausheizung ausgeführt werden, ohne die Diffusion der LDD-Ionen zu beeinflussen. Das Implantieren des Source/Drain-Gebiets vor dem LDD-Gebiet erfordert es jedoch, dass Seitenwandabstandselemente, die zur Abgrenzung des tiefen Source/Drain-Gebiets verwendet werden, nach Beendigung des tiefen Source/Drain-Implantationsprozesses entfernt werden. Die Seitenwandabstandselemente sind typischerweise aus Siliciumnitrid (SiN) gebildet und können unter Anwendung heißer Phosphorsäure (H₃PO₄) entfernt werden. Die Ätzselektivität von Siliciumnitrid zu Silicium von heißer Phosphorsäure ist jedoch relativ gering, insbesondere wenn das Silicium vordotiert ist. Die geringe Selektivität bewirkt eine unerwünschte Erosion in Gebieten des Bauteils während des Abtragens der Abstandselemente. Somit wird die Steuerung der kritischen Abmessungen schwierig. Die Ätzselektivität kann verbessert werden, indem eine dünne thermische Oxidschicht (Schichtoxid) auf der Gateelektrode des Halbleiterbauteils vor der Ausbildung der Seitenwandabstandselemente gebildet wird. Insbesondere in CMOS-Bauteilen ist das Entfernen der Abstandselemente jedoch ein Problem, selbst wenn ein Schichtoxid verwendet wird.
Mit Bezug zu den 1a bis 1b wird zur detaillierten Erläuterung der Anwendung von Seitenabstandselementen gemäß eines typisch konventionellen Prozessablaufes mit entfernbaren Abstandselementen und einem Schichtoxid der entsprechende Ablauf zur Herstellung eines MOS-Feldeffekttransistors beschrieben.
1a zeigt schematisch eine Halbleiterstruktur 1 mit einem Siliciumsubstrat 10, Flachgabenisolationsgebieten 20, einer Gateisolationsschicht 31 und einer Gateelektrode 41.
Ein typischer Prozessablauf zur Herstellung der Halbleiterstruktur 1 umfasst gut bekannte Lithografie-, Ätz- und Abscheideverfahren und daher wird deren Beschreibung weggelassen.
1b zeigt die Halbleiterstruktur 1 nach Herstellung von Seitenwandabstandselementen 81 auf einem Schichtoxid 85 und während eines tiefen Source/Drain-Implantationsprozesses 75, der zu tiefen Source/Drain-Gebieten 72 führt.
Das Schichtoxid 85 wird in einem thermischen Oxidationsprozess aufgewachsen. Anschließend werden die Seitenwandabstandselemente 81 in einem anisotropen Ätzvorgang, typischerweise in einem Plasmaätzvorgang, aus einer ganzflächig abgeschiede nen Siliciumnitridschicht gebildet. Anschließend wird der Implantationsprozess 75 zur Bildung der tiefen Source/Drain-Gebiete 72 vor der Implantation der LDD-Gebiete, die noch durchzuführen ist, ausgeführt. Um die implantierten Ionen zu aktivieren, wird ein schneller thermischer Ausheiz(RTA)-prozess für die tiefen Source/Drain-Gebiete ausgeführt, bei einer entsprechend hohen Temperatur, die eine hohe Diffusion bewirkt. Da die LDD-Gebiete noch nicht implantiert sind, bewirkt der Ausheizprozess für die tiefen Source/Drain-Gebiete keine unerwünschte Überlappung von LDD und Gate.
Die Siliciumnitridseitenwandabstandselemente 81 können mit einer dünnen Siliciumoxidschicht (nicht gezeigt) bedeckt sein, insbesondere wenn der Ausheizprozess in einer Sauerstoff enthaltenden Umgebung stattfindet. Die dünne Siliciumoxidschicht wächst in einem langsamen und selbst begrenzenden Prozess durch Umwandlung von Nitrit in Oxid.
1c zeigt die Halbleiterstruktur 1 nach der Entfernung der Seitenwandabstandselemente 81.
Die Siliciumoxidschicht, die die Seitenwandabstands bedecken kann, wird durch Eintauchen in Wasserstofffluorid (HF) entfernt. Die Siliciumnitridseitenwandabstandselemente 81 werden typischerweise durch die Anwendung heißer Phosphorsäure (H₃PO₄) entfernt. Die Ätzselektivität von Siliciumnitrid zu Siliciumoxid von heißer Phosphorsäure ist jedoch zu gering, insbesondere wenn die Siliciumoxidstruktur durch die vorhergehende tiefe Source/Drain-Implantation modifiziert ist, und daher widersteht das Schichtoxid 85 möglicherweise dem Ätzprozess mit der heißen Phosphorsäure beim Abtragen der Seitenwandabstandselemente nicht. Somit kann eine Erosion des dünnen Schichtoxids 85 und sogar eine Erosion der darunter liegenden Silicumgateelektrode 41 auftreten. Eine derartige Erosion kann ferner in den tiefen Source/Drain-Gebieten 72 auftreten, in denen das Silicium stark dotiert ist und folglich aufgrund der höheren Ätzrate die Ätzselektivität beeinträchtigt ist. Andererseits kann eine Reduzierung der Ätzprozesszeit eine unvollständige Entfernung der Silicium nitridseitenwandabstandselemente 81 bewirken. Ferner wird die Ätzrate des Siliciumnitrids ebenfalls durch die Vordotierungsbedingungen beeinflusst. Somit können die Seitenwandabstandselemente 81 eines n- bzw. eines p-MOSFETs unterschiedliche Ätzraten in Phosphorsäure aufgrund unterschiedlicher Dotierkonzentrationen aufweisen.
1d stellt die Halbleiterstruktur 1 nach der Entfernung des Schichtoxids 85 und während eines LDD-Implantationsvorganges 76 zur Herstellung von LDD-Gebieten 71 dar.
Die LDD-Implantation 76 wird mittels eines bekannten konventionellen Implantationsprozesses durchgeführt. Das Schichtoxid 85 kann vor dem LDD-Implantationsprozess 76 durch gut bekannte nass-chemische Ätzprozesse entfernt werden oder kann als ein Abschirmoxid verwendet werden. Der anschließende schnelle thermische Ausheizvorgang kann vorteilhafterweise für die erforderliche Aktivierung der LDD-Gebiete 71 optimiert werden, wobei gleichzeitig die laterale Diffusion vermieden oder zumindest reduziert werden kann. Die Diffusionsaktivität kann im Vergleich zu einem Ausheizvorgang, der für die tiefen Source/Drain-Gebiete 72 erforderlich ist, reduziert sein, und die LDD-Gebiete 71 müssen in einem einzelnen Prozess ausgeheizt werden. Somit ist die laterale Diffusion der LDD-Ionen unter die Gateelektrode 41 (LDD/Gate-Überlappbereich) reduziert und folglich sind die ungewünschten parasitären Kapazitäten ebenso verringert und die Bauteilleistungsfähigkeit wird verbessert.
1e zeigt die Halbleiterstruktur 1 nach der Herstellung von Seitenwandabstandselementen 82 und Silicidgebieten 91. Die neu gebildeten Seitenwandabstandselemente 82 sind erforderlich, um die Erweiterungen der LDD-Gebiete 71 in dem nachfolgenden Silicidprozess zu schützen. Die Silicidgebiete 91 werden in einem konventionellen selbstjustierenden Silicidprozess gebildet. Der Silicidprozess kann beispielsweise durch ganzflächiges Abscheiden einer Schicht aus hochschmelzendem Metall und mittels einer nachfolgenden zweistufigen thermischen Ausheizung durchgeführt werden, wobei nicht reagiertes Überschussmetall mittels eines geeigneten Ätzvorganges nach dem ersten Ausheizschritt entfernt wird.
Die unterschiedlichen Ätzraten der Seitenwandabstandselemente von n- bzw. p-MOSFETs in Phosphorsäure erschweren es, die Seitenwandabstandselemente in CMOS-Bauteilen ohne Über-Ätzung und/oder ohne Zurücklassen von Resten der Abstandselemente zu entfernen. Die Ätzrate der Seitenwandabstandselemente hängt von dem Implantationsparameter der tiefen Source/Drain-Implantation 75, etwa von der Art der Implantationsstoffe, deren Energie und Dosis, ab. Für p-Transistoren wird typischerweise Bor (B) bei einer Ionenenergie im Bereich von ungefähr 5 bis 45 keV mit ei ner Dosis bis zu ungefähr 2·10¹⁵ Ionen/cm² verwendet. Für n-Transistoren werden typischerweise die schwereren Arsen(As)- oder Phosphor(P)-ionen mit einer Energie im gleichen Energiebereich und mit einer Dosis bis zu ungefähr 2·10¹⁵ bis 6·10¹⁵ angewendet. Somit zeigen die Seitenwandabstandselemente von n-Transistoren eine höhere Ätzrate als die p-Transistoren. Bauteilfehler, die aus der unterschiedlichen Dotierkonzentration und den unterschiedlichen Dotierbedingungen beim Abtragen der Seitenwandabstandselemente CMOS-Bauteilen herrühren, sind in den 2a bis 2c dargestellt.
2a zeigt schematisch eine Querschnittsansicht einer CMOS-Bauteilstruktur 2 vor dem Entfernen der Seitenwandabstandselemente 81. Die Struktur umfasst einen n- und einen p-Feldeffekttransistor, die auf einem Siliciumsubstrat 10 gebildet und durch Flachgrabenisolationsgebiete 20 getrennt sind. Die Transistoren umfassen eine Gateisolationsschicht 31, eine Gateelektrode 41, ein Schichtoxid 85, tiefe n- oder p- Source/Drain-Gebiete 72 und die Seitenwandabstandselemente 81, die mit einer dünnen Siliciumoxidschicht 86 bedeckt sein können.
Die Feldeffekttransistoren werden hergestellt, wie dies mit Bezug zu 1b für einen einzelnen Transistor beschrieben ist, wobei die gleichen Bezugszeichen verwendet sind, um ähnliche oder identische Komponenten oder Teile zu bezeichnen.
2b zeigt schematisch das Ergebnis eines Ätzprozesses, der angewendet wird, um die Seitenwandabstandselemente 81 des n-Transistors der CMOS-Struktur 2 zu ätzen. Die Seitenwandabstandselemente 81 des n-Transistors sind im wesentlichen vollständig entfernt, wohingegen die Entfernung der Seitenwandabstandselemente 81 des p-Transistors unvollständig ist und ein restliches Abstandselementsmaterial 83 zurücklassen kann, das eine ungleichförmige LDD-Implantation 76 (in 1d gezeigt) verursachen kann.
2c zeigt im Gegensatz dazu das Ergebnis eines Ätzprozesses, der geeignet ist, die Seitenwandabstandselemente 81 des p-Transistors der CMOS-Struktur 2 zu ätzen. In diesem Falle sind die Seitenwandabstandselemente 81 des p-Transistors im Wesentlichen vollständig entfernt, wohingegen jedoch die Entfernung der Seitenwandabstandselemente 81 des n-Transistors ein übermäßiges Über-Ätzen verursachen kann, was zu einer Überätzung des Schichtoxids 85 und sogar des Siliziums der Gateelektrode 41 und der tiefen Source/Draingebiete 72 führen kann.
Weiterer Stand der Technik ist aus den folgenden Druckschriften bekannt. Die US 6,451,701 61 betrifft ein Verfahren zur Herstellung von Silizidkontakten mit geringem Widerstand zwischen eng benachbart angeordneten elektrischen leitenden Leitungen in Feldeffekttransistoren. Zur Vorreinigung und Entfernung von Restoxidmaterial wird eine Stickstoff- oder Germaniumimplantation verwendet, um das Oxid zu amorphisieren und damit die Ätzrate für ein Nassätzverfahren zu erhöhen.
Die US 6,200,863 61 betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung mit asymmetrischen Source-/Drainerweiterungsgebieten. Dabei wird eine konforme Schicht eines Abstandsmaterials über einer Gateelektrode mit einer gegen die Substratoberfläche geneigten Implantation behandelt. Dabei erhöht sich die Ätzrate der der Implantation ausgesetzten Seitenwand, während die Ätzrate der im Implantationsschatten liegenden Seitewand sich nicht verändert. Dadurch entsteht ein asymmetrisches Seitenwandabstandselement.
Die US 6,429,083 B1 betrifft die Technologie zum Entfernen von Seitenwandabstandselementen unter Verwendung von Ionenimplantation zur Erhöhung eines Ätzratenunterschieds des Seitenwandabstandselements. Bei übereinanderliegenden doppelten Seitenwandabstandselementen wird nur ein Seitenwandabstandselement einer Ionenimplantation ausgesetzt, um die Ätzselektivität der Seitenwandabstandselemente gegeneinander zu erhöhen.
Der Erfindung liegt die Aufgabe zugrunde, Ätzraten für Seitenwandabstandselemente von n- und/oder p-Transistoren einzustellen, um damit die Gleichmäßigkeit während des Entfernens der Abstandselemente für die Transistoren zu verbessern.
Diese Aufgabe wird mit den Verfahrensschritten der Patentansprüche 1 und 19 gelöst.
ÜBERBLICK ÜBER DIE ERFINDUNG
Gemäss der vorliegenden Erfindung wird ein Verfahren bereit gestellt, wobei entfernbare Seitenwandabstandselemente eines Halbleiterbauteils mittels Ionen beschossen werden, um die Struktur des Materials der Seitenwandabstandselemente zur Verbesserung der Ätz rate der Seitenwandabstandselemente aneinander anzupassen.
Gemäss einer Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Entfernen von Seitenwandabstandselementen einer Halbleiterstruktur das Bereitstellen eines Substrats mit darauf teilweise ausgebildeten Halbleiterelementen, wobei die Elemente erste und zweite Seitenwandabstandselemente mit einer ersten und einer zweiten Ätzrate für ein spezielles Ätzmittel aufweisen, und wobei die erste Ätzrate kleiner als die zweite Ätzrate ist. Das Verfahren umfasst ferner das Implantieren von Ionen in die ersten Seitenwandabstandselemente, um die erste Ätzrate an die zweite Ätzrate anzupassen. Ferner umfasst das Verfahren das Entfernen der ersten und der zweiten Seitenwandabstandselemente mit dem spezifizierten Ätzmittel.
Gemäss einer weiteren alternativen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Entfernen von Seitenwandabstandselementen einer Halbleiterstruktur das Bereitstellen eines Substrats mit teilweise darauf ausgebildeten Halbleiterelementen, wobei die Elemente erste und zweite Seitenwandabstandselemente mit einer ersten und einer zweiten Ätzrate für ein spezifiziertes Ätzmittel aufweisen, wobei die erste Ätzrate kleiner als die zweite Ätzrate ist. Das Verfahren umfasst ferner das Implan tieren von Ionen in die ersten und zweiten Seitenwandabstandselemente, um die erste und die zweite Ätzrate zu erhöhen und dabei im Wesentlichen gleiche Ätzraten zu erhalten, und das Entfernen der Seitenwandabstandselemente mit dem spezifizierten Ätzmittel.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Weitere Vorteile und Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen betrachtet wird; es zeigen:
1a bis 1e schematisch eine Querschnittsansicht einer Halbleiterbauteilstruktur, die einen typien herkömmlichen Prozessablauf zur Herstellung von Source/Draingebieten eines MOS-Feldeffekttransistors gemäss dem Stand der Technik zeigt;
2a bis 2c schematisch eine Querschnittsansicht einer herkömmlichen CMOS-Bauteilstruktur, die typische Fehler zeigt, die bei der Entfernung von Seitenwandabstandselementen in einem CMOS-Bauteil gemäss dem Stand der Technik auftreten;
3a bis 3e schematisch eine Querschnittsansicht einer CMOS-Bauteilstruktur, in der die Herstellung von Source/Draingebieten eines MOS-Feldeffekttransistors gemäss einer anschaulichen Ausführungsform der vorliegenden Erfindung dargestellt ist;
4 schematisch eine Querschnittsansicht einer CMOS-Bauteilstruktur, in der ein Prozess zum Entfernen von Seitenwandabstandselementen gemäss einer weiteren anschaulichen Ausführungsform der vorliegenden Erfindung gezeigt ist; und
5 schematisch eine Querschnittsansicht einer CMOS-Bauteilstruktur, in der der Vorgang zum Entfernen der Seitenwandabstandselemente für ein Bauteil ohne einem Schichtoxid gemäss einer noch weiteren Ausführungsform der vorliegenden Erfindung gezeigt ist.
Es sollte beachtet werden, dass die in den Figuren gezeigten Abmessungen nicht maßstabsgetreu sind.
DETAILLIERTE BESCHREIBUNG
Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte es selbstverständlich sein, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulichen offenbarten Ausführungsform einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
Die vorliegende Erfindung umfasst das Konzept des Angleichens oder des individuellen Einstellens der Ätzraten von Seitenwandabstandselementen von Feldeffekttransistoren, etwa von n- und p-Transistoren in CMOS-Bauteilen, um den Ätzablöseprozess von Seitenwandabstandselementen zu verbessern. Die Ätzraten können geändert werden, indem mindestens die Ätzrate der Abstandselemente des p-Feldeffekttransistors erhöht wird. Die Ätzrate wird durch Ionenbeschuss der Seitenwandabstandselemente erhöht. Beschießen eines Festkörperstrukturelements mit Ionen ändert die Struktur des Materials des Elements in einen zunehmend amorpheren Zustand, d. h. die kurzreichweitige Ordnung in der Struktur des Materials wird modifiziert. Insbesondere schwere Ionen verursachen einen starken Schaden in der Festkörperstruktur, selbst bei relativ geringer Dosis. In einer speziellen Ausführungsform werden inerte Ionen angewendet, so dass die elektrischen Eigenschaften der implantierten Gebiete lediglich minimal durch die implantierten Ionen beeinflusst werden. Somit ist der Begriff "inerte Ionen" so zu verstehen, dass dieser Ionen bezeichnet, die lediglich einen minimalen Einfluss auf das elektrische Verhalten der Materialien ausüben, die zur Herstellung der Strukturelemente ver wendet werden, und die im Wesentlichen nicht als Dotierstoff in den Halbleitergebieten fungieren. Somit können beispielsweise Argon (Ar), Xenon (Xe) und Krypton (Kr) als inerte Ionen verwendet werden. Für Bauteilstrukturelemente auf Siliciumbasis oder Germaniumbasis können Silicium(Si)- oder Germanium(Ge)-innen als "inerte Ionen" betrachtet werden. Andererseits können die implantierten Halbleiterionen einer anderen Gattung, beispielsweise Germaniumionen in einem Bauteil auf Siliciumbasis, die Bauteileigenschaften ändern und können somit gleichzeitig beispielsweise für Bandlückengestaltungszwecke verwendet werden.
Mit Bezug zu den 3a bis 3e, 4 und 5 werden nun anschauliche Ausführungsformen gemäss der vorliegenden Erfindung beschrieben. In den 3a bis 3e, 4 und 5 werden die gleichen Bezugszeichen wie in 1 und 2 verwendet, um ähnliche oder gleiche Komponenten und Teile zu bezeichnen.
Die Ausführungsformen, die in den 3a bis 3e, 4 und 5 gezeigt sind, betreffen einen Feldeffekttransistor, der auf einem Siliciumsubstrat 10 gebildet ist und ein Polysiliciumgateelement 41 aufweist. Das verwendete Substrat ist jedoch nicht auf ein Siliciumsubstrat eingeschränkt und es kann jedes andere Substrat, beispielsweise ein Germaniumsubstrat oder ein Silicium-auf-Isolator(SOI)-Substrat verwendet werden. Ferner ist das verwendete Bauteil nicht auf einen Feldeffekttransistor zu beschränken und des kann jedes andere Strukturelement mit einer Seitenwand verwendet werden. Ferner ist das Strukturelement 41 nicht auf ein Polysiliciumgate eingeschränkt und es kann jedes andere Gate- oder Verbindungsleitungsstrukturelement, beispielsweise ein Metallgate oder eine Polysiliciumverbindungsleitung, verwendet werden.
In den anschaulichen erfindungsgemäßen Ausführungsformen, die in 3a bis 3e gezeigt sind, werden die gleichen Schritte angewendet, wie sie mit Bezug zu den 1a bis 1e beschrieben sind. Somit zeigen die 3a bis 3e schematisch lediglich zusätzlich Prozessschritte, die den Ablöseprozess in einem CMOS-Bauteil verbessern.
3a zeigt eine CMOS-Struktur 3, die ähnlich zu der Struktur aus 2a ist, mit einem n- und einem p-Feldeffekttransistor, die auf dem Siliciumsubstrat 10 gebildet und durch ein Flachgrabenisolationsgebiet 20 getrennt sind. Die Transistoren weisen n- oder p- artige tiefe Source/Drain-Gebiete 72 und eine Gateisolationsschicht 31, die Gateelektrode 41, ein Schichtoxid 85 und Seitenwandabstandselemente 81 auf.
Die Transistoren können gemäss einem Prozess entsprechend dem konventionellen Prozess, der in 1b dargestellt ist, hergestellt werden und werden n- oder p-dotiert, um die CMOS-Struktur 3 zu bilden. Die Seitenwandabstandselemente 81 können ein anorganisches Material, beispielsweise Silicumnitrit aufweisen oder können ein Material mit kleinem ε, beispielsweise ein Kohlenstoff dotiertes Oxid aufweisen. Materialien mit kleinem ε können die parasitären Kapazitäten reduzieren und damit die Bauteilleistungsfähigkeit erhöhen und somit die Leistungsaufnahme des Bauteils verringern.
3b zeigt die CMOS-Struktur 3, die ferner ein Maskenstrukturelement 62 aufweist.
Das Maskenstrukturelement 62 kann in einem fotolithografischen Vorgang gebildet werden, wobei das Maskenstrukturelement 62 das Lackelement selbst oder in anderen Ausführungsformen ein Hartmasken-Element sein kann, das mittels Abscheiden einer Schicht aus Material und Ausführen eines Ätzprozesses zur Definition der Hartmaske gebildet wird. Die Dicke des Maskenstrukturelements hängt von der abschirmenden Wirkung des Materials und dem Neigungswinkel der Implantation ab und kann für eine Fotolackmaske im Bereich von ungefähr 100 bis 2000 nm liegen.
3c zeigt die CMOS-Struktur 3 während einer geneigten Ionenimplantation 77.
Die Dosis der geneigten Ionenimplantation 77 wird so gewählt, um die Ätzrate des Materials der beschossenen Seitenwandabstandselemente 81 des p-Transistors auf einen Pegel anzuheben, der im wesentlichen gleich der Ätzrate des Materials des Seitenwandabstandselements 81 des maskierten n-Transistors ist.
Die Seitenwandabstandselemente 81 sind an Seitenwänden angeordnet, die sich im wesentlichen senkrecht zu der Oberfläche des Substrats 10 erstrecken. Somit sind die Seitenwandabstandselemente 81 typischerweise in dieser Richtung ausgedehnt. Somit wird die Implantation mit geneigtem Substrat 10 durchgeführt, um die Anzahl der Ionen, die auf die Seitenwandabstandselemente 81 einwirken, zu erhöhen und gleichzeitig die ungewünschte Bestrahlung der benachbarten Gebiete des Bauteils zu reduzieren. Be sonders hohe Neigungswinkel sind geeignet, um das Verhältnis von Ionen, die in die Abstandselemente 81 implantiert werden, zu den Ionen, die in benachbarte Gebiete des Bauteils implantiert werden, zu verbessern. Eine Implantation unter sehr hohen Neigungswinkeln kann jedoch einer abschirmenden Wirkung unterliegen, die von dem oberen Rand des Maskenstrukturelements 62 hervorgerufen wird, da der Rand des Maskenstrukturelements 62 nahe an dem Seitenwandabstandselement 81 aufgrund des geringen Abstands angeordnet sein kann, mit dem n- und p-Transistoren typischerweise in CMOS-Bauteilen beabstandet sind. Um die abschirmende Wirkung zu kompensieren, kann die Implantationsdosis entsprechend erhöht werden, um die Ätzraten der Materialien der Seitenwandabstandselemente 81 des n- und p-Transistors auszugleichen. Der angewendete Neigungswinkel für die Implantation kann von ungefähr 10 bis 70° reichen.
3d zeigt die CMOS-Struktur 3 nach dem Entfernen des Maskenstrukturelements 62. Die Maske kann mittels gut bekannter Ätzverfahren entfernt werden. Reste des Fotolackmaskenstrukturelements 62 können im Wesentlichen mit einem Lackveraschungsverfahren entfernt werden, wobei die Lackreste in einem Sauerstoff enthaltenden Plasma oxidiert werden. In Fällen, in denen eine Hartmaske verwendet wird, wird ein Ätzmittel, das für das ausgewählte Hartmaskenmaterial geeignet ist und die erforderliche Selektivität zu den benachbarten Bauteilstrukturelementen aufweist, verwendet, um das Maskenstrukturelement 62 zu entfernen.
3e zeigt die CMOS-Struktur 3 nach der Entfernung der Seitenwandabstandselemente 81.
Die dünne Siliciumoxidschicht (nicht gezeigt), die die Seitenwandabstandselemente 81 bedecken kann, wird in einem Wasserstofffluorid(HF)-Eintauchvorgang gemäss bekannter Verfahren entfernt, wobei die Prozesszeit aufgrund der erhöhten Ätzrate, die durch die Ionenimplantation bewirkt wird, verringert ist.
Aufgrund der im Wesentlichen ausgeglichenen Ätzraten können die Seitenwandabstandselemente 81 des n- und p-Transistors in einem gemeinsamen Ätzschritt gebildet werden, wodurch weniger Reste des Abstandselementmaterials zurückbleiben und ein geringeres Ätzen des Schichtoxids 85 bewirkt wird.
In einer weiteren Ausführungsform, die in 4 gezeigt ist, wird die CMOS-Struktur 4 aus 3a mit Ionen beschossen, ohne dass das Maskenstrukturelement 62 gebildet wird. Daher schirmt das Maskenstrukturelement 62 den Ionenbeschuss nicht ab und ein höherer Neigungswinkel des Substrats im Bereich von ungefähr 10 bis 85° kann angewendet werden. Daher ist das Verhältnis von in die Seitenwandabstandselemente 81 implantierten Ionenzahl zu in die angrenzenden Gebiete des CMOS-Bauteils implantierten Ionen erhöht. Aufgrund des erhöhten Verhältnisses kann die auf das Substrat 10 eingestrahlten Ionen erhöht werden, ohne übermäßig das Verhalten des CMOS-Bauteils zu beeinflussen. Somit wird hauptsächlich die Ätzrate der Seitenwandabstandselemente 81 erhöht und damit die Ätzselektivität verbessert. Gleichzeitig kann die Implantation mit hoher Dosis in die Seitenwandabstandselemente 81 des n- und p-Transistors die Ätzratenunterschiede der Materialien der Seitenwandabstandselemente 81 beider Transistortypen verringern. Somit können die Seitenwandabstandselemente 81 des n- und p-Transistors ebenso in einem gemeinsamen Ätzschritt entfernt werden, wodurch weniger Reste zurückbleiben und ein geringeres Ätzen des Schichtoxids 85 erreicht wird.
5 zeigt eine noch weitere Ausführungsform, wobei das Schichtoxid 85 aufgrund der verbesserten Ätzselektivität und der erhöhten Ätzrate weggelassen werden kann. Obwohl die Ätzselektivität von Siliciumnitrid zu Silicium von heißer Phosphorsäure kleiner als jene von Siliciumnitrid zu Siliciumoxid ist, kann es genügen, die Seitenwandabstandselemente 81 zu entfernen, ohne das benachbarte Silicium übermäßig zu beeinflussen, selbst in den vordotierten Gebieten, etwa in der Gateelektrode 41 und den tiefen Source/Drain-Gebieten 72.

Claims

Verfahren zum Entfernen von Seitenwandabstandselementen einer Halbleiterstruktur, wobei das Verfahren umfasst: Bereitstellen eines Substrats mit teilweise darauf ausgebildeten Halbleiterelementen mit ersten und zweiten Seitenwandabstandselementen, wobei die Elemente eine erste und eine zweite Ätzrate in Bezug auf ein spezifiziertes Ätzmittel aufweisen, wobei die erste Ätzrate kleiner als die zweite Ätzrate ist; Implantieren von Ionen in die ersten Seitenwandabstandselemente, um die erste Ätzrate an die zweite Ätzrate anzupassen; und Entfernen der ersten und zweiten Seitenwandabstandselemente mit dem spezifizierten Ätzmittel.
Verfahren nach Anspruch 1, wobei die teilweise gebildeten Halbleiterelemente teilweise gebildete n- und p-Feldeffekttransistoren sind.
Verfahren nach Anspruch 1, wobei die Halbleiterstruktur eine CMOS-Struktur ist.
Verfahren nach Anspruch 1, wobei eine Maske, die mindestens die zweiten Seitenwandabstandselemente bedeckt, verwendet wird, um die Ionen in die ersten Seitenwandabstandselemente zu implantieren.
Verfahren nach Anspruch 4, wobei die Maske durch Fotolithografie gebildet wird.
Verfahren nach Anspruch 4, wobei die Maske eine Fotolackmaske oder eine Hartmaske ist.
Verfahren nach Anspruch 6, wobei die Fotolackmaske eine Dicke von 100 bis 2000 nm aufweist.
Verfahren nach Anspruch 1, wobei die Ionen inerte Ionen sind.
Verfahren nach Anspruch 1, wobei die Ionen Argonionen und/oder Xenonionen und/oder Germaniumionen und/oder Siliziumionen sind.
Verfahren nach Anspruch 1, wobei die Implantationsdosis im Bereich von ungefähr 1·10¹³ bis 1·10¹⁵ Ionen/cm² liegt.
Verfahren nach Anspruch 1, wobei die Ionenenergie im Bereich von ungefähr 10 bis 80 keV liegt.
Verfahren nach Anspruch 1, wobei ein Neigungswinkel zwischen einer Oberfläche des Substrats und einer Einfallsrichtung der Ionen im Bereich von 10 bis 70° liegt.
Verfahren nach Anspruch 1, wobei das Material der Seitenwandabstandselemente ein anorganisches Material aufweist.
Verfahren nach Anspruch 1, wobei das Material der Seitenwandabstandselemente ein Material mit kleiner Dielektrizitätskonstante ε aufweist.
Verfahren nach Anspruch 1, wobei das Material der Seitenwandabstandselemente Siliziumnitrid aufweist.
Verfahren nach Anspruch 1, wobei vor dem Schritt des Ionenimplantierens in die Seitenwandabstandselemente Dotierstoffe in die Seitenwandabstandselemente während der Herstellung eines Source- und eines Draingebiets in dem teilweise ausgebildeten Halbleiterelement implantiert werden.
Verfahren nach Anspruch 16, wobei die Dotierstoffe Bor und/oder Arsen und/oder Phosphor sind.
Verfahren nach Anspruch 1, wobei die teilweise ausgebildeten Halbleiterelemente ein Gatestrukturelement aufweisen und wobei die Abmessung des Gatestrukturelement in einer Richtung 100 nm oder weniger beträgt.
Verfahren zum Entfernen von Seitenwandabstandselementen einer Halbleiterstruktur, wobei das Verfahren umfasst: Bereitstellen eines Substrats mit darauf teilweise ausgebildeten Halbleiterelementen, wobei die Elemente erste und zweite Seitenwandabstandselemente mit einer ersten und einer zweiten Ätzrate für ein spezifiziertes Ätzmittel aufweisen, wobei die erste Ätzrate kleiner als die zweite Ätzrate ist; Implantieren von Ionen in die ersten und zweiten Seitenwandabstandselemente, um die erste und die zweite Ätzrate zu erhöhen und dabei im wesentlichen gleiche erste und zweite Ätzraten zu erhalten; und Entfernen der ersten und zweiten Seitenwandabstandselemente mit dem spezifizierten Ätzmittel.
Verfahren nach Anspruch 19, wobei die teilweise gebildeten Halbleiterelemente teilweise gebildete n- und p-Feldeffekttransistoren sind.
Verfahren nach Anspruch 19, wobei die Halbleiterstruktur eine CMOS-Struktur ist.
Verfahren nach Anspruch 19, wobei die Ionen im Wesentlichen inerte Ionen sind.
Verfahren nach Anspruch 19, wobei die Ionen Argonionen und/oder Xenonionen und/oder Germaniumionen und/oder Siliziumionen sind.
Verfahren nach Anspruch 19, wobei die Implantationsdosis im Bereich von ungefähr 1·10¹³ bis 1·10¹⁵ Ionen/cm² liegt.
Verfahren nach Anspruch 19, wobei die Ionenenergie im Bereich von ungefähr 10 bis 80 keV liegt.
Verfahren nach Anspruch 19, wobei ein Neigungswinkel zwischen einer Oberfläche des Substrats und einer Einfallsrichtung der Ionen im Bereich von ungefähr 10 bis 85° liegt.
Verfahren nach Anspruch 19, wobei das Material der Seitenwandabstandselemente ein anorganisches Material aufweist.
Verfahren nach Anspruch 19, wobei das Material der Seitenwandabstandselemente ein Material mit kleiner Dielektrizitätskonstante ε aufweist.
Verfahren nach Anspruch 19, wobei das Material der Seitenwandabstandselemente Siliziumnitrid aufweist.
Verfahren nach Anspruch 19, wobei vor dem Implantieren der Ionen Dotierstoffe in die Seitenwandabstandselemente während der Herstellung eines Source- und eines Draingebiets implantiert werden.
Verfahren nach Anspruch 30, wobei die Dotierstoffe Bor und/oder Arsen und/oder Phosphor sind.
Verfahren nach Anspruch 19, wobei die teilweise ausgebildeten Halbleiterelemente ein Gatestrukturelement aufweisen und wobei die Abmessung des Gatestrukturelements in einer Richtung 100 nm oder weniger beträgt.