JP5331443B2 - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置 Download PDFInfo
- Publication number
- JP5331443B2 JP5331443B2 JP2008278351A JP2008278351A JP5331443B2 JP 5331443 B2 JP5331443 B2 JP 5331443B2 JP 2008278351 A JP2008278351 A JP 2008278351A JP 2008278351 A JP2008278351 A JP 2008278351A JP 5331443 B2 JP5331443 B2 JP 5331443B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- protective insulating
- insulating film
- dielectric constant
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 62
- 238000004519 manufacturing process Methods 0.000 title claims description 42
- 238000000034 method Methods 0.000 claims abstract description 52
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 14
- 230000001681 protective effect Effects 0.000 claims description 148
- 238000005530 etching Methods 0.000 claims description 38
- 239000000463 material Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 19
- 238000004380 ashing Methods 0.000 claims description 12
- 229910052799 carbon Inorganic materials 0.000 claims description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- 230000009977 dual effect Effects 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 229910020177 SiOF Inorganic materials 0.000 claims description 3
- 229910020175 SiOH Inorganic materials 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims 2
- 239000007789 gas Substances 0.000 description 53
- 239000010410 layer Substances 0.000 description 46
- 239000010949 copper Substances 0.000 description 31
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 30
- 229910052802 copper Inorganic materials 0.000 description 30
- 239000011229 interlayer Substances 0.000 description 14
- 230000004888 barrier function Effects 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 5
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910018557 Si O Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 229920002577 polybenzoxazole Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
- H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
基板上に形成されるとともに炭素を含む低誘電率膜および当該低誘電率膜上に形成された第1の保護絶縁膜に配線溝を形成する工程を含む半導体装置の製造方法であって、
前記配線溝を形成する工程は、
前記第1の保護絶縁膜上に、配線溝形成用の開口パターンを有するレジスト膜を形成し、当該レジスト膜をマスクとして前記第1の保護絶縁膜および前記低誘電率膜内に第1の凹部を形成する工程と、
前記第1の凹部形成時に前記低誘電率膜の前記第1の凹部の側壁に形成されたダメージ層を除去する工程と、
前記基板上の全面に、化学気相成長法により第2の保護絶縁膜を形成し、前記第1の保護絶縁膜および前記低誘電率膜の前記第1の凹部の側壁を前記第2の保護絶縁膜で覆って前記第1の保護絶縁膜および前記低誘電率膜内に第2の凹部を形成する工程と、
前記配線溝が前記低誘電率膜の表面に前記第2の保護絶縁膜が選択的に形成された側壁を有するように、前記第2の保護絶縁膜をエッチバックして成形する工程と、
を含む半導体装置の製造方法が提供される。
基板と、
前記基板上に形成されるとともに、炭素を含む低誘電率膜と、
前記低誘電率膜上に形成された第1の保護絶縁膜と、
前記第1の保護絶縁膜から前記低誘電率膜にわたって形成された配線溝と、
前記配線溝内に埋め込まれた配線と、
を含み、
前記配線溝の側面において、前記第1の保護絶縁膜の端面は、前記低誘電率膜の端面から突出した構造を有し、前記低誘電率膜の側面の前記第1の保護絶縁膜が突出した箇所の下方には、化学気相成長法により形成された第2の保護絶縁膜が形成され、当該第2の保護絶縁膜と前記第1の保護絶縁膜とにより、前記配線溝の側壁が構成された半導体装置が提供される。
本実施の形態において、低誘電率膜に、ビアファースト法でデュアルダマシン配線溝を形成する手順を説明する。
図6から図9は、本実施の形態における半導体装置の製造手順を示す工程断面図である。本実施の形態において、低誘電率膜に、レンチファースト法でデュアルダマシン配線溝を形成する点で、第1の実施の形態と異なる。
106 下層銅配線
110 層間絶縁膜
112 エッチング阻止膜
114 低誘電率膜
114a 第1の低誘電率膜
114b 第2の低誘電率膜
115 エッチング阻止膜
116 第1の保護絶縁膜
116a 開口パターン
116b 開口パターン
118 反射防止膜
120 レジスト膜
120a ビアホール形成用の開口パターン
122 有機膜
124 無機膜
126 反射防止膜
128 レジスト膜
128a 配線溝形成用の開口パターン
130 ダメージ層
132 くびれ部
134 第2の保護絶縁膜
136a ビアホール
136b 第1の凹部
136c 第2の凹部
136d 配線溝
138 銅配線
140 バリアメタル膜
142 銅膜
150 レジスト膜
150a 配線溝形成用の開口パターン
152 レジスト膜
152a ビアホール形成用開口部
Claims (14)
- 基板上に形成されるとともに炭素を含む低誘電率膜と、当該低誘電率膜上に形成された第1の保護絶縁膜に配線溝を形成する工程と、前記配線溝と連続して形成されデュアルダマシン配線溝を構成するビアホールを形成する工程とを含む半導体装置の製造方法であって、
前記配線溝を形成する工程は、
前記第1の保護絶縁膜上に、配線溝形成用の開口パターンを有するレジスト膜を形成する工程と、
当該レジスト膜をマスクとして前記第1の保護絶縁膜および前記低誘電率膜内に第1の凹部を形成する工程と、
前記第1の凹部形成時に前記低誘電率膜の前記第1の凹部の側壁に形成されたダメージ層を除去する工程と、
前記基板上の全面に、化学気相成長法により第2の保護絶縁膜を形成し、前記第1の保護絶縁膜および前記低誘電率膜の前記第1の凹部の側壁を前記第2の保護絶縁膜で覆って前記第1の保護絶縁膜および前記低誘電率膜内に第2の凹部を形成する工程と、
前記配線溝が前記低誘電率膜の表面に前記第2の保護絶縁膜が選択的に形成された側壁を有するように、前記第2の保護絶縁膜をエッチバックして成形する工程と、
を含み、
前記配線溝を形成する前記工程の後には、前記ビアホールの側壁には前記第2の保護絶縁膜が形成されていない
半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記配線溝の側壁には、前記第1の保護絶縁膜と前記第2の保護絶縁膜が露出する半導体装置の製造方法。 - 請求項1または2に記載の半導体装置の製造方法において、
前記ダメージ層を除去する工程において、前記第1の凹部の側面において、前記第1の保護絶縁膜の端面は、前記低誘電率膜の端面から突出した構造を有し、
前記第2の保護絶縁膜をエッチバックして成形する工程において、前記低誘電率膜表面の前記第1の保護絶縁膜下方の領域に、前記第2の保護絶縁膜が埋め込まれた構造となっている半導体装置の製造方法。 - 請求項1から3いずれかに記載の半導体装置の製造方法において、
前記第1の凹部を形成する工程は、前記第1の凹部を形成した後、前記レジスト膜をアッシングで除去する工程を含む半導体装置の製造方法。 - 請求項1から4いずれかに記載の半導体装置の製造方法において、
前記低誘電率膜は、SiOC膜またはSiOCH膜である半導体装置の製造方法。 - 請求項1から5いずれかに記載の半導体装置の製造方法において、
前記配線溝を形成する工程の前に、前記ビアホールを形成する前記工程を含み、
前記第2の保護絶縁膜は、比誘電率が前記低誘電率膜の比誘電率以下となるように構成された半導体装置の製造方法。 - 請求項6に記載の半導体装置の製造方法において、
前記第2の保護絶縁膜は、前記低誘電率膜を構成する材料と同じ材料により構成された半導体装置の製造方法。 - 請求項1から5いずれかに記載の半導体装置の製造方法において、
前記第2の凹部を形成する前記工程と前記第2の保護絶縁膜をエッチバックして成形する前記工程との間に、前記ビアホールを形成する前記工程を含み、
前記第2の保護絶縁膜は、SiO2膜、SiOF膜、またはSiOH膜である半導体装置の製造方法。 - 請求項1から5いずれかに記載の半導体装置の製造方法において、
前記第2の保護絶縁膜は、SiO2膜、SiOF膜、SiOH膜、SiOC膜、またはSiOCH膜である半導体装置の製造方法。 - 請求項1から9いずれかに記載の半導体装置の製造方法において、
前記基板上には下層配線が形成されており、前記下層配線上にはエッチング阻止膜が形成されており、前記低誘電率膜は前記エッチング阻止膜上に形成されており、
前記配線溝を形成する工程は、前記第2の保護絶縁膜をエッチバックして成形する前記工程の後に、前記エッチング阻止膜を除去して前記下層配線を露出する工程をさらに含む半導体装置の製造方法。 - 請求項1から10いずれかに記載の半導体装置の製造方法において、
前記第1の保護絶縁膜は、SiO2膜である半導体装置の製造方法。 - 請求項1から5いずれかに記載の半導体装置の製造方法において、
前記第2の保護絶縁膜をエッチバックして成形する前記工程では、前記ビアホールの側壁に形成された前記第2の保護絶縁膜が除去される
半導体装置の製造方法。 - 請求項12に記載の半導体装置の製造方法において、
前記ビアホールを形成する前記工程の後に、前記レジスト膜を形成する前記工程を含み、
前記ビアホールを形成する前記工程と、前記レジスト膜を形成する前記工程との間に、前記ビアホールを有機膜で埋め込む工程をさらに含む、
半導体装置の製造方法。 - 基板と、
前記基板上に形成されるとともに、炭素を含む低誘電率膜と、
前記低誘電率膜上に形成された第1の保護絶縁膜と、
前記第1の保護絶縁膜から前記低誘電率膜にわたって形成された配線溝と、
前記配線溝と連続して形成されデュアルダマシン配線溝を構成するビアホールと、
前記配線溝内に埋め込まれた配線と、
を含み、
前記配線溝の側面において、前記第1の保護絶縁膜の端面は、前記低誘電率膜の端面から突出した構造を有し、前記低誘電率膜の側面の前記第1の保護絶縁膜が突出した箇所の下方には、化学気相成長法により形成された第2の保護絶縁膜が形成され、当該第2の保護絶縁膜と前記第1の保護絶縁膜とにより、前記配線溝の側壁が構成され、
前記ビアホールの側壁には前記第2の保護絶縁膜が形成されていない
半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008278351A JP5331443B2 (ja) | 2008-10-29 | 2008-10-29 | 半導体装置の製造方法および半導体装置 |
US12/355,046 US7855138B2 (en) | 2008-10-29 | 2009-01-16 | Semiconductor device and method for manufacturing the same |
CN200910007197.0A CN101728318B (zh) | 2008-10-29 | 2009-02-19 | 半导体器件及其制造方法 |
US12/941,254 US8164196B2 (en) | 2008-10-29 | 2010-11-08 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008278351A JP5331443B2 (ja) | 2008-10-29 | 2008-10-29 | 半導体装置の製造方法および半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010109071A JP2010109071A (ja) | 2010-05-13 |
JP5331443B2 true JP5331443B2 (ja) | 2013-10-30 |
Family
ID=42116679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008278351A Expired - Fee Related JP5331443B2 (ja) | 2008-10-29 | 2008-10-29 | 半導体装置の製造方法および半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7855138B2 (ja) |
JP (1) | JP5331443B2 (ja) |
CN (1) | CN101728318B (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2466627A4 (en) * | 2009-08-14 | 2015-06-24 | Ulvac Inc | etching |
US8476160B2 (en) * | 2010-10-27 | 2013-07-02 | International Business Machines Corporation | Sublithographic patterning employing image transfer of a controllably damaged dielectric sidewall |
CN102543843A (zh) * | 2010-12-29 | 2012-07-04 | 中芯国际集成电路制造(北京)有限公司 | 互连结构的制造方法 |
CN102760685B (zh) * | 2011-04-27 | 2015-01-21 | 中芯国际集成电路制造(上海)有限公司 | 铜互连线的刻蚀后处理方法 |
CN103367225B (zh) * | 2012-03-29 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | 沟槽制备方法 |
US8946076B2 (en) * | 2013-03-15 | 2015-02-03 | Micron Technology, Inc. | Methods of fabricating integrated structures, and methods of forming vertically-stacked memory cells |
US8912093B2 (en) * | 2013-04-18 | 2014-12-16 | Spansion Llc | Die seal layout for VFTL dual damascene in a semiconductor device |
CN103337476A (zh) * | 2013-06-27 | 2013-10-02 | 上海华力微电子有限公司 | 一种减小铜互连沟槽关键尺寸的方法 |
CN106684031A (zh) * | 2015-11-05 | 2017-05-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的制造方法 |
US10985055B2 (en) * | 2015-12-30 | 2021-04-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnection structure with anti-adhesion layer |
CN105977149A (zh) * | 2016-05-11 | 2016-09-28 | 上海华虹宏力半导体制造有限公司 | 钝化层刻蚀方法及焊盘、半导体器件的制造方法 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000294634A (ja) * | 1999-04-07 | 2000-10-20 | Nec Corp | 半導体装置及びその製造方法 |
US6878615B2 (en) * | 2001-05-24 | 2005-04-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to solve via poisoning for porous low-k dielectric |
US6686662B2 (en) * | 2002-05-21 | 2004-02-03 | Agere Systems Inc. | Semiconductor device barrier layer |
JP3898669B2 (ja) | 2002-06-10 | 2007-03-28 | 株式会社東芝 | 半導体装置の製造方法 |
US7023093B2 (en) * | 2002-10-24 | 2006-04-04 | International Business Machines Corporation | Very low effective dielectric constant interconnect Structures and methods for fabricating the same |
US20070108514A1 (en) * | 2003-04-28 | 2007-05-17 | Akira Inoue | Semiconductor device and method of fabricating the same |
CN100407400C (zh) | 2003-05-29 | 2008-07-30 | 日本电气株式会社 | 布线结构 |
CN100570894C (zh) * | 2004-01-22 | 2009-12-16 | 国际商业机器公司 | 垂直鳍片场效应晶体管mos器件 |
US7166531B1 (en) * | 2005-01-31 | 2007-01-23 | Novellus Systems, Inc. | VLSI fabrication processes for introducing pores into dielectric materials |
JP4716316B2 (ja) | 2005-06-27 | 2011-07-06 | 次世代半導体材料技術研究組合 | 半導体装置の製造方法 |
US20070105362A1 (en) * | 2005-11-09 | 2007-05-10 | Kim Jae H | Methods of forming contact structures in low-k materials using dual damascene processes |
JP2007149813A (ja) * | 2005-11-25 | 2007-06-14 | Sony Corp | 半導体装置の製造方法 |
US7972954B2 (en) * | 2006-01-24 | 2011-07-05 | Infineon Technologies Ag | Porous silicon dielectric |
JP2009528690A (ja) * | 2006-02-28 | 2009-08-06 | エステミクロエレクトロニクス(クロレ・2)・エスアーエス | 誘電材料における金属配線 |
TWI323498B (en) * | 2006-04-20 | 2010-04-11 | Nanya Technology Corp | Recessed gate mos transistor device and method of making the same |
JP4267013B2 (ja) * | 2006-09-12 | 2009-05-27 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
US8350335B2 (en) * | 2007-04-18 | 2013-01-08 | Sony Corporation | Semiconductor device including off-set spacers formed as a portion of the sidewall |
JP2008300623A (ja) * | 2007-05-31 | 2008-12-11 | Elpida Memory Inc | 半導体装置及びその製造方法、並びに、データ処理システム |
US7994005B2 (en) * | 2007-11-01 | 2011-08-09 | Alpha & Omega Semiconductor, Ltd | High-mobility trench MOSFETs |
US8207060B2 (en) * | 2007-12-18 | 2012-06-26 | Byung Chun Yang | High yield and high throughput method for the manufacture of integrated circuit devices of improved integrity, performance and reliability |
US20090242973A1 (en) * | 2008-03-31 | 2009-10-01 | Alpha & Omega Semiconductor, Ltd. | Source and body contact structure for trench-dmos devices using polysilicon |
-
2008
- 2008-10-29 JP JP2008278351A patent/JP5331443B2/ja not_active Expired - Fee Related
-
2009
- 2009-01-16 US US12/355,046 patent/US7855138B2/en active Active
- 2009-02-19 CN CN200910007197.0A patent/CN101728318B/zh not_active Expired - Fee Related
-
2010
- 2010-11-08 US US12/941,254 patent/US8164196B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8164196B2 (en) | 2012-04-24 |
US20100102451A1 (en) | 2010-04-29 |
CN101728318B (zh) | 2013-01-23 |
US7855138B2 (en) | 2010-12-21 |
CN101728318A (zh) | 2010-06-09 |
JP2010109071A (ja) | 2010-05-13 |
US20110049503A1 (en) | 2011-03-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5331443B2 (ja) | 半導体装置の製造方法および半導体装置 | |
US8018023B2 (en) | Trench sidewall protection by a carbon-rich layer in a semiconductor device | |
JP5498808B2 (ja) | 半導体装置の製造方法 | |
JP6009152B2 (ja) | 半導体装置の製造方法 | |
US7790601B1 (en) | Forming interconnects with air gaps | |
JP2008294335A (ja) | 半導体装置の製造方法 | |
JP2008166726A (ja) | 半導体装置、およびその製造方法 | |
JP5487469B2 (ja) | 半導体装置の製造方法 | |
US20070232048A1 (en) | Damascene interconnection having a SiCOH low k layer | |
JP4988148B2 (ja) | 半導体素子の金属配線の形成方法 | |
JP5047504B2 (ja) | ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法 | |
JP2006294942A (ja) | 半導体装置およびその製造方法 | |
TWI787907B (zh) | 製造半導體元件的方法 | |
JP2004095902A (ja) | 半導体装置の製造方法 | |
KR100778869B1 (ko) | 반도체 소자의 콘택 형성 방법 | |
KR20030077455A (ko) | 이중상감법을 사용한 반도체장치 제조방법 | |
KR100474605B1 (ko) | 구리 금속 배선용 비아 퍼스트 듀얼 다마신 프로세스 | |
US20120264297A1 (en) | Method for creating via in ic manufacturing process | |
JP2008041783A (ja) | 半導体装置の製造方法 | |
KR100604414B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
JP2007281197A (ja) | 半導体装置及びその製造方法 | |
JP2004072080A (ja) | 半導体装置の製造方法および半導体装置 | |
CN115346916A (zh) | 互连结构及其形成方法 | |
JP2009194228A (ja) | 半導体装置の製造方法 | |
TW202244995A (zh) | 製造半導體元件之方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110921 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130603 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130611 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130625 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130723 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130729 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5331443 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |