CN102760685B - 铜互连线的刻蚀后处理方法 - Google Patents

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Abstract

一种铜互连线的刻蚀后处理方法，所述铜互连线用于连通上下互连层，所述下互连层包括第一介质层、位于第一介质层内的第一互连线沟槽、填充在第一互连线沟槽内的铜材质、沉积在第一互连线沟槽上表面及水平互连的第一介质层上的顶部阻挡层，所述上互连层包括形成于顶部阻挡层上的第二介质层、位于第二介质层内的第二互连线沟槽、位于第二互连线沟槽底部的通道，所述通道暴露出所述铜材质，所述后处理方法包括：使用等离子气体处理暴露出来的铜，所述等离子气体为NH3。采用本发明的铜互连线的刻蚀后处理方法可以抑制铜互连线金属层中铜离子的流失改善与时间相关介质击穿，并能同时减少第二介质层外表面由于刻蚀引起的缺陷。

Description

铜互连线的刻蚀后处理方法
技术领域
本发明涉及半导体制造领域，尤其涉及铜互连线的刻蚀后处理方法。
背景技术
与传统互连材料铝相比，由于铜具有更高的电导率和更好的抗电迁移特性，所以目前被广泛地应用在超大规模集成电路的互连线中。然而，铜易在介质层内快速扩散，可能会导致很高的泄漏电流和介质层击穿，为此，需要在铜互连线与介质层之间设置防铜扩散的阻挡层。随着超大规模集成电路的发展，特别是高性能逻辑器件尺寸的不断减小，同层相邻互连线间的介质层仍存在铜从互连线顶部进入其中的扩散，这种铜扩散使得介质层极易击穿。
按照介质层击穿的特点，可以将击穿分为两种类型。一种是本征击穿，即电压一加到铜互连结构中，电场强度就达到或超过铜互连结构的介质层击穿临界场强，介质层中的电流瞬间变得很大，介质层马上被击穿。另一种是与可靠性相关的时间相关介质击穿(Time Dependent Dielectric Breakdown，TDDB)，即施加在介质层上的电场低于其本征击穿场强，并未引起本征击穿，但经历一定时间后介质层仍发生了击穿。
造成与时间相关介质击穿的原因是由于芯片的集成度提高，互连线变得很细，在通电状态下，其中的电流密度很大，在较高的电流密度作用下，互连线金属层中的金属离子会沿着电子运动反方向进行迁移，这种现象称之为电迁移，电迁移会使得金属层因金属离子的迁移在局部区域由质量堆积(Pileup)而出现小丘(Hillocks)，或由质量亏损出现空洞(Voids)而造成的器件或互连性能退化甚至失效。
因此，抑制铜互连线金属层中铜离子的流失可以改善与时间相关介质击穿。由于铜互连线在形成过程中会接触到氧化性刻蚀气体，并难免会暴露在空气中，所以铜表面的铜原子极易被氧化形成CuO，目前也有相关报道采用N2或H2等离子还原铜离子Cu，详见Tsung-Kuei Kang等人于2004年发表在Joumal of The Electrochemical Society上题目为Avoiding Cu Hillocks during thePlasma Process的文章。但是，采用N2或H2等离子还原的原理是基于：等离子体在高压下电离成离子原子等，与铜互连线表面发生还原反应，将CuO还原到Cu，但是金属原子仍处于不稳定状态，铜以原子形式存在对抑制铜离子的流失，改善与时间相关介质击穿效果不明显；进一步地，由于上互连层沟槽的形成使用的是等离子体刻蚀法，这些等离子体会与用于形成上互连层的第二介质层外表面发生作用，使得第二介质层外表面出现缺陷，通常第二介质层优选低介电常数材料，这些缺陷在后续的铜互连线形成过程中会造成低介电常数层介电常数变大。
有鉴于此，实有必要提出一种新的铜互连线的刻蚀后处理方法，可以抑制铜互连线金属层中铜离子的流失改善与时间相关介质击穿，同时能够减少第二介质层外表面由于处理引起的缺陷。
发明内容
本发明解决的问题是提出一种新的铜互连线的刻蚀后处理方法，可以抑制铜互连线金属层中铜离子的流失改善与时间相关介质击穿，同时能够减少第二介质层外表面由于刻蚀引起的缺陷。
为解决上述问题，本发明提供了一种铜互连线的刻蚀后处理方法，所述铜互连线用于连通上下互连层，所述下互连层包括第一介质层、位于第一介质层内的第一互连线沟槽、填充在第一互连线沟槽内的铜材质、沉积在第一互连线沟槽上表面及水平互连的第一介质层上的顶部阻挡层，所述上互连层包括形成于顶部阻挡层上的第二介质层、位于第二介质层内的第二互连线沟槽、位于第二互连线沟槽底部的通道，所述通道暴露出所述铜材质，所述后处理方法包括：使用等离子气体处理暴露出来的铜，所述等离子气体为NH3。
可选地，所述NH3处理过程使用的压强范围包括：100-300mTorr，功率范围包括：150-300W，流量范围包括：50-200sccm，处理时间范围包括：10-60S。
可选地，所述在半导体衬底上沉积第一介质层步骤中，所述第一介质层包括在半导体衬底上依次形成的第一刻蚀终止层，第一低介电常数层和第一顶层。
可选地，所述第二介质层包括在顶部阻挡层上依次形成的第二刻蚀终止层，第二低介电常数层和第二顶层。
可选地，所述第一低介电常数层材质介电常数低于二氧化硅介电常数。
可选地，所述第二低介电常数层材质介电常数低于二氧化硅介电常数。
可选地，所述第一互连线沟槽是采用刻蚀法形成的，步骤包括：在所述第一顶层上涂布光阻胶，曝光显影；依次对所述第一顶层和第一低介电常数层进行刻蚀，在第一终止刻蚀层停止刻蚀；去除第一顶层上剩余光阻胶。
可选地，所述第一顶层和第一低介电常数层刻蚀气体为C4F6、C4F8、O2、N2、Ar、CO2、CF4、CF3H、CF2H2、CFH3中的至少一种，所述第一顶层上剩余光阻胶去除气体为O2、CO2、H2、CH4中的至少一种。
可选地，所述第二介质层、顶部阻挡层是采用刻蚀法去除的，步骤包括：在所述第二顶层上涂布光阻胶，曝光显影；依次刻蚀所述第二顶层和第二低介电常数层，在顶部阻挡层停止刻蚀；去除第二顶层上剩余光阻胶；刻蚀顶部阻挡层。
可选地，所述第二顶层和第二低介电常数层刻蚀气体为C4F6、C4F8、O2、N2、Ar、CO2、CF4、CF3H、CF2H2、CFH3中的至少一种，所述第二顶层上剩余光阻胶去除气体为O2、CO2、H2、CH4中的至少一种，所述顶部阻挡层刻蚀气体为C4F6、C4F8、O2、N2、Ar、CO2、CF4、CF3H、CF2H2、CFH3中的至少一种。
与现有技术相比，本发明具有以下优点：采用NH3作为离子气体处理铜互连线，NH3电离出的离子、活性原子或基团可以抑制铜互连线金属层中铜离子的流失改善与时间相关介质击穿，同时能够减少第二介质层外表面由于刻蚀引起的缺陷。
附图说明
图1是本发明的一种具体实施例使用的铜互连线的刻蚀后处理方法流程示意图；
图2-图9是本发明的具体实施例使用的铜互连线结构形成步骤示意图；
图10是本发明的具体实施例使用的铜互连线刻蚀后使用NH3处理示意图；
图11是本发明的具体实施例使用的铜互连线刻蚀后使用NH3处理结果示意图。
具体实施方式
本发明旨在采用NH3作为离子气体处理铜互连线，NH3电离出的离子、活性原子或基团可以抑制铜互连线金属层中铜离子的流失改善与时间相关介质击穿，同时能够减少第二介质层外表面由于刻蚀引起的缺陷。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明，由于重点在于说明本发明的原理，所以不必按比例制图。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施例的限制。
如图1所示，先执行步骤S1，结合图2，在半导体衬底10上沉积第一介质层11，所述半导体衬底10的材质可以为硅、锗硅或绝缘体上硅。在实际中，所述半导体衬底10上还具有器件层(未图示)。所述器件层内形成有例如晶体管、二极管等半导体器件。
所述第一介质层11为绝缘层，在具体实施例中，所述第一介质层11可以包括在半导体衬底上依次形成的第一刻蚀终止层111，第一低介电常数层(Low-k Material)112和第一顶层113。
由于第一低介电常数层112后续会存在隔绝铜的作用，而铜是深能级杂质，在硅及氧化物中有很高的扩散常数，可以在禁带中以施主或受主杂质形成施主能级或受主能级，因此，为了防止铜离子扩散而产生漏电流，所述第一低介电常数层112材料优选介电常数(k)小于二氧化硅(k＝3.9)的低介电常数材料。在具体实施时，低介电常数层112的材料可以是含氢硅酸盐类(Hydrogen Silsesquioxane，HSQ，k＝2.8～3.0)、含有Si-CH3官能基的含甲基硅酸盐类(Methylsilsesquioxane，MSQ，k＝2.5～2.7)、综合含氢硅酸盐类HSQ和含甲基硅酸盐类MSQ所合成的混合式有机硅氧烷聚合物(Hybrid OrganicSiloxane Polymer，HOSP)薄膜(k＝2.5)，多孔SiOCH薄膜(k＝2.3～2.7)，甚至可以采用超低介电常数(k＜2.0)的多孔性硅酸盐(Porous Silicate)等有机类高分子化合物及介电常数(k)为1.9的多孔SiOCH薄膜。
第一刻蚀终止层111作为刻蚀第一低介电常数层112的终止层，便于刻蚀时能够很好地停住，并保持中心与边上，刻蚀深度的一致，在具体实施时，刻蚀终止层111的材料可以氮化硅、氮氧化硅。
在刻蚀过程中，第一顶层113用于保护未被刻蚀的第一低介电常数层112，材料优选氮化硅。
在第一介质层上执行步骤S2，刻蚀第一介质层11形成互连线沟槽。
本实施例以形成2个沟槽为例，如图3所示，所述刻蚀第一介质层11形成第一互连线沟槽的步骤具体包括：
在所述第一顶层113上涂布光阻胶，曝光显影，所述涂布步骤在具体实施例中可以为旋涂(spin on)；
依次对所述第一顶层113和第一低介电常数层112进行刻蚀，在第一终止刻蚀层113停止刻蚀，所述第一顶层113和第一低介电常数层112刻蚀气体为C4F6、C4F8、O2、N2、Ar、CO2、CF4、CF3H、CF2H2、CFH3中的至少一种；去除第一顶层113上剩余光阻胶，所述第一顶层113上剩余光阻胶去除气体为O2、CO2、H2、CH4中的至少一种，形成第一互连线沟槽。
接着执行步骤S3，如图4所示，在互连线沟槽底部和侧壁沉积第一阻挡层12，所述第一阻挡层12材质优选Ta或TaN，目的是为了防止铜离子从侧壁或底部扩散入第一介质层11。
形成Ta或TaN扩散阻挡层的方法可以采用物理气相沉积(PVD)、化学气相沉积(CVD)、脉冲激光沉积(PLD)、电子束蒸发或其他镀膜方式，这对本领域的技术人员都是熟知技术，在此不再赘述。
执行步骤S4，用铜材质13填充沉积了第一阻挡层12的第一互连线沟槽，见图5。
填充铜材质的方法可以先沉积一层籽晶层，然后利用电镀法在第一互连线沟槽中填充铜层。这对本领域的技术人员都是熟知技术，在此不再赘述。
执行步骤S5，利用化学机械抛光(Chemical Mechanical Polishing，CMP)去除位于第一互连线沟槽外的铜材质及第一顶层113并平坦化第一互连线沟槽上表面，见图6，其中的机制主要包括用微小颗粒对表面的机械摩擦和对摩擦材料的化学清洗。
执行步骤S6，在经平坦化的第一互连线沟槽上表面及水平互连的第一介质层11上沉积顶部阻挡层14，所述顶部阻挡层14材质及沉积方法与步骤S3中形成的第一阻挡层12相同，目的为防止铜离子从互连线顶部进入同层相邻互连线间的第一介质层，同时所述顶部阻挡层14也可做为上互连结构形成过程中刻蚀停止层，见图7。
至此形成了下互连层。
执行步骤S7，在顶部阻挡层14上沉积第二介质层15，所述第二介质层15与步骤S1中形成的第一介质层11相同，见图8。所述顶部阻挡层14上沉积第二介质层15步骤中，所述第二介质层15包括在顶部阻挡层14上依次形成的第二低介电常数层151和第二顶层152，所述第二低介电常数层151材质优选介电常数低于二氧化硅介电常数的材质，与第一低介电常数层112材质相同，第二顶层152的材质可以与第一顶层113的材质相同。
执行步骤S8，在预定开口处去除第二介质层15、顶部阻挡层14至填充的铜材质13暴露出来，目的为形成连接上下两层铜互连线的通道131(Via)，所述通道131后续会沉积铜，以形成上下层互连结构，见图9。所述在预定开口处去除第二介质层15、顶部阻挡层14的刻蚀步骤具体包括：在所述第二顶层152上涂布光阻胶，曝光显影，如：在预定位置处形成两个洞；依次刻蚀所述第二顶层152、第二低介电常数层151，在顶部阻挡层14停止刻蚀，所述第二顶层152和第二低介电常数层151刻蚀气体为C4F6，C4F8，O2，N2，Ar，CO2，CF4、CF3H、CF2H2、CFH3中的至少一种；去除第二顶层152上剩余光阻胶，所述第二顶层152上剩余光阻胶去除气体为O2、CO2、H2、CH4中的至少一种；刻蚀顶部阻挡层14，所述顶部阻挡层14刻蚀气体为C4F6、C4F8、O2、N2、Ar、CO2、CF4、CF3H、CF2H2、CFH3中的至少一种。
需要注意的是，未采用一次性刻蚀第二顶层152、第二低介电常数层151，顶部阻挡层14是因为，第二低介电常数层151一般较厚，这样就需要较长时间进行孔的刻蚀，也就是说在第二顶层152上涂布的光阻胶需要较厚，所以一般在打开，或刻蚀顶部阻挡层14之前，需要先去除剩下的光阻胶。
至此，铜材质暴露出来。
执行S9，使用等离子气体处理暴露出来的铜，所述等离子气体为NH3。
将S1-S8步骤形成的铜互连线放入等离子腔体内进行暴露出来的铜表面处理，等离子气体为NH3。对于同样的铜互连线，分别采用压强范围包括：100-300mTorr，功率范围包括：150-300W，流量范围包括：50-200sccm，处理时间范围包括：10-60s的NH3、压强为300mTorr，功率为300W，流量为200sccm，处理时间为30s的N2与压强为300mTorr，功率为300W，流量为200sccm，处理时间为30s的H2三种等离子体处理做对比试验，本发明人对三种铜互连线处理结果做XPS(X-ray Photoelectron Spectroscopy)测试发现，Cu的2p态特征峰值表明采用三种等离子都可将CuO还原至Cu，且N的1s态特征峰值表明采用NH3处理的铜互连线表面存在CuN层16，如图11所示，采用N2与H2处理结果未发现CuN存在。CuN化合物作为保护膜可以阻止铜离子通过互连线顶部进入同层互连线间的介质层，从而改善与时间相关介质击穿；又因为第二低介电常数层151优选多孔SiOCH薄膜，硅由于周围有四个共价键，在等离子处理过程中，NH3电离出的离子、活性原子或基团多于N2与H2，这样可以与硅及其基团的共价键结合，减少了第二低介电常数层外表面由于刻蚀沟槽时引起的缺陷，从而减小多孔SiOCH薄膜介电常数的增加值。
需要注意的是，NH3处理过程中流量不应过大过小，过小的流量会导致NH3与铜互连线表面反应不完全，过大的流量会导致NH3与铜互连线表面反应过程中，很小部分的NH3发挥作用，浪费了NH3。
经本发明人多次试验发现，以第二低介电常数层151为多孔SiOCH薄膜为例，使用NH3处理过程中使用压强范围包括：100-300mTorr，功率范围包括：150-300W，流量范围包括：50-200sccm，处理时间范围包括：10-60s的处理条件，得到的铜互连线与时间相关介质击穿比采用N2或H2等离子体处理长30％，多孔SiOCH薄膜的介电常数的增长低于0.2。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (9)

1.一种铜互连线的刻蚀后处理方法，所述铜互连线用于连通上下互连层，其特征在于，所述下互连层包括第一介质层、位于第一介质层内的第一互连线沟槽、填充在第一互连线沟槽内的铜材质、沉积在第一互连线沟槽上表面及水平互连的第一介质层上的顶部阻挡层，所述上互连层包括形成于顶部阻挡层上的第二介质层、位于第二介质层内的第二互连线沟槽、位于第二互连线沟槽底部的通道，所述通道暴露出所述铜材质，所述后处理方法仅使用NH3等离子气体处理暴露出来的铜，以在暴露出来的铜表面形成CuN层；
其中，所述NH3处理过程使用的压强范围包括：100-300mTorr，功率范围包括：150-300W，流量范围包括：50-200sccm，处理时间范围包括：10-60s。
2.根据权利要求1所述的铜互连线的刻蚀后处理方法，其特征在于，所述第一介质层包括在半导体衬底上依次形成的第一刻蚀终止层，第一低介电常数层和第一顶层。
3.根据权利要求2所述的铜互连线的刻蚀后处理方法，其特征在于，所述第二介质层包括在顶部阻挡层上依次形成的第二低介电常数层和第二顶层。
4.根据权利要求3所述的铜互连线的刻蚀后处理方法，其特征在于，所述第一低介电常数层材质介电常数低于二氧化硅介电常数。
5.根据权利要求4所述的铜互连线的刻蚀后处理方法，其特征在于，所述第二低介电常数层材质介电常数低于二氧化硅介电常数。
6.根据权利要求2所述的铜互连线的刻蚀后处理方法，其特征在于，所述第一互连线沟槽是采用刻蚀法形成的，步骤包括：在所述第一顶层上涂布光阻胶，曝光显影；依次对所述第一顶层和第一低介电常数层进行刻蚀，在第一刻蚀终止层停止刻蚀；去除第一顶层上剩余光阻胶。
7.根据权利要求6所述的铜互连线的刻蚀后处理方法，其特征在于，所述第一顶层和第一低介电常数层刻蚀气体为C4F6、C4F8、O2、N2、Ar、CO2、CF4、CF3H、CF2H2、CFH3中的至少一种，所述第一顶层上剩余光阻胶去除气体为O2、CO2、H2、CH4中的至少一种。
8.根据权利要求3所述的铜互连线的刻蚀后处理方法，其特征在于，所述第二介质层、顶部阻挡层是采用刻蚀法去除的，步骤包括：在所述第二顶层上涂布光阻胶，曝光显影；依次刻蚀所述第二顶层和第二低介电常数层，在顶部阻挡层停止刻蚀；去除第二顶层上剩余光阻胶；刻蚀顶部阻挡层。
9.根据权利要求8所述的铜互连线的刻蚀后处理方法，其特征在于，所述第二顶层和第二低介电常数层刻蚀气体为C4F6、C4F8、O2、N2、Ar、CO2、CF4、CF3H、CF2H2、CFH3中的至少一种，所述第二顶层上剩余光阻胶去除气体为O2、CO2、H2、CH4中的至少一种，所述顶部阻挡层刻蚀气体为C4F6、C4F8、O2、N2、Ar、CO2、CF4、CF3H、CF2H2、CFH3中的至少一种。
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CN104078340A (zh) * 2013-03-28 2014-10-01 中芯国际集成电路制造(上海)有限公司 铜金属层图形化方法、铜插塞、栅极和互连线的形成方法
CN104299939B (zh) * 2013-07-16 2017-09-22 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN107564888B (zh) * 2016-07-01 2020-09-15 中芯国际集成电路制造(上海)有限公司 互连结构及其制造方法
CN109997212B (zh) * 2016-11-29 2023-06-13 朗姆研究公司 在有机层蚀刻中生成竖直轮廓的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1582491A (zh) * 2001-11-08 2005-02-16 先进微装置公司 形成可靠铜互连器的方法
TWI253113B (en) * 2001-05-02 2006-04-11 Advanced Micro Devices Inc Method of forming low resistance vias
CN1945808A (zh) * 2005-10-07 2007-04-11 恩益禧电子股份有限公司 制造半导体器件的方法
CN101728318A (zh) * 2008-10-29 2010-06-09 恩益禧电子股份有限公司 半导体器件及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6737747B2 (en) * 2002-01-15 2004-05-18 International Business Machines Corporation Advanced BEOL interconnect structures with low-k PE CVD cap layer and method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI253113B (en) * 2001-05-02 2006-04-11 Advanced Micro Devices Inc Method of forming low resistance vias
CN1582491A (zh) * 2001-11-08 2005-02-16 先进微装置公司 形成可靠铜互连器的方法
CN1945808A (zh) * 2005-10-07 2007-04-11 恩益禧电子股份有限公司 制造半导体器件的方法
CN101728318A (zh) * 2008-10-29 2010-06-09 恩益禧电子股份有限公司 半导体器件及其制造方法

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