CN109997212B - 在有机层蚀刻中生成竖直轮廓的方法 - Google Patents

在有机层蚀刻中生成竖直轮廓的方法 Download PDF

Info

Publication number
CN109997212B
CN109997212B CN201780073398.3A CN201780073398A CN109997212B CN 109997212 B CN109997212 B CN 109997212B CN 201780073398 A CN201780073398 A CN 201780073398A CN 109997212 B CN109997212 B CN 109997212B
Authority
CN
China
Prior art keywords
silicon
hard mask
etching
organic carbon
plasma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780073398.3A
Other languages
English (en)
Other versions
CN109997212A (zh
Inventor
斯里哈沙·贾扬提
赵尚俊
史蒂文·庄
黄舒城
吴健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of CN109997212A publication Critical patent/CN109997212A/zh
Application granted granted Critical
Publication of CN109997212B publication Critical patent/CN109997212B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32174—Circuits specially adapted for controlling the RF discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

提供了一种蚀刻在含硅硬掩模下的有机碳基层的方法。提供包含氧和含卤素组分以及钝化组分的蚀刻气体，其中所述蚀刻气体的总流率与所述含卤素组分的流率的体积比为介于10000：1至10：1之间。使所述蚀刻气体形成为等离子体，其中所述有机碳基层和所述含硅硬掩模暴露于所述等离子体，并且其中所述等离子体相对于所述含硅硬掩模选择性地蚀刻所述有机碳基层。

Description

在有机层蚀刻中生成竖直轮廓的方法
相关申请的交叉引用
本申请要求2016年11月29日提交的美国临时申请No.62/427,408的优先权权益，其通过引用并入本文以用于所有目的。
技术领域
本公开涉及用于在半导体晶片上形成半导体器件的方法和装置。更具体地，本公开涉及在含硅硬掩模下方的有机层中蚀刻特征。
背景技术
在形成半导体器件中，可以蚀刻蚀刻层以形成特征。在一些工艺中，可以使用含硅的硬掩模蚀刻有机层。图案化的有机层可以用作掩模，用于随后蚀刻下面的层。
发明内容
为了实现前述目的并根据本公开的目的，提供了一种蚀刻在含硅硬掩模下的有机碳基层的方法。提供蚀刻气体，所述蚀刻气体包含氧和含卤素组分以及钝化组分，其中所述蚀刻气体的总流率与所述含卤素组分的流率的体积比为介于10000：1至10：1之间。使所述蚀刻气体形成为等离子体，其中所述有机碳基层和所述含硅硬掩模暴露于所述等离子体，并且其中所述等离子体相对于所述含硅硬掩模选择性地蚀刻所述有机碳基层。
本发明的这些特征和其它特征将在下面在本公开的详细描述中并结合以下附图进行更详细的描述。
附图说明
在附图中以示例而非限制的方式示出了本公开，并且附图中相似的附图标记表示相似的元件，其中：
图1是一种实施方式的高阶流程图。
图2A-B是根据一种实施方式处理的叠层的示意性横截面图。
图3是可以在一种实施方式中使用的等离子体处理室的示意图。
图4是可以用于实施一种实施方式的计算机系统的示意图。
图5是根据现有技术处理过的叠层的示意性横截面图。
具体实施方式
现在将参考附图中所示的几个优选实施方式来详细描述本发明。在下面的描述中，阐述了许多具体细节以便提供对本发明的彻底理解。然而，对于本领域技术人员显而易见的是，本发明可以在没有这些具体细节中的一些或全部的情况下实施。在其他情况下，未详细描述公知的工艺步骤和/或结构，以免不必要地使本发明不清楚。
图1是实施方案的高级流程图。在该实施方案中，提供叠层，其中叠层具有有机碳基层和含硅掩模(步骤104)。提供包含氧、含卤素组分和钝化组分的蚀刻气体(步骤108)。使蚀刻气体形成等离子体，该等离子体穿过含硅掩模蚀刻有机碳基层(步骤112)。含卤素组分是脉冲式的(步骤116)。
实施例
在优选的实施方案中，提供叠层，其中叠层具有有机碳基层和含硅掩模(步骤104)。图2A是叠层200的示意性横截面图，其中衬底204位于有机碳基层208下面，而有机碳基层208位于含硅掩模下面。在该示例中，含硅掩模包括在通过原子层沉积而沉积的氧化硅掩模216下方的硅掩模212。该示例中的有机碳基层208是无定形碳层。一个或多个层可以在衬底204和有机碳基层208之间，并且一个或多个层可以在有机碳基层208和含硅掩模之间。例如，蚀刻层可以在有机碳基层208和衬底204之间，其中经蚀刻的有机碳基层208随后用作用于蚀刻该蚀刻层的掩模。
叠层200可以放置在等离子体处理室中以执行蚀刻。图3是可以在一个实施方案中使用的等离子体处理室的示意图。在一个或多个实施方案中，等离子体处理室300包括在处理室349内的设置气体入口的气体分配板306和静电卡盘(ESC)308，处理室349由室壁350包围。在处理室349内，叠层200定位于ESC 308的顶部。ESC 308可以被提供来自ESC源348的偏置。气体源310通过气体分配板306连接到处理室349。在该实施方案中，气体源310包括O2气体源312、钝化气体源316和卤素组分气体源318。气体源310可以具有另外的气体源。每种气体源可以包括多个气体源。ESC温度控制器351连接到ESC 308，并且提供对ESC 308的温度控制。在该示例中，第一连接件313用于向内部加热器311供电以加热ESC 308的内部区域，第二连接件314用于向外部加热器312供电以加热ESC 308的外部区域。射频(RF)源330向下部电极334和/或上部电极提供RF功率，在该实施方案中，上部电极为气体分配板306。在优选的实施方案中，2MHz、60MHz和任选的27MHz功率源组成RF源330和ESC源348。在该实施方案中，针对每个频率提供一个发生器。在其他实施方案中，发生器可以在单独的RF源中，或者单独的RF发生器可以连接到不同的电极。例如，上部电极可以具有连接到不同RF源的内电极和外电极。在其他实施方案中可以使用RF源和电极的其它布置，例如在另一个实施方案中，上部电极可以接地。控制器335可控地连接到ESC温度控制器351、RF源330、ESC源348、排放泵320和气体源310。这种蚀刻室的一个例子是由Lam Research Corporation(Fremont，CA)制造的Exelan FlexTM蚀刻系统。处理室可以是CCP(电容耦合等离子体)反应器或ICP(感应耦合等离子体)反应器。ICP反应器可以提供更多的偏置控制，从而可以提供改进的蚀刻工艺。
图4是示出了计算机系统400的高级框图，该计算机系统400适于实现在本公开的实施方案中使用的控制器335。计算机系统400可以具有多种物理形式，其范围从集成电路、印刷电路板以及小型手持设备到巨型超级计算机。计算机系统400包括一个或者多个处理器402，并且进一步可以包括电子显示装置404(用于显示图形、文本以及其他数据)、主存储器406(例如，随机存储器(RAM))、存储设备408(例如，硬盘驱动器)、可移动存储设备410(例如，光盘驱动器)、用户接口设备412(例如，键盘、触摸屏、小键盘、鼠标或者其他定位装置等)以及通信接口414(例如，无线网络接口)。通信接口414使得软件和数据能通过链路在计算机系统400和外部设备之间传输。系统还可以包括通信基础设施416(例如，通信总线、交叉杆(cross-over bar)、或者网络)，前述的设备/模块被连接于该通信基础设施416。
经由通信接口414传输的信息可以是能通过通信链路由通信接口414接收的信号的形式，例如电子的、电磁的、光的、或者其他的信号，所述通信链路携带信号并且可以是使用电线或电缆、光纤、电话线、移动电话链路、射频链路、和/或其他通信通道实现的通信链路。利用这样的通信接口，可预期，一个或者多个处理器402可以自网络接收信息或者可以在实施上述方法步骤的过程中向网络输出信息。另外，方法实施方案可以仅在处理器上执行或者可以与远程处理器结合在诸如因特网之类的网络上执行，所述远程处理器共享部分处理。
术语“非暂态计算机可读介质”一般用来指诸如主存储器、辅助存储器、可移动存储装置、以及存储设备(例如硬盘、闪存、硬盘驱动存储器、CD-ROM以及其他形式的永久性存储器)之类的介质，并且不得被解释为涵盖诸如载波或者信号之类的暂时性的标的物。计算机代码的示例包括例如由编译器产生的机器代码，以及包括使用解释器由计算机执行的更高级代码的文件。计算机可读介质还可以是通过体现在载波中的计算机数据信号传输并且表示为可由处理器执行的指令序列的计算机代码。
在将叠层放入等离子体处理室300中之后，通过将包含氧、含卤素组分和钝化组分的蚀刻气体流提供到处理室349中来开始蚀刻工艺(步骤108)。在该示例中，蚀刻气体包含35sccm CH4、21sccm COS、2sccm CH3F、100sccm N2和100sccm O2。提供20毫托的压强。将蚀刻气体转变成等离子体以蚀刻有机碳基层208(步骤112)。在该示例中，提供在60MHz下以500瓦特和1090瓦特之间的以20％占空比脉冲化的RF，以将蚀刻气体转变成等离子体。给RF施以脉冲提供了轮廓改进。高峰值功率有利于打开底部CD，但代价是翘曲的增加。通过在较低功率和较高功率之间施以脉冲，提供足够的侧壁钝化以防止大翘曲CD，同时仍然能够实现更大的底部CD。将有机碳基层208暴露于原位等离子体持续55秒。图2B是蚀刻完成之后的叠层200的示意性横截面图。特征220已被蚀刻到有机碳基层208中。特征220具有基本垂直的侧壁。
在一些实施方案中，含卤素组分可以是脉冲式的(步骤116)。含卤素组分的脉冲可以周期性地阻止含卤素组分的流动。在其他实施方案中，含卤素组分的脉冲可以改变含卤素组分的流率。
意外地发现，在蚀刻气体中具有少量卤素组分能够修整再沉积的硅以提供改善的垂直轮廓。太多的卤素将蚀刻掉硅基硬掩模，这将导致不规则的特征。优选地，蚀刻气体的体积总流率与卤素组分的体积流率的比率(例如，以sccm计的流量比)介于10000：1至10：1之间。更优选地，蚀刻气体的总流率与卤素组分的流率之比介于300：1至20：1之间。实验发现，在一实施方案中，可以使用体积为总蚀刻气体的0.5％至4％的卤素组分。这些实施方案具有的蚀刻气体的总流率与卤素组分的流率之比介于200：1至25：1之间。如果含卤素组分是脉冲式的，优选地，含卤素组分的平均流率在总蚀刻气体的流率与含卤素组分的流率的优选比例范围内。
在一些实施方案中，卤素组分可以使用其他卤素组分代替CH3F。一些其他卤素组分可以是Cl2、CH2F2或HBr。卤素组分的浓度必须能够缓慢地除去再沉积的Si，同时使Si掩模损失最小化。因此，限制卤素含量和流率，以获得最佳的翘曲轮廓与最小化Si掩模损失的函数关系。
优选地，保持低压以减少横向蚀刻。优选地，低压小于40毫托。不受理论束缚，相信较高的压强导致由于氧自由基增加而导致的翘曲增加。预计较高的压强会显示增加的翘曲和增加的底部CD之间的折衷性增加。另外，由于卤素组分的分压较高或掩模的更多的各向同性蚀刻，较高的压强会降低掩模保真度。优选地，钝化组分不含卤素。在一些实施方案中，钝化组分包含COS和CH4。在一些实施方案中，钝化组分包含COS和CH4中的至少一种。在一些实施方案中，钝化组分基本上由COS、CH4和N2组成。优选地，含硅的硬掩模形成亚30nm的特征。更优选地，含硅硬掩模形成亚20nm特征。优选地，所述特征具有大于3：1的高度比宽度的高宽比。一些实施方案可用于掩模打开。在亚30nm处，在掩模打开期间几乎没有掩模变形的空间。各种实施方案能够以比提供竖直轮廓而没有弯曲的其他工艺更少的变形来打开掩模。这种特征尺寸和缺乏变形在形成诸如动态随机存取存储器(DRAM)之类的存储器设备中是有用的。
在其他实施方案中，含硅硬掩模可以是Si、SiO2、SiN、Si-ARC、SiON或含硅的抗反射涂层。在各种实施方案中，含硅硬掩模可以是用于双图案化工艺的掩模。
图5是已经使用现有技术工艺处理的叠层500的示意性横截面图，其中衬底504位于有机碳基层508下面，而有机碳基层508位于含硅掩模下面。在该示例中，含硅掩模包括在通过原子层沉积而沉积的氧化硅掩模516下方的硅掩模512。该示例中的有机碳基层508是无定形碳层。在现有技术的这个示例中，在单个蚀刻步骤中使用包含氧而没有卤素组分且没有钝化组分的蚀刻气体。来自蚀刻气体的离子使得来自含硅掩模的硅溅射并再沉积在含硅掩模的侧面上以形成再沉积的侧壁520。再沉积的侧壁520使孔的宽度变窄，从而使得特征524的底部变成锥形，因为仅仅竖直指向的离子526能通过较窄的间隙，如图所示。另外，再沉积的侧壁520是弯曲的，这使得离子528变成偏转的离子532，其被引导到特征的侧壁中，从而引起侧壁熔解，如图所示。
另一种现有技术工艺提供了一种循环工艺，该循环工艺除了在上述现有技术中的蚀刻工艺之外还提供修整工艺，其中修整和蚀刻工艺顺序地重复多次。修整工艺将蚀刻掉再沉积的侧壁。发现这种循环工艺不足以防止侧壁的熔解或逐渐变细。
半导体工业通过不断减小器件尺寸和密度来努力改善器件性能。减小器件的竖直和横向尺寸限制了蚀刻轮廓上的公差(或裕度)。在亚20nm节点处，传统的光刻技术不足以产生用于通孔蚀刻的掩模。相反，需要多次图案化，其中以一定角度生成两个衬垫层(通常是含Si层)以形成掩模图案。第一个目标是将该图案转移到下面的有机层。
随着器件尺寸缩小，孔尺寸和杆(bar)关键尺寸(CD)收缩。因此，有机层中可容许的最大翘曲减少了。由于孔合并、图案保真度降低、局部孔不均匀性以及有机掩模图案转移到下面的层的进一步限制，大的翘曲可能降低器件产量。
翘曲和杆CD增长方面的现有技术蚀刻性能限制可以缩小到三个主要影响因素(contribution)。首先，如前所述，增加的器件密度限制了最小杆CD以维持图案完整性；这也限制了翘曲的公差。其次，化学不平衡可导致基于高度各向同性或化学品的蚀刻。例如，如果存在太多的化学蚀刻剂，例如大量的O2，则这将导致对有机层的各向同性蚀刻，从而导致显著的底切或翘曲。然而，如果蚀刻剂太少，蚀刻速率和产量将受到影响。通常可以使用受控流动的蚀刻物质、钝化物质和稀释物质来优化化学过程。在存储器应用中有机层蚀刻的一种常用工艺包括O2、COS和N2，它们分别实现蚀刻剂、钝化剂和稀释剂的作用。
对杆CD生长和翘曲的第三个影响因素来自离子轰击和离子偏转。由于离子轰击，顶部掩模(通常是含Si层或多个层)被溅射并被再沉积。由于常规化学过程不足以去除溅射的Si，这导致杆CD的增长。随着顶部掩模的杆CD的增长，越来越多的离子朝向有机层的侧壁偏转。杆CD增长也减少了顶部掩模中的空间CD，从而限制了底部CD。这导致翘曲CD与底部CD的折衷。为了获得大的底部CD，在现有技术中翘曲CD的妥善处理是必要的。
一个实施方案提出了一种新的等离子体工艺，以蚀刻在含Si掩模下面的有机层。它通过引入修整气体以去除再沉积的含Si材料而克服了传统工艺中的折衷。具体而言，在该工艺中，添加少量CH3F流。氟物质蚀刻掉再沉积的Si，防止含Si掩模的不希望有的杆CD增长。由于来自顶部掩模的离子偏转减小，所以有机层中的翘曲CD减小并且轮廓更竖直。
在有机层蚀刻中产生的竖直轮廓是非常期望有的并且对随后的图案转移具有重要意义。例如，在现有技术工艺中，有机层中的大翘曲CD和顶部含Si层的大杆CD可能引起许多问题。在氧化物蚀刻期间，当存在严重翘曲时，从顶部向下的掩模形状将显著改变。首先，由于顶部掩模的大杆CD，因此空间图案非常小。这可能导致潜在的不打开问题，其中在氧化物层中的一些沟槽或孔被堵塞或未形成。随着顶部Si掩模和有机掩模被缓慢消耗，在有机层中空间CD增大，而杆CD收缩。这可能导致潜在的缺陷，其涉及孔桥接、掩模保真度和不均匀性。在蚀刻期间，氧化物蚀刻导致各种掩模轮廓，使得氧化物蚀刻工艺难以调整和优化。此外，由于翘曲和非竖直/倾斜轮廓，从有机层侧壁到氧化物侧壁上的离子偏转明显更多。另一方面，在多种实施方案中，由于在有机层中产生的竖直轮廓，所有上述问题都得到了缓解。在一实施方案中，亚20nm节点在通孔图案蚀刻期间提供竖直侧壁轮廓。应当注意，通孔空间CD在传统方法中显著改变，而在多种实施方案中所述改变减小了。其次，传统方法存在衬垫断裂和图案保真度问题。在多种实施方案中不存在这些保真度问题。最后，在多种实施方案中改善了孔CD均匀性。在使用传统工艺中存在衬里断裂的点处，孔空间CD更大且是更不规则的形状。
多种实施方案不限于特定掩模图案或叠层中的特定的成组的材料。多种实施方案添加修整气体以在用上层的Si基硬掩模图案等离子体蚀刻有机层期间去除溅射和再沉积的Si基材料。多种实施方案对于精确控制CD和有机层蚀刻的轮廓是至关重要的。
实施方案可以用于更高的高宽比的蚀刻，其需要更高的离子能量工艺。更高的离子能量工艺增加了Si硬掩模的溅射和再沉积。此外，需要更长的处理时间来更深地蚀刻，结果，掩模溅射和再沉积以及翘曲将增加。另外，可调节卤素含量以在翘曲受限和掩模高度受限的轮廓之间获得折衷。因此，这种修整工艺提供了正交旋钮(an orthogonal knob)来调整蚀刻性能。
已经发现各种实施方案用于亚20nm节点以减小杆CD，同时将产量增加超过40％。翘曲减少了超过4nm。底部与翘曲的比率从75％提高到85％。这些改进允许增加器件密度。
虽然已经根据几个优选实施方案描述了本发明，但是存在落在本发明的范围内的改变、修改、置换和各种替代等同方案。还应当注意，存在实现本发明的方法和装置的许多替代方式。因此，以下所附权利要求旨在被解释为包括落在本发明的真实精神和范围内的所有这样的改变、修改、置换和各种替代等同方案。

Claims (19)

1.一种用硬掩膜控制蚀刻在含硅硬掩模下的有机碳基层的方法，所述方法包括：
提供蚀刻气体，所述蚀刻气体包含：氧；含氟组分；以及钝化组分，
其中所述蚀刻气体的总流率与所述含氟组分的流率的体积比为介于10000：1至10：1之间；以及
使所述蚀刻气体形成为等离子体，其中所述有机碳基层和所述含硅硬掩模暴露于所述等离子体，并且其中所述等离子体相对于所述含硅硬掩模选择性地蚀刻所述有机碳基层；以及
通过控制所述含氟组分的流率，使得所述等离子体中的氟物质从所述含硅硬掩模的侧壁去除再沉积的硅，同时减小所述选择性蚀刻期间所述含硅硬掩模的硅损失，控制所述有机碳基层的所述选择性蚀刻期间所述含硅硬掩模的轮廓。
2.根据权利要求1所述的方法，其中所述钝化组分不含卤素。
3.根据权利要求1所述的方法，其中通过所述等离子体进行的所述选择性蚀刻包括：蚀刻所述有机碳基层中的特征并钝化所述特征的侧壁；从所述含硅硬掩模溅射硅，所溅射的所述硅再沉积在所述含硅硬掩模的侧壁上；并且修整所述含硅硬掩模的所述侧壁上的再沉积的所述硅。
4.根据权利要求1所述的方法，其还包括给所述含氟组分施以脉冲。
5.根据权利要求1所述的方法，其中所述含硅硬掩模基于Si、SiO2、SiN、Si-ARC或SiON中的至少一种。
6.根据权利要求1所述的方法，其中所述含氟组分是CH3F或CH2F2中的至少一种。
7.根据权利要求1所述的方法，其中所述钝化组分包括COS和CH4。
8.根据权利要求1所述的方法，其中所述钝化组分包括COS和CH4中的至少一种。
9.根据权利要求1所述的方法，其中所述含硅硬掩模形成亚30nm特征。
10.根据权利要求1所述的方法，其还包括在提供所述蚀刻气体的同时保持低于40毫托的压强。
11.根据权利要求1所述的方法，其中使所述蚀刻气体形成为等离子体包括向所述蚀刻气体提供RF功率。
12.根据权利要求11所述的方法，其中所述RF功率是脉冲式的。
13.根据权利要求1所述的方法，其还包括使用所述有机碳基层作为掩模来蚀刻所述有机碳基层下面的蚀刻层。
14.根据权利要求1所述的方法，其中所述蚀刻气体的总流率与所述含氟组分的流率的体积比为介于300：1至20：1之间。
15.根据权利要求1所述的方法，其中所述蚀刻气体的总流率与所述含氟组分的流率的体积比为介于200：1至25：1之间。
16.根据权利要求1所述的方法，其中所述有机碳基层和所述含硅硬掩模暴露于所述等离子体，并且其中所述等离子体相对于所述含硅硬掩模选择性地蚀刻所述有机碳基层并导致形成高宽比大于3：1的蚀刻特征。
17.根据权利要求3所述的方法，其中，所述修整包括用氟物质蚀刻掉再沉积的所述硅。
18.根据权利要求1所述的方法，其中，所述含氟组分是CH3F。
19.根据权利要求6所述的方法，其中，所述蚀刻气体还包括Cl2或HBr中的至少一种。
CN201780073398.3A 2016-11-29 2017-11-07 在有机层蚀刻中生成竖直轮廓的方法 Active CN109997212B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662427408P 2016-11-29 2016-11-29
US62/427,408 2016-11-29
PCT/US2017/060449 WO2018102088A1 (en) 2016-11-29 2017-11-07 Method for generating vertical profiles in organic layer etches

Publications (2)

Publication Number Publication Date
CN109997212A CN109997212A (zh) 2019-07-09
CN109997212B true CN109997212B (zh) 2023-06-13

Family

ID=62193307

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780073398.3A Active CN109997212B (zh) 2016-11-29 2017-11-07 在有机层蚀刻中生成竖直轮廓的方法

Country Status (5)

Country Link
US (1) US10546756B2 (zh)
KR (1) KR102535484B1 (zh)
CN (1) CN109997212B (zh)
TW (1) TW201830522A (zh)
WO (1) WO2018102088A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023069120A1 (en) * 2021-10-22 2023-04-27 Lam Research Corporation In situ declogging in plasma etching

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101501824A (zh) * 2006-08-31 2009-08-05 美光科技公司 用于形成高纵横比特征和相关联结构的选择性蚀刻化学

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2942138B2 (ja) * 1994-03-22 1999-08-30 三菱電機株式会社 プラズマ処理装置及びプラズマ処理方法
US6040248A (en) 1998-06-24 2000-03-21 Taiwan Semiconductor Manufacturing Company Chemistry for etching organic low-k materials
US6465159B1 (en) 1999-06-28 2002-10-15 Lam Research Corporation Method and apparatus for side wall passivation for organic etch
US6962879B2 (en) * 2001-03-30 2005-11-08 Lam Research Corporation Method of plasma etching silicon nitride
US6734096B2 (en) * 2002-01-17 2004-05-11 International Business Machines Corporation Fine-pitch device lithography using a sacrificial hardmask
US6936539B2 (en) * 2003-09-24 2005-08-30 Micron Technology, Inc. Antireflective coating for use during the manufacture of a semiconductor device
KR100670662B1 (ko) * 2003-11-28 2007-01-17 주식회사 하이닉스반도체 반도체소자 제조 방법
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US7645707B2 (en) 2005-03-30 2010-01-12 Lam Research Corporation Etch profile control
US7368394B2 (en) * 2006-02-27 2008-05-06 Applied Materials, Inc. Etch methods to form anisotropic features for high aspect ratio applications
US20100327413A1 (en) * 2007-05-03 2010-12-30 Lam Research Corporation Hardmask open and etch profile control with hardmask open
WO2009042453A2 (en) 2007-09-27 2009-04-02 Lam Research Corporation Profile control in dielectric etch
US8133819B2 (en) 2008-02-21 2012-03-13 Applied Materials, Inc. Plasma etching carbonaceous layers with sulfur-based etchants
KR20100031962A (ko) * 2008-09-17 2010-03-25 삼성전자주식회사 카본계막 식각 방법 및 이를 이용한 콘택홀 형성방법
US20110079918A1 (en) * 2009-10-01 2011-04-07 Applied Materials, Inc. Plasma-based organic mask removal with silicon fluoride
CN102760685B (zh) * 2011-04-27 2015-01-21 中芯国际集成电路制造(上海)有限公司 铜互连线的刻蚀后处理方法
US20120289050A1 (en) 2011-05-09 2012-11-15 Chang-Ming Wu Method of etching trenches in a semiconductor substrate utilizing pulsed and fluorocarbon-free plasma
KR102153246B1 (ko) * 2012-10-30 2020-09-07 레르 리키드 쏘시에떼 아노님 뿌르 레드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 규소-함유 필름의 에칭을 위한 방법 및 에칭 가스
FR3000603B1 (fr) * 2012-12-28 2016-11-25 Commissariat Energie Atomique Procede de gravure anisotrope
US9129911B2 (en) * 2013-01-31 2015-09-08 Applied Materials, Inc. Boron-doped carbon-based hardmask etch processing
US9165785B2 (en) * 2013-03-29 2015-10-20 Tokyo Electron Limited Reducing bowing bias in etching an oxide layer
JP6185305B2 (ja) * 2013-06-28 2017-08-23 東京エレクトロン株式会社 プラズマエッチング方法およびプラズマエッチング装置
US9305804B2 (en) * 2013-10-07 2016-04-05 Applied Materials, Inc. Plasma etch processes for opening mask layers
US9418867B2 (en) * 2014-01-10 2016-08-16 Applied Materials, Inc. Mask passivation using plasma
US9390923B2 (en) * 2014-07-03 2016-07-12 Applied Materials, Inc. Methods of removing residual polymers formed during a boron-doped amorphous carbon layer etch process
CN105576018A (zh) * 2014-10-16 2016-05-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9824896B2 (en) * 2015-11-04 2017-11-21 Lam Research Corporation Methods and systems for advanced ion control for etching processes

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101501824A (zh) * 2006-08-31 2009-08-05 美光科技公司 用于形成高纵横比特征和相关联结构的选择性蚀刻化学

Also Published As

Publication number Publication date
TW201830522A (zh) 2018-08-16
CN109997212A (zh) 2019-07-09
US20180151386A1 (en) 2018-05-31
KR102535484B1 (ko) 2023-05-22
WO2018102088A1 (en) 2018-06-07
US10546756B2 (en) 2020-01-28
KR20190082970A (ko) 2019-07-10

Similar Documents

Publication Publication Date Title
TWI774742B (zh) 矽氮化物之原子層蝕刻
US9224618B2 (en) Method to increase mask selectivity in ultra-high aspect ratio etches
JP5085997B2 (ja) プラズマエッチング性能強化方法及び装置
TW201841256A (zh) 氫活化原子層蝕刻
US9673058B1 (en) Method for etching features in dielectric layers
US10658194B2 (en) Silicon-based deposition for semiconductor processing
JP2019501489A (ja) 傾斜イオンビームを用いて空洞を満たすための装置及び技術
US20210335624A1 (en) Method for etching an etch layer
TWI446439B (zh) 電漿處理方法
KR20170000791A (ko) 에칭 방법
CN107919264B (zh) 有关有机掩模的用于选择性地蚀刻氧化硅的方法
KR101919641B1 (ko) 높은 에칭 레이트를 제공하기 위한 방법
TWI806871B (zh) 多孔低介電常數介電蝕刻
CN109997212B (zh) 在有机层蚀刻中生成竖直轮廓的方法
US8828744B2 (en) Method for etching with controlled wiggling
US9711359B2 (en) Shadow trim line edge roughness reduction
CN105097494B (zh) 刻蚀方法
CN107785253B (zh) 利用侧边溅射的线边缘粗糙表面改进
TWI747931B (zh) 成膜方法
CN111512413A (zh) 使用碳基膜空间选择性灰化改善沉积引起的cd不平衡的方法
US10600648B2 (en) Silicon-based deposition for semiconductor processing
US20140030893A1 (en) Method for shrink and tune trench/via cd
WO2023215385A1 (en) Organochloride etch with passivation and profile control
WO2019168535A1 (en) Silicon-based deposition for semiconductor processing

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant