CN107785253B - 利用侧边溅射的线边缘粗糙表面改进 - Google Patents
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- 238000004544 sputter deposition Methods 0.000 title claims abstract description 34
- 230000004048 modification Effects 0.000 title abstract description 7
- 238000012986 modification Methods 0.000 title abstract description 7
- 238000000034 method Methods 0.000 claims abstract description 115
- 230000008569 process Effects 0.000 claims abstract description 69
- 238000012545 processing Methods 0.000 claims abstract description 25
- 238000009499 grossing Methods 0.000 claims abstract description 21
- 238000000151 deposition Methods 0.000 claims description 54
- 230000008021 deposition Effects 0.000 claims description 45
- 238000011065 in-situ storage Methods 0.000 abstract description 3
- 239000007789 gas Substances 0.000 description 60
- 239000010410 layer Substances 0.000 description 39
- 235000019592 roughness Nutrition 0.000 description 21
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 239000000463 material Substances 0.000 description 14
- 150000002500 ions Chemical class 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000004891 communication Methods 0.000 description 8
- 230000006872 improvement Effects 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 238000003860 storage Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000006227 byproduct Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 230000004075 alteration Effects 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001900 extreme ultraviolet lithography Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000002085 persistent effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N titanium dioxide Inorganic materials O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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Abstract
本发明涉及利用侧边溅射的线边缘粗糙表面改进。提供了一种用于在处理室中在具有侧壁粗糙表面的第一掩模下面的蚀刻层中减少侧壁粗糙表面的方法。使第一掩模的侧壁平滑,其包括:使处理气体流入所述处理室中;以及使所述处理气体在所述处理室中形成为具有足以溅射图案化的所述第一掩模的侧壁粗糙表面并使该侧壁粗糙表面平滑的能量的原位等离子体。穿过图案化的所述第一掩模蚀刻所述蚀刻层。
Description
技术领域
本公开涉及在半导体晶片上形成半导体器件的方法。更具体地,本公开涉及在半导体器件的形成中蚀刻介电层。
在形成半导体器件中,蚀刻层可以被蚀刻。
背景技术
在半导体器件的制造中,仍然存在着改进的需要。
发明内容
为了实现上述意图以及根据本公开的目的,提供了一种用于在处理室中在具有侧壁粗糙表面的第一掩模下面的蚀刻层中减少侧壁粗糙表面(roughness)的方法。使第一掩模的侧壁平滑,其包括:使处理气体流入所述处理室中;以及使所述处理气体在所述处理室中形成为具有足以溅射图案化的第一掩模的侧壁粗糙表面并使图案化的所述第一掩模的侧壁粗糙表面平滑的能量的原位等离子体。穿过图案化的所述第一掩模蚀刻所述蚀刻层。
具体而言,本发明的一些方面可以阐述如下:
1.一种用于在处理室中在具有侧壁粗糙表面的第一掩模下面的蚀刻层中减少侧壁粗糙表面的方法,其包括:
使第一掩模的侧壁平滑,其包括:
使处理气体流入所述处理室中;以及
使所述处理气体在所述处理室中形成为具有足以溅射图案化的所述第一掩模的侧壁粗糙表面并使图案化的所述第一掩模的侧壁粗糙表面平滑的能量的原位等离子体;并且
穿过图案化的所述第一掩模蚀刻所述蚀刻层。
2.根据条款1所述的方法,其中所述使侧壁平滑还包括提供大于80毫托的室压强。
3.根据条款2所述的方法,其中第二掩模在所述第一掩模之上,其还包括将图案从所述第二掩模转印到所述第一掩模,从而在所述第一掩模中形成侧壁粗糙表面。
4.根据条款3所述的方法,其中所述使侧壁平滑还包括在所述侧壁上沉积沉积物。
5.根据条款4所述的方法,其中所述在所述侧壁上沉积所述沉积物包括:
使沉积气体流入所述处理室;以及
使所述沉积气体形成等离子体。
6.根据条款5所述的方法,其中同时执行所述使所述处理气体流入和所述使所述沉积气体流入。
7.根据条款5所述的方法,其中顺序地执行所述使所述处理气体流入和所述使所述沉积气体流入。
8.根据条款5所述的方法,其中循环地执行所述使所述处理气体流入和所述使所述沉积气体流入多个循环。
9.根据条款5所述的方法,其中所述处理气体包括He,并且所述沉积气体包括N2。
10.根据条款5所述的方法,其中所述使所述侧壁平滑还包括提供至少25伏特的偏压。
11.根据条款5所述的方法,其中所述第一掩模具有第一溅射阈值电压(V1),并且其中所述将所述图案从所述第二掩模转印到所述第一掩模在所述第一掩模上产生受损的侧壁表面,其中,所述第一掩模的所述受损的侧壁表面具有第二溅射阈值电压(V2),其中V1>V2,其中在所述使所述侧壁平滑期间提供介于V1和V2之间的偏压。
12.根据条款1所述的方法,其中第二掩模在所述第一掩模之上,其还包括将图案从所述第二掩模转印到所述第一掩模,从而在所述第一掩模中形成侧壁粗糙表面。
13.根据条款1所述的方法,其中所述使侧壁平滑还包括在所述侧壁上沉积沉积物。
14.根据条款13所述的方法,其中所述在所述侧壁上沉积所述沉积物包括:
使沉积气体流入所述处理室;以及
使所述沉积气体形成等离子体。
15.根据条款14所述的方法,其中同时执行所述使所述处理气体流入和所述使所述沉积气体流入。
16.根据条款14所述的方法,其中顺序地执行所述使所述处理气体流入和所述使所述沉积气体流入。
17.根据条款14所述的方法,其中循环地执行所述使所述处理气体流入和所述使所述沉积气体流入多个循环。
18.根据条款14所述的方法,其中所述处理气体包括He,并且所述沉积气体包括N2。
19.根据条款1所述的方法,其中所述使所述侧壁平滑还包括提供至少25伏特的偏压。
20.根据条款1所述的方法,其中第二掩模在所述第一掩模之上,其还包括将图案从所述第二掩模转印到所述第一掩模,从而在所述第一掩模中形成侧壁粗糙表面,其中所述第一掩模具有第一溅射阈值电压(V1),并且其中所述将所述图案从所述第二掩模转印到所述第一掩模在所述第一掩模上产生受损的侧壁表面,其中,所述第一掩模的所述受损的侧壁表面具有第二溅射阈值电压(V2),其中V1>V2,其中在所述使所述侧壁平滑期间提供介于V1和V2之间的偏压。
本公开的这些和其他特征将结合下面的附图在下文的实施方式的详细描述中更详细地描述。
附图说明
本公开在附图中的图形是通过举例的方式而不是通过限制的方式示出,其中相同的附图标记表示类似的元件,并且其中:
图1是一实施方式的高级流程图。
图2A-C是根据一实施方式处理的堆层的示意性横截面图。
图3是可用于实施方式中的蚀刻室的示意图。
图4是可用于实施实施方式的计算机系统的示意图。
图5A-B是线边缘的示意性俯视图。
图6是使侧壁表面平滑的步骤的更详细的流程图。
图7是压强和散射角的关系曲线图。
图8是溅射产率和入射角的函数关系曲线图。
具体实施方式
现在将参照如附图中所示的其几个优选的实施方式详细描述所提供的实施方式。在下面的描述中,阐述了许多具体细节以便彻底理解本公开。然而,对本领域的技术人员将显而易见的是,在没有部分或所有这些具体细节的情况下可以实现本公开。在其他情况下,没有详细描述众所周知的工艺步骤和/或结构从而避免不必要地使本公开难以理解。
在微米和纳米加工中,线边缘粗糙表面(LER)和线宽度粗糙表面(LWR)的改善正变得越来越迫切,特别是在半导体工业中。随着特征尺寸的减小,LER和LWR问题很容易导致设备故障和产量损失。因为光致抗蚀剂的性能和生产量问题,因而光刻对于改善LER的贡献有限。因此,等离子体处理和等离子体蚀刻已被用于改进LER和LWR。
特征侧壁的离子束处理已被用于LER改进。然而,离子束是昂贵和耗时的,因此商业上没有利用该技术。
图1是一实施方式的高级流程图。在该实施方式中,将蚀刻层放置在处理室中(步骤104)。将图案从第二掩模转印到第一掩模,导致第一掩模中的侧壁粗糙表面(步骤108)。使用侧壁溅射和侧壁沉积来使第一掩模的侧壁粗糙表面平滑(步骤112)。穿过第一掩模蚀刻蚀刻层(步骤116)。从处理室移除蚀刻层(步骤120)。
实施例
在优选的实施方式中,提供了含氧化硅的衬底,该衬底包含蚀刻层,该蚀刻层设置在第一掩模层下方,而第一掩模层在第二掩模层下方。图2A是堆层200的示意性横截面图,堆层200具有衬底204,衬底204具有蚀刻层208,蚀刻层208在本实施例中为包含氧化硅的低k电介质蚀刻层,其设置在第一掩模层212的下方,而第一掩模层212在第二掩模层216下方。在该示例中,第二掩模层216被图案化。
图3示意性示出了可用于根据本发明的一个实施方式处理蚀刻层208的等离子体处理系统300的示例。该等离子体处理系统300包括具有由室壁352包围的等离子体处理室304的等离子体反应器302。通过匹配网络308调谐的等离子体电源306提供功率至靠近功率窗312定位的TCP线圈310,从而通过提供感应耦合功率在该等离子体处理室304中产生等离子体314。该TCP线圈(上电源)310可以被配置来在等离子体处理室304中产生均匀的扩散分布。例如,该TCP线圈310可以被配置来在等离子体314中产生环形功率分布。提供功率窗312以将等离子体处理室304与该TCP线圈310隔离,同时允许能量从TCP线圈310传递到等离子体处理室304。通过匹配网络318调谐的晶片偏压电源316提供功率至电极320以在被支撑在电极320上的蚀刻层208上设置偏置电压。控制器324为等离子体电源306和晶片偏压电源316设定值。
该等离子体电源306和该晶片偏压电源316可被配置以在特定的射频下进行操作,该射频如13.56MHz、27MHz、2MHz、60MHz、400kHz或它们的组合。该等离子体电源306和晶片偏压电源316可以是适当地设置以提供一系列的功率,以实现所期望的工艺性能。例如,在本发明的一个实施方式中,该等离子体电源306可供应的功率的范围为50至5000瓦特,以及该晶片偏压电源316可供应的偏置电压的范围为20至2000伏。此外,该TCP线圈310和/或电极320可以包括两个或更多的子线圈或子电极,其可以通过单个电源供电或通过多个电源供电。
如图3所示,该等离子体处理系统300进一步包括气体源/气体供给机构330。该气体源/气体供给机构330提供气体至喷嘴形式的气体进口336。该处理气体和副产物经由压强控制阀342和泵344从等离子体处理室304移除,该压强控制阀342和泵344也可以起到维持等离子体处理室304内的特定压强的作用。该气体源/气体供给机构330由控制器324控制。Lam Research公司(Fremont,CA)的Kiyo系统可用于实施本发明的实施方式。
图4是显示计算机系统400的高级框图,其适合用于实现在实施方式中使用的控制器324。该计算机系统可以具有许多物理形式,范围从集成电路、印刷电路板和小型手持设备到巨型超级计算机。计算机系统400包括一个或多个处理器402,并且还可以包括电子显示设备404(用于显示图形、文本和其他数据)、主存储器406(例如,随机存取存储器(RAM))、存储设备408(例如,硬盘驱动器)、可移动存储设备410(例如,光盘驱动器)、用户接口设备412(例如,键盘、触摸屏、小键盘、鼠标或其他指针设备等)以及通信接口414(例如,无线网络接口)。通信接口414允许软件和数据经由链路在计算机系统400和外部设备之间传输。该系统还可以包括上述设备/模块所连接到的通信基础设施416(例如,通信总线、交叉杆或网络)。
通过通信接口414传输的信息可以是信号(诸如电子、电磁、光学或能够经由携带信号的通信链路被通信接口414接收的其他信号)的形式,并且可以使用电线或电缆、光纤、电话线、手机链路、射频链路和/或其他通信渠道来实现。可以设想,具有这样的通信接口,在执行上述方法步骤的过程中一个或多个处理器402可以从网络接收信息,或可以输出信息到网络。此外,方法实施方式可以在处理器单独执行,或者可以通过网络(如Internet)结合共享该处理的部分的远程处理器执行。
术语“非瞬时计算机可读介质”一般用来指例如主存储器、辅助存储器、可移动存储以及存储设备(如硬盘、闪速存储器、磁盘驱动存储器、CD-ROM和其他形式的永久性存储器)等介质,并且不应被解释为涵盖瞬态标的物,例如载波或信号。计算机代码的实施例包括机器代码(诸如由编译器产生的)和包含由计算机使用解释器执行的更高级代码的文件。计算机可读介质还可以是通过体现在载波中并且表示可由处理器执行的指令序列的计算机数据信号传输的计算机代码。
在蚀刻层208已经被放置到等离子体处理系统300中之后,将图案从第二掩模转印到第一掩模,从而导致第一掩模中的侧壁粗糙表面(步骤108)。在该示例中,其中含硅氧化物的蚀刻层208是基于主体硅氧化物的电介质,第一掩模层212是硬掩模材料,其在本示例中为SiON,而第二掩模层216为光致抗蚀剂。用于将图案从光致抗蚀剂第二掩模层216转印到SiON第一掩模层212的配方的示例将使CF4以125sccm流入等离子体处理室304中,O2以18sccm流入等离子体处理室304中以及CHF3以25sccm流入等离子体处理室304中。在等离子体处理室304中保持10毫托的压强。提供480W TCP输入以使气体形成为等离子体。提供50伏特的偏压。该过程保持49秒,然后通过停止气体流动来停止等离子体。图2B是图案已经从第二掩模层转印到第一掩模层212之后的堆层200的横截面图。在该示例中,第二掩模层被完全蚀刻掉。在其他实施方式中,第二掩模层中的一些可以保留。图5A是沿着如图2B所示的视线V-V的放大示意性俯视图,其示出了第一掩模层212的图案化部分的粗糙的侧壁。该侧壁具有凸部224和凹部228。
使用侧壁溅射和侧壁沉积来使第一掩模的侧壁粗糙表面平滑(步骤112)。图6是使用侧壁溅射和侧壁沉积来使第一掩模的侧壁粗糙表面平滑的实施方式的更详细流程图(步骤112)。使处理气体流入等离子体处理室304(步骤604)。使沉积气体流入等离子体处理室304(步骤608)。在等离子体处理室304中形成等离子体(步骤612)。将等离子体用于使侧壁平滑(步骤616)。
在本实施方式中,同时提供处理气体和沉积气体。该实施方式的配方将是提供包括400sccm的处理气体He,其流入处理室304(步骤604)。使20sccm的沉积气体N2流入处理室304(步骤608)。将压强保持在400毫托。以2600瓦的功率在13.56MHz下提供RF功率,以使处理气体和沉积气体形成为处理室304中的等离子体(步骤612)。由电极320提供75伏的偏压,使得来自处理气体的离子被加速到第一掩模的侧壁以引起侧壁溅射。该过程保持10秒。然后可以使处理气体和沉积气体的流动停止。图5B是在平滑处理之后第一掩模层212的图案化部分的侧壁的放大示意性俯视图。
穿过第一掩模蚀刻蚀刻层(步骤116)。使用氮化硅硬掩模的常规氧化硅蚀刻可以用来蚀刻蚀刻层。图2C是在蚀刻层208被蚀刻之后的堆层200的横截面图。
从处理室移除蚀刻层(步骤120)之后。可以在从室移除蚀刻层之前或之后在堆层200上执行一个或多个附加步骤。
不受理论的限制,由于在该实施方式中的等离子体的热能和在等离子体中和鞘中的散射,提供了至少10%偏心的离子角分布。较高的压强(优选高于50毫托)提供额外的散射。更优选地,压强为至少80毫托以提供额外的散射。最优选地,压强为至少200毫托以提供额外的散射。这些实施方式提供高强度的离子,其明显地是非垂直的,其导致这样的离子溅射侧壁。图7是压强与散射角的关系曲线图,其表明随着压强的增大,散射角度增大。图8是溅射产率与入射角的函数关系曲线图,并且目标入射角提供足够的溅射。
不受理论的约束,认为具有增大的散射角的离子更可能撞击LER和LWR的凸部。这将导致LER和LWR的凸部比LER和LWR的其他部分更多地被去除。此外,沉积倾向于更多地沉积在LER和LWR的凹部上,从而提供进一步平滑化。此外,溅射副产物材料具有在晶片表面和特征侧壁上重新沉积的一定概率,并且这可能在边缘粗糙表面改善中起主要作用。物理溅射倾向于消除侧壁上的任何凸起形状,并且副产物沉积倾向于填充侧壁上的凹陷形状。因此,将溅射和再沉积两者这样组合将实现LWR和LER的进一步改进。此外,在等离子体工艺中,利用压强、气体流量和等离子体功率对再沉积行为进行良好控制。
该实施方式提供等离子体蚀刻中的简单方法,以将离子引导到特征的侧壁以便用于LER改进。该实施方式与通过物理溅射进行的表面粗糙度改进具有相似的机制,并且通常由于用硬掩模材料代替光致抗蚀剂(PR)而是有利的。因此,该实施方式可以作为对光致抗蚀剂LER/LWR处理步骤的额外的LER/LWR改进。
各种实施方式可以用于存储器和逻辑技术两者中的所有种类的图案化应用中的当前技术,其传统上依赖于光刻和PR处理来实现LER/LWR的改进。此外,一些实施方式可能对极紫外(EUV)光刻显示出很大的影响,因为目前的PR处理对EUV LER/LWR改进的贡献非常有限。因此,需要等离子体蚀刻中的额外步骤来进一步改进EUV技术。沉积物可用于保持CD。
其他实施方式可以使用用于第一掩模的其他掩模材料。优选地,第一掩模是硬掩模材料,例如SiO2、SiN、SiON、Si、无定形碳、自旋碳、金属或金属氧化物。优选地,第一硬掩模材料与形成蚀刻层的材料不同,以便于选择性蚀刻。优选形成硬掩模材料的第一掩模以在侧壁溅射之后保持材料完整性。由于侧壁溅射通常在多种实施方式中的图案转印之后执行,所以侧壁可能具有等离子体引起的损伤。物理溅射是具有一定阈值能量的量子效应,其具体取决于材料性质、离子性质和入射角。在一些实施方式中,由图案转印引起的等离子体损坏的侧壁表面具有比主体材料阈值(V2)低的离子溅射阈值电压(V1)。当实施方式应用介于V1和V2之间的电压值时,相对于主体材料优先溅射损伤材料,同时减少侧壁粗糙表面。
在其他实施方式中,除SiO2之外,蚀刻层还可以包括硅、SiN、SiON、碳、W、TiN、TiO2、WN或WSi。
优选地,在侧壁溅射期间,提供至少15伏的偏压以将离子加速到衬底。更优选地,在侧壁溅射期间,提供至少25伏特的偏压。
在多种实施方式中,处理气体包含溅射组分,该溅射组分包含He、Ne、Ar、Kr或Xe中的至少一种。沉积气体包含沉积组分,该沉积组分包含N2、HBr、H2、COS、SO2、CH4、CHxFy或CxFy中的至少一种,其中x和y是正整数。在一些实施方式中,沉积气体和处理气体还可以包括不与第一掩模进行物理反应或化学反应的惰性气体。
在一些实施方式中,第二掩模通过双重图案化工艺形成。这种双重图案化工艺将形成具有第一分辨率的单一图案化掩模,然后形成双图案化掩模,其使用单个图案化掩模以具有第二分辨率,第二分辨率可以是第一分辨率的两倍。在一个实施方式中,形成单个光致抗蚀剂图案化掩模,然后在单个光致抗蚀剂图案化掩模上形成另外的光致抗蚀剂图案化掩模。可以在单个光致抗蚀剂图案化掩模上放置保护层,以在形成额外的光致抗蚀剂图案化掩模期间保护单个光致抗蚀剂图案化掩模。在另一个实施方式中,可以使用单个光致抗蚀剂掩模来对硬掩模进行图案化。去除单个光致抗蚀剂掩模,并且使用另一个光致抗蚀剂掩模来进一步对硬掩模进行图案化,以增加存储器线的频率。然后在上述实施方式中将硬掩模用作第二掩模,以将图案转印到第一掩模。可以继续双重掩模工艺以使双重掩模工艺形成三重或四重掩模。
在一些实施方式中,处理气体和沉积气体被顺序地提供,而不是同时地提供。在这种工艺中,首先使处理气体形成等离子体以首先溅射侧壁,然后使沉积气体形成为等离子体以在侧壁上进行沉积。在这样的实施方式中,处理气体和沉积气体可以分别形成为等离子体。在另一个实施方式中,可以通过在提供处理气体之前提供沉积气体而在溅射之前进行沉积。在其他实施方式中,循环地提供处理气体和沉积气体持续多个循环。在这种循环工艺中,在沉积期间,可以降低偏置,因为在沉积期间,离子不会加速到侧壁来引起溅射。
在一些实施方式中,使侧壁平滑可仅包括溅射。在这样的实施方式中,不提供沉积气体。
实施方式可以用于在形成特征(例如线和孔)中减少侧壁粗糙表面。优选地,可以是在线的形成中减少侧壁粗糙表面。
虽然本公开已根据几个优选的实施方式进行了描述,但是存在落入本发明的范围之内的变更、修改、置换和多种替代等同方案。还应当注意,有许多实现本公开的方法和装置的替代方式。因此,下面所附的权利要求旨在被解释为包括落入本公开的真正的精神和范围之内的所有这些变更、修改、置换和多种替代等同方案。
Claims (16)
1.一种用于在处理室中在具有侧壁粗糙表面的第一掩模下面的蚀刻层中减少侧壁粗糙表面的方法,其中第二掩模在所述第一掩模之上,所述方法包括:
将图案从所述第二掩模转印到所述第一掩模,从而在所述第一掩模中形成侧壁粗糙表面,其中所述第一掩模具有第一溅射阈值电压,并且其中所述将所述图案从所述第二掩模转印到所述第一掩模在所述第一掩模上产生受损的侧壁表面,其中,所述受损的侧壁表面具有第二溅射阈值电压,其中所述第一溅射阈值电压大于所述第二溅射阈值电压;
使第一掩模的侧壁平滑,其包括:
使处理气体流入所述处理室中;以及
使所述处理气体在所述处理室中形成为具有足以溅射所述第一掩模的侧壁粗糙表面,其中在所述侧壁的所述平滑期间提供介于所述第一溅射阈值电压和所述第二溅射阈值电压之间的偏压;并且
穿过所述第一掩模蚀刻所述蚀刻层。
2.根据权利要求1所述的方法,其中所述使侧壁平滑还包括提供大于80毫托的室压强。
3.根据权利要求2所述的方法,其中所述使侧壁平滑还包括在所述侧壁上沉积沉积物。
4.根据权利要求3所述的方法,其中所述在所述侧壁上沉积所述沉积物包括:
使沉积气体流入所述处理室;以及
使所述沉积气体形成等离子体。
5.根据权利要求4所述的方法,其中同时执行所述使所述处理气体流入和所述使所述沉积气体流入。
6.根据权利要求4所述的方法,其中顺序地执行所述使所述处理气体流入和所述使所述沉积气体流入。
7.根据权利要求4所述的方法,其中循环地执行所述使所述处理气体流入和所述使所述沉积气体流入多个循环。
8.根据权利要求4所述的方法,其中所述处理气体包括He,并且所述沉积气体包括N2。
9.根据权利要求4所述的方法,其中所述使所述侧壁平滑还包括提供至少25伏特的偏压。
10.根据权利要求1所述的方法,其中所述使侧壁平滑还包括在所述侧壁上沉积沉积物。
11.根据权利要求10所述的方法,其中所述在所述侧壁上沉积所述沉积物包括:
使沉积气体流入所述处理室;以及
使所述沉积气体形成等离子体。
12.根据权利要求11所述的方法,其中同时执行所述使所述处理气体流入和所述使所述沉积气体流入。
13.根据权利要求11所述的方法,其中顺序地执行所述使所述处理气体流入和所述使所述沉积气体流入。
14.根据权利要求11所述的方法,其中循环地执行所述使所述处理气体流入和所述使所述沉积气体流入多个循环。
15.根据权利要求11所述的方法,其中所述处理气体包括He,并且所述沉积气体包括N2。
16.根据权利要求1所述的方法,其中所述使所述侧壁平滑还包括提供至少25伏特的偏压。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/246,239 US9852924B1 (en) | 2016-08-24 | 2016-08-24 | Line edge roughness improvement with sidewall sputtering |
US15/246,239 | 2016-08-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN107785253A CN107785253A (zh) | 2018-03-09 |
CN107785253B true CN107785253B (zh) | 2021-12-10 |
Family
ID=60674857
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710733330.5A Active CN107785253B (zh) | 2016-08-24 | 2017-08-24 | 利用侧边溅射的线边缘粗糙表面改进 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9852924B1 (zh) |
KR (1) | KR20180022581A (zh) |
CN (1) | CN107785253B (zh) |
TW (1) | TW201816886A (zh) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002237440A (ja) * | 2001-02-08 | 2002-08-23 | Semiconductor Leading Edge Technologies Inc | レジストパターン形成方法及び微細パターン形成方法 |
CN103003914A (zh) * | 2010-03-15 | 2013-03-27 | 瓦里安半导体设备公司 | 使用离子植入修改衬底图案特征的方法及系统 |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5384009A (en) * | 1993-06-16 | 1995-01-24 | Applied Materials, Inc. | Plasma etching using xenon |
JP2000306884A (ja) * | 1999-04-22 | 2000-11-02 | Mitsubishi Electric Corp | プラズマ処理装置およびプラズマ処理方法 |
US6326307B1 (en) * | 1999-11-15 | 2001-12-04 | Appllied Materials, Inc. | Plasma pretreatment of photoresist in an oxide etch process |
US6432318B1 (en) * | 2000-02-17 | 2002-08-13 | Applied Materials, Inc. | Dielectric etch process reducing striations and maintaining critical dimensions |
US6533907B2 (en) * | 2001-01-19 | 2003-03-18 | Symmorphix, Inc. | Method of producing amorphous silicon for hard mask and waveguide applications |
US6833325B2 (en) * | 2002-10-11 | 2004-12-21 | Lam Research Corporation | Method for plasma etching performance enhancement |
US8187865B2 (en) * | 2003-06-12 | 2012-05-29 | California Institute Of Technology | Nanowire sensor, sensor array, and method for making the same |
JP4538209B2 (ja) * | 2003-08-28 | 2010-09-08 | 株式会社日立ハイテクノロジーズ | 半導体装置の製造方法 |
US7708859B2 (en) * | 2004-04-30 | 2010-05-04 | Lam Research Corporation | Gas distribution system having fast gas switching capabilities |
US7491647B2 (en) * | 2005-03-08 | 2009-02-17 | Lam Research Corporation | Etch with striation control |
US7273815B2 (en) * | 2005-08-18 | 2007-09-25 | Lam Research Corporation | Etch features with reduced line edge roughness |
US7432148B2 (en) * | 2005-08-31 | 2008-10-07 | Micron Technology, Inc. | Shallow trench isolation by atomic-level silicon reconstruction |
US7670760B2 (en) * | 2006-03-06 | 2010-03-02 | Freescale Semiconductor, Inc. | Treatment for reduction of line edge roughness |
JP5108489B2 (ja) * | 2007-01-16 | 2012-12-26 | 株式会社日立ハイテクノロジーズ | プラズマ処理方法 |
US7807064B2 (en) * | 2007-03-21 | 2010-10-05 | Applied Materials, Inc. | Halogen-free amorphous carbon mask etch having high selectivity to photoresist |
JP2009123866A (ja) * | 2007-11-14 | 2009-06-04 | Nec Electronics Corp | 半導体装置の製造方法、および被エッチング膜の加工方法 |
US8753804B2 (en) * | 2008-03-11 | 2014-06-17 | Lam Research Corporation | Line width roughness improvement with noble gas plasma |
US8435608B1 (en) * | 2008-06-27 | 2013-05-07 | Novellus Systems, Inc. | Methods of depositing smooth and conformal ashable hard mask films |
US8298958B2 (en) * | 2008-07-17 | 2012-10-30 | Lam Research Corporation | Organic line width roughness with H2 plasma treatment |
JP5486883B2 (ja) * | 2009-09-08 | 2014-05-07 | 東京エレクトロン株式会社 | 被処理体の処理方法 |
US9390941B2 (en) * | 2009-11-17 | 2016-07-12 | Hitachi High-Technologies Corporation | Sample processing apparatus, sample processing system, and method for processing sample |
US8975190B2 (en) * | 2012-09-25 | 2015-03-10 | Tokyo Electron Limited | Plasma processing method |
JP6017928B2 (ja) * | 2012-11-09 | 2016-11-02 | 東京エレクトロン株式会社 | プラズマエッチング方法及びプラズマエッチング装置 |
US8952344B2 (en) * | 2013-03-14 | 2015-02-10 | Varian Semiconductor Equipment Associates | Techniques for processing photoresist features using ions |
-
2016
- 2016-08-24 US US15/246,239 patent/US9852924B1/en active Active
-
2017
- 2017-08-18 KR KR1020170104490A patent/KR20180022581A/ko unknown
- 2017-08-21 TW TW106128214A patent/TW201816886A/zh unknown
- 2017-08-24 CN CN201710733330.5A patent/CN107785253B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002237440A (ja) * | 2001-02-08 | 2002-08-23 | Semiconductor Leading Edge Technologies Inc | レジストパターン形成方法及び微細パターン形成方法 |
CN103003914A (zh) * | 2010-03-15 | 2013-03-27 | 瓦里安半导体设备公司 | 使用离子植入修改衬底图案特征的方法及系统 |
Also Published As
Publication number | Publication date |
---|---|
CN107785253A (zh) | 2018-03-09 |
KR20180022581A (ko) | 2018-03-06 |
US9852924B1 (en) | 2017-12-26 |
TW201816886A (zh) | 2018-05-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |