TW201816886A - 以側壁濺射達成之線邊緣粗糙度改良 - Google Patents

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Abstract

提供一種於處理腔室中降低蝕刻層中的側壁粗糙度之方法,該蝕刻層係在具有側壁粗糙度的一第一遮罩下方。將該第一遮罩的側壁平滑化,該步驟包含使一處理氣體流動至該處理腔室中、及使該處理氣體在該處理腔室中形成一原位電漿,該原位電漿具有足夠能量對該第一遮罩之側壁粗糙度進行濺射及平滑化。透過該第一遮罩對該蝕刻層進行蝕刻。

Description

以側壁濺射達成之線邊緣粗糙度改良
本揭露內容係關於在半導體晶圓上形成半導體元件的方法。更具體而言,本揭露內容係與在半導體元件之形成中蝕刻介電層有關。
在形成半導體元件之步驟中,可對蝕刻層進行蝕刻。
為達成上述內容且根據本揭示內容之目的,提供一種於處理腔室中降低蝕刻層中的側壁粗糙度之方法,該蝕刻層係在具有側壁粗糙度的一第一遮罩下方。將該第一遮罩的側壁平滑化,該步驟包含使一處理氣體流動至該處理腔室中、及使該處理氣體在該處理腔室中形成一原位電漿(in situ plasma),該原位電漿具有足夠能量對該第一遮罩之側壁粗糙度進行濺射及平滑化。透過該第一遮罩對該蝕刻層進行蝕刻。
本發明之這些與其他特徵將會於以下實施例之實施方式中配合下述圖式而詳細描述。
現在將參照本發明的一些較佳實施例來詳細說明本發明之內容,該等較佳實施例係繪示於隨附圖式中。為提供對本揭露內容的周密了解,接下來的敘述中將提出許多特定的細節。然而,顯而易見的,對於熟悉本技藝者而言,可實行本揭露內容而無須其中部分或全部的特定細節。在其他情況下,為了不對本發明造成不必要地混淆,眾所周知的程序步驟與/或結構則沒有加以詳述。
在微米及奈米製造中的線邊緣粗糙度(LER)及線寬度粗糙度(LWR)改良正變得越發迫切,尤其是在半導體工業中。隨著特徵尺寸降低,LER及LWR問題可輕易地導致元件故障及良率損失。由於光阻特性及生產率問題,微影對改良LER的貢獻有限。因此已使用電漿處理及電漿蝕刻來改良LER及LWR。
特徵側壁的離子束處理已經用於LER改良。然而,離子束為昂貴且耗時的,因此技術並沒有在商業上利用。
圖1為一實施例之高階流程圖。在此實施例中,將一蝕刻層置於處理腔室中(步驟104)。從第二遮罩將一圖案轉移至第一遮罩,從而導致第一遮罩中的側壁粗糙度(步驟108)。藉由使用側壁濺射、及側壁沉積而將第一遮罩的側壁粗糙度平滑化(步驟112)。透過第一遮罩對蝕刻層進行蝕刻(步驟116)。從處理腔室將蝕刻層移除(步驟120)。範例
在一較佳實施例中,提供一基板,該基板具有配置於第一遮罩層下方的含矽氧化物之蝕刻層,該第一遮罩層係位於第二遮罩層下方。圖2A為堆疊體200之示意性橫剖面圖,該堆疊體200具有基板204,該基板204具有蝕刻層208(其在此範例中為包含矽氧化物的低k介電質蝕刻層),該蝕刻層208係配置於在第二遮罩層216下方的第一遮罩層212下方。在此範例中,第二遮罩層216係經圖案化的。
根據本發明的一實施例,圖3示意性地繪示了可用以處理蝕刻層208的電漿處理系統300之範例。電漿處理系統300包含電漿反應器302,該電漿反應器302具有被腔室壁352包圍的電漿處理腔室304。由匹配網路308調諧的電漿電源供應器306將功率供應至在電力窗(power window)312附近的TCP線圈310,以藉由提供感應耦合功率而在電漿處理腔室304中產生電漿314。TCP線圈(上功率源)310可配置成在電漿處理腔室304內產生均勻的擴散輪廓(diffusion profile)。舉例而言,TCP線圈310可配置成在電漿314中產生環形功率分布。電力窗312係設置用以使TCP線圈310與電漿處理腔室304分開,並同時容許能量從TCP線圈310通至電漿處理腔室304。由匹配網路318調諧的晶圓偏電壓電源供應器316將功率提供至電極320以設定在蝕刻層208上的偏壓電壓,該蝕刻層208係被支撐在電極320上方。控制器324針對電漿電源供應器306、及晶圓偏電壓電源供應器316設定數值。
電漿電源供應器306及晶圓偏電壓電源供應器316可配置成以特定射頻(例如,13.56 MHz、27 MHz、2 MHz、60 MHz、400 kHz、或其組合)運作。為了達到期望的製程效能,可適當地選擇電漿電源供應器306及晶圓偏電壓電源供應器316的尺寸以供應一範圍的功率。舉例而言,在本發明的一實施例中,電漿電源供應器306可供應在50至5000瓦特之範圍內的功率,而晶圓偏電壓電源供應器316可供應在20至2000伏特之範圍內的偏壓電壓。此外,TCP線圈310及/或電極320可由二或更多子線圈或子電極所構成,該等子線圈或子電極可由單一電源供應器加以供電或由多個電源供應器加以供電。
如圖3中所示,電漿處理系統300更包含一氣體來源/氣體供應機構330。該氣體源/氣體供應機構330提供氣體至氣體饋送部336,該氣體饋送部336係採取噴嘴之形式。處理氣體及副產物係經由壓力控制閥342及泵浦344而從電漿處理腔室304移除,該壓力控制閥342及泵浦344亦用以維持電漿處理腔室304中的特定壓力。氣體來源/氣體供應機構330係由控制器324加以控制。由加州Fremont之Lam Research Corp.生產之Kiyo可用以實行本發明的實施例。
圖4係顯示電腦系統400的高階方塊圖,該電腦系統400係適用於實現實施例中所使用的控制器324。該電腦系統可具有從積體電路、印刷電路板、及小型手持裝置至大型超級電腦的許多實體形式。電腦系統400包含一或更多處理器402,且更可包含電子顯示裝置404(用於顯示圖形、文字、及其他資料)、主記憶體406(例如,隨機存取記憶體(RAM))、儲存裝置408(例如,硬碟機)、可移除式儲存裝置410(例如,光碟機)、使用者介面裝置412(例如,鍵盤、觸控螢幕、小鍵盤(keypads)、滑鼠、或其他指向裝置等)、及通訊介面414(例如,無線網路介面)。通訊介面414允許軟體及資料經由一連結而在電腦系統400與外部裝置之間傳輸。該系統亦可包含通訊設施416(例如,通訊匯流排、交越條(cross-over bar)、或網路),上述裝置/模組係連接至該通訊設施416。
經由通訊介面414傳輸的資訊可採取訊號之形式,例如能夠經由通訊連結而被通訊介面414接收的電子、電磁、光學、或其他訊號,該通訊連結攜帶訊號且可藉由使用導線或纜線、光纖、電話線、行動電話連結、射頻連結、及/或其他通訊通道加以實現。在使用此種通訊介面之情況下,吾人預期一或更多處理器402可於執行上述方法步驟期間內從網路接收資訊、或可將資訊輸出至網路。此外,方法實施例可僅在該等處理器上執行,或可透過網路(例如,網際網路)而結合遠端處理器(其分擔一部分的處理)執行。
術語「非暫態電腦可讀媒體」通常係用以意指媒體,例如主記憶體、輔助記憶體、可移除式儲存裝置及儲存裝置(例如硬碟)、快閃記憶體、磁碟機記憶體、CD-ROM、及其他形式的持續性記憶體,且不應被理解為涵蓋暫時性標的(例如,載波或訊號)。電腦碼之範例包含機器碼(例如,藉由編譯器產生)、及含有較高階碼的檔案,該較高階的碼係藉由使用解譯器的電腦而執行。電腦可讀媒體亦可為藉由電腦數據訊號而傳輸的電腦碼,該電腦數據訊號係嵌入在載波中且代表了可由處理器執行之指令的序列。
在蝕刻層208已置於電漿處理系統300中之後,將一圖案從第二遮罩轉移至第一遮罩,從而導致第一遮罩中的側壁粗糙度(步驟108)。在此範例中,於含矽氧化物的蝕刻層208為基於主體矽氧化物(bulk silicon oxide)的介電質之情況下,第一遮罩層212為一硬遮罩材料且第二遮罩層216為光阻,在本範例中該硬遮罩材料為SiON。用以將圖案從光阻的第二遮罩層216轉移至SiON的第一遮罩層212之配方的範例會將125 sccm的CF4、18 sccm的O2、及25 sccm的CHF3流動至電漿處理腔室304中。在電漿處理腔室304中維持10毫托的壓力。提供480W的TCP輸入以使氣體形成電漿。提供50伏特的偏壓。使該處理維持49秒,然後藉由停止氣體流動而停止電漿。圖2B為圖案已從第二遮罩層轉移至第一遮罩層212後的堆疊體200之剖面圖。在此範例中,第二遮罩層係完全被蝕刻掉。在其他實施例中,可能留下一些的第二遮罩層。圖5A為沿著圖2B中所示之視線V-V的放大示意性俯視圖,其顯示了第一遮罩層212的圖案化部分之變粗糙的側壁。該側壁具有凸部224及凹部228。
藉由使用側壁濺射及側壁沉積而將第一遮罩的側壁粗糙度平滑化(步驟112)。圖6為藉由使用側壁濺射及側壁沉積將第一遮罩的側壁粗糙度平滑化(步驟112)之實施例的更詳細流程圖。使處理氣體流入電漿處理腔室304中(步驟604)。使沉積氣體流入電漿處理腔室304中(步驟608)。於電漿處理腔室304中形成電漿(步驟612)。該電漿係用以使側壁平滑化(步驟616)。
在此實施例中,處理氣體及沈積氣體係同時提供。此實施例之配方將會是提供包含400 sccm之He的處理氣體,該處理氣體係流入處理腔室304中(步驟604)。使20 sccm的N2之沉積氣體流入處理腔室304中(步驟608)。壓力係保持在400毫托。以2600瓦特之功率於13.56 MHz提供RF功率以使處理氣體及沈積氣體於處理腔室304中形成電漿(步驟612)。藉由電極320提供75伏特的偏壓,使得來自處理氣體的離子加速進入第一遮罩之側壁中以導致側壁濺射。使該處理維持10秒。接著,可停止處理氣體及沈積氣體的流量。圖5B為平滑化處理後的第一遮罩層212之圖案化部分的側壁之放大示意性俯視圖。
透過第一遮罩對蝕刻層進行蝕刻(步驟116)。藉由使用矽氮化物硬遮罩而進行之習知矽氧化物蝕刻可用以對蝕刻層進行蝕刻。圖2C為已對蝕刻層208進行蝕刻後的堆疊體200之橫剖面圖。
從處理腔室將蝕刻層移除(步驟120)。在從腔室移除蝕刻層之前或之後,可於堆疊體200上執行一或更多的額外步驟。
不受理論所限制,在此實施例中由於電漿的熱能、及電漿與鞘層中的散射,提供了至少10%偏離中心的離子角分佈。較高的壓力(較佳高於50毫托)提供了額外的散射。更佳地,壓力係至少為80毫托以提供額外的散射。最佳地,壓力係至少200毫托以提供額外的散射。這些實施例提供了高強度的離子,該等離子為明顯非垂直的,而這導致這樣的離子對側壁進行濺射。圖7為壓力對散射角的曲線圖,其顯示隨著壓力增加,散射角增加。圖8為隨著入射角改變之濺射產率的曲線圖,且目標入射角提供了足夠的濺射。
不受理論所限制,吾人相信具有較高之散射角的離子更可能撞擊LER及LWR的凸部。這會導致更多的LER及LWR之凸部相較於LER及LWR的其他部分被移除得更多。另外,沉積傾向於在LER及LWR的凹部上沉積更多,而這提供了進一步的平滑化。另外,濺射副產品材料具有一定的可能性再沉積於晶圓表面及特徵側壁上,而這在邊緣粗糙度改良上可扮演著重要的腳色。物理濺射傾向於將側壁上的任何凸起形狀平滑掉,且副產物沉積傾向於對側壁上的凹陷形狀進行填充。所以將濺射及再沉積結合將會達成在LWR及LER上的進一步的改良。此外,再沉積行為於電漿處理中係以壓力、氣體流量、及電漿功率加以良好地控制。
此實施例於電漿蝕刻中提供了簡單的方法用以將離子引導至特徵的側壁以改良LER。該實施例與利用物理濺射改良表面粗糙度具有相似的機制,且針對硬遮罩材料而言係普遍優良的(而不是針對光阻(PR))。所以該實施例可做為在對光阻LER/LWR處理步驟外的額外LER / LWR改良。
各樣的實施例對於在記憶體及邏輯技術二者(其習知上針對LER/LWR改良係依賴微影及PR處理)上的所有類型之圖案化應用方式中的現行技術可為有用的。此外,一些實施例可對極紫外線(EUV)微影產生很大的衝擊(由於目前的PR處理對於極紫外線(EUV,extreme ultra violet) LER / LWR改良的貢獻非常有限)。因此需要額外的電漿蝕刻步驟來進一步改良EUV技術。該沉積可用以維持CD。
其他實施例可針對第一遮罩使用其他的遮罩材料。較佳地,第一遮罩係由一硬遮罩材料(例如,SiO2、SiN、SiON、Si、非晶碳、旋塗碳、金屬、或金屬氧化物)所製成。較佳地,第一硬遮罩材料係不同於形成蝕刻層的材料以促成選擇性蝕刻。形成硬遮罩材料所製成的第一遮罩為較佳是在側壁濺射之後維持材料完整性。由於側壁濺射於各樣的實施例中通常係在圖案轉移之後執行,所以側壁可能具有電漿引起的損傷。物理濺射為具有一定臨界能量的量子效應,該臨界能量係取決於材料性質、離子性質、及入射角。在一些實施例中,經電漿損傷的側壁表面(由圖案轉移所導致)具有較主體材料臨界值(V2)更低的離子濺射臨界電壓(V1)。當實施例施加在V1與V2之間的電壓值時,受損材料相對於主體材料係優先受到濺射,且同時降低了側壁粗糙度。
在其他實施例中,除SiO2之外 ,蝕刻層可包含矽、SiN、SiON、碳、W、TiN、TiO2、WN、或WSi。
較佳地,在側壁濺射期間,提供至少15伏特的偏壓以使離子向基板加速。更佳地,在側壁濺射期間,提供至少25伏特的偏壓。
在各樣的實施例中,處理氣體包含一濺射成分,該濺射成分包含He、Ne、Ar、Kr、或Xe其中至少一者。沉積氣體包含一沉積成分,該沉積成分包含N2、HBr、H2、COS、SO2、CH4、CHxFy、或CxFy其中至少一者,其中x及y為正整數。在一些實施例中,沉積氣體及處理氣體可更包含不與第一遮罩在物理或化學上反應之惰性氣體。
在一些實施例中,第二遮罩係藉由雙重圖案化處理而形成。這樣的雙重圖案化處理會形成具有第一解析度的單一圖案化遮罩,並接著形成一雙重圖案化遮罩,該雙重圖案化遮罩使用該單一圖案化遮罩以具有第二解析度,該第二解析度可為第一解析度的兩倍。在一實施例中,形成單一光阻圖案化遮罩,並接著在該單一光阻圖案化遮罩上形成額外的光阻圖案化遮罩。可在該單一光阻圖案化遮罩上放置一保護層,以在額外的光阻圖案化遮罩之形成期間內保護該單一光阻圖案化遮罩。在另一實施例中,可使用單一光阻遮罩來將硬遮罩圖案化。該單一光阻遮罩係加以移除,並使用另一光阻遮罩來將硬遮罩進一步圖案化,以提高記憶體線之頻率。接著將該硬遮罩做為上述實施例中之第二遮罩,用以將圖案轉移至第一遮罩。該雙重遮罩處理可繼續以使雙重遮罩處理成為三重或四重遮罩。
在一些實施例中,處理氣體及沈積氣體係依序提供,而不是同時提供。在這樣的處理中,首先使處理氣體形成電漿以先對側壁進行濺射,接著使沉積氣體形成電漿以在側壁上提供沉積。在這樣的實施例中,處理氣體及沈積氣體可分別形成電漿。在另一實施例中,可藉由於處理氣體之前提供沉積氣體而在濺射前執行沉積。在其他實施例中,處理氣體及沈積氣體係針對複數循環而循環地提供。在這樣的循環處理中,由於沉積處理期間離子不會加速至側壁而引起濺射,因此可於沉積處理期間降低偏壓。
在一些實施例中,側壁平滑化可僅包含濺射。在這樣的實施例中,不提供沉積氣體。
實施例可用以降低在形成特徵(例如,線及孔)上的側壁粗糙度。較佳地,側壁粗糙度降低可實現在線的形成上。
雖然本揭露內容已就數個較佳實施例加以描述,但仍存在變更、修改、變化、及各種同等替代物,其皆落入本揭露內容之範圍內。亦應注意本發明之方法及設備有許多替代的實行方式。因此,以下隨附申請專利範圍應被解釋為包含所有落入本發明之真正精神及範圍內的變更、修改、變化、及同等替代物。
104‧‧‧步驟
108‧‧‧步驟
112‧‧‧步驟
116‧‧‧步驟
120‧‧‧步驟
200‧‧‧堆疊體
204‧‧‧基板
208‧‧‧蝕刻層
212‧‧‧第一遮罩層
216‧‧‧第二遮罩層
224‧‧‧凸部
228‧‧‧凹部
300‧‧‧電漿處理系統
302‧‧‧電漿反應器
304‧‧‧處理腔室
306‧‧‧電漿電源供應器
308‧‧‧匹配網路
310‧‧‧TCP線圈
312‧‧‧電力窗
314‧‧‧電漿
316‧‧‧晶圓偏電壓電源供應器
318‧‧‧匹配網路
320‧‧‧電極
324‧‧‧控制器
330‧‧‧氣體來源/氣體供應機構
336‧‧‧氣體饋送部
342‧‧‧壓力控制閥
344‧‧‧泵浦
352‧‧‧腔室壁
400‧‧‧電腦系統
402‧‧‧處理器
404‧‧‧電子顯示裝置
406‧‧‧主記憶體
408‧‧‧儲存裝置
410‧‧‧可移除式儲存裝置
412‧‧‧使用者介面裝置
414‧‧‧通訊介面
416‧‧‧通訊設施
400‧‧‧電腦系統
402‧‧‧處理器
404‧‧‧電子顯示裝置
406‧‧‧主記憶體
408‧‧‧儲存裝置
410‧‧‧可移除式儲存裝置
412‧‧‧使用者介面裝置
414‧‧‧通訊介面
416‧‧‧通訊設施
604‧‧‧步驟
608‧‧‧步驟
612‧‧‧步驟
616‧‧‧步驟
本揭露內容在隨附圖式中係以舉例的方式說明,而非限制的方式,隨附圖式中相似的元件符號係代表類似的元件,且其中:
圖1為一實施例之高階流程圖。
圖2A-C為根據一實施例進行處理之堆疊體的示意性橫剖面圖。
圖3為可於一實施例中使用之蝕刻腔室的示意圖。
圖4為可在實行一實施例中使用之電腦系統的示意圖。
圖5A-B為線邊緣的示意性俯視圖。
圖6為將側壁粗糙度平滑化之步驟的更詳細流程圖。
圖7為壓力對散射角之曲線圖。
圖8為隨著入射角改變之濺射產率的曲線圖。

Claims (20)

  1. 一種於處理腔室中降低蝕刻層中的側壁粗糙度之方法,該蝕刻層係在具有側壁粗糙度的一第一遮罩下方,該方法包含: 將該第一遮罩的側壁平滑化,該步驟包含: 使一處理氣體流動至該處理腔室中;及 使該處理氣體在該處理腔室中形成一原位電漿(in situ plasma),該原位電漿具有足夠能量對該第一遮罩的側壁粗糙度進行濺射及平滑化;及 透過該第一遮罩對該蝕刻層進行蝕刻。
  2. 如申請專利範圍第1項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中該將該側壁平滑化之步驟更包含提供大於80毫托的腔室壓力。
  3. 如申請專利範圍第2項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中一第二遮罩係位於該第一遮罩上方,該方法更包含將一圖案從該第二遮罩轉移至該第一遮罩,從而在該第一遮罩中形成側壁粗糙度。
  4. 如申請專利範圍第3項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中該將該側壁平滑化之步驟更包含於該側壁上沉積一沉積物。
  5. 如申請專利範圍第4項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中該於該側壁上沉積該沉積物之步驟包含: 使一沉積氣體流動至該處理腔室中;及 使該沉積氣體形成一電漿。
  6. 如申請專利範圍第5項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中該使該處理氣體流動之步驟、及該使該沉積氣體流動之步驟係同時執行。
  7. 如申請專利範圍第5項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中該使該處理氣體流動之步驟、及該使該沉積氣體流動之步驟係依序執行。
  8. 如申請專利範圍第5項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中該使該處理氣體流動之步驟、及該使該沉積氣體流動之步驟係循環地執行複數循環。
  9. 如申請專利範圍第5項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中該處理氣體包含He,且該沉積氣體包含N2
  10. 如申請專利範圍第5項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中該將該側壁平滑化之步驟更包含提供至少25伏特的一偏壓。
  11. 如申請專利範圍第5項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中該第一遮罩具有一第一濺射臨界電壓(V1),且其中該將該圖案從該第二遮罩轉移至該第一遮罩之步驟於該第一遮罩上產生一受損側壁表面,其中該第一遮罩的該受損側壁表面具有一第二濺射臨界電壓(V2),其中V1>V2,其中於該將該側壁平滑化之步驟期間提供在V1與V2之間的一偏壓。
  12. 如申請專利範圍第1項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中一第二遮罩係位於該第一遮罩上方,該方法更包含將一圖案從該第二遮罩轉移至該第一遮罩,從而在該第一遮罩中形成側壁粗糙度。
  13. 如申請專利範圍第1項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中該將該側壁平滑化之步驟更包含於該側壁上沉積一沉積物。
  14. 如申請專利範圍第13項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中該於該側壁上沉積該沉積物之步驟包含: 使一沉積氣體流動至該處理腔室中;及 使該沉積氣體形成一電漿。
  15. 如申請專利範圍第14項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中該使該處理氣體流動之步驟、及該使該沉積氣體流動之步驟係同時執行。
  16. 如申請專利範圍第14項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中該使該處理氣體流動之步驟、及該使該沉積氣體流動之步驟係依序執行。
  17. 如申請專利範圍第14項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中該使該處理氣體流動之步驟、及該使該沉積氣體流動之步驟係循環地執行複數循環。
  18. 如申請專利範圍第14項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中該處理氣體包含He,且該沉積氣體包含N2
  19. 如申請專利範圍第1項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中該將該側壁平滑化之步驟更包含提供至少25伏特的一偏壓。
  20. 如申請專利範圍第1項之於處理腔室中降低蝕刻層中的側壁粗糙度之方法,其中一第二遮罩係位於該第一遮罩上方,該方法更包含將一圖案從該第二遮罩轉移至該第一遮罩,從而在該第一遮罩中形成側壁粗糙度,其中該第一遮罩具有一第一濺射臨界電壓(V1),且其中該將該圖案從該第二遮罩轉移至該第一遮罩之步驟於該第一遮罩上產生一受損側壁表面,其中該第一遮罩的該受損側壁表面具有一第二濺射臨界電壓(V2),其中V1>V2,其中於該將該側壁平滑化之步驟期間提供在V1與V2之間的一偏壓。
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Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384009A (en) * 1993-06-16 1995-01-24 Applied Materials, Inc. Plasma etching using xenon
JP2000306884A (ja) * 1999-04-22 2000-11-02 Mitsubishi Electric Corp プラズマ処理装置およびプラズマ処理方法
US6326307B1 (en) * 1999-11-15 2001-12-04 Appllied Materials, Inc. Plasma pretreatment of photoresist in an oxide etch process
US6432318B1 (en) * 2000-02-17 2002-08-13 Applied Materials, Inc. Dielectric etch process reducing striations and maintaining critical dimensions
US6533907B2 (en) * 2001-01-19 2003-03-18 Symmorphix, Inc. Method of producing amorphous silicon for hard mask and waveguide applications
JP3509761B2 (ja) * 2001-02-08 2004-03-22 株式会社半導体先端テクノロジーズ レジストパターン形成方法及び微細パターン形成方法
US6833325B2 (en) * 2002-10-11 2004-12-21 Lam Research Corporation Method for plasma etching performance enhancement
US8187865B2 (en) * 2003-06-12 2012-05-29 California Institute Of Technology Nanowire sensor, sensor array, and method for making the same
JP4538209B2 (ja) * 2003-08-28 2010-09-08 株式会社日立ハイテクノロジーズ 半導体装置の製造方法
US7708859B2 (en) * 2004-04-30 2010-05-04 Lam Research Corporation Gas distribution system having fast gas switching capabilities
US7491647B2 (en) * 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness
US7432148B2 (en) * 2005-08-31 2008-10-07 Micron Technology, Inc. Shallow trench isolation by atomic-level silicon reconstruction
US7670760B2 (en) * 2006-03-06 2010-03-02 Freescale Semiconductor, Inc. Treatment for reduction of line edge roughness
JP5108489B2 (ja) * 2007-01-16 2012-12-26 株式会社日立ハイテクノロジーズ プラズマ処理方法
US7807064B2 (en) * 2007-03-21 2010-10-05 Applied Materials, Inc. Halogen-free amorphous carbon mask etch having high selectivity to photoresist
JP2009123866A (ja) * 2007-11-14 2009-06-04 Nec Electronics Corp 半導体装置の製造方法、および被エッチング膜の加工方法
KR101570551B1 (ko) * 2008-03-11 2015-11-19 램 리써치 코포레이션 에칭층 내에 피쳐들을 에칭하기 위한 방법
US8435608B1 (en) * 2008-06-27 2013-05-07 Novellus Systems, Inc. Methods of depositing smooth and conformal ashable hard mask films
US8298958B2 (en) * 2008-07-17 2012-10-30 Lam Research Corporation Organic line width roughness with H2 plasma treatment
JP5486883B2 (ja) * 2009-09-08 2014-05-07 東京エレクトロン株式会社 被処理体の処理方法
US9390941B2 (en) * 2009-11-17 2016-07-12 Hitachi High-Technologies Corporation Sample processing apparatus, sample processing system, and method for processing sample
US8778603B2 (en) * 2010-03-15 2014-07-15 Varian Semiconductor Equipment Associates, Inc. Method and system for modifying substrate relief features using ion implantation
US8975190B2 (en) * 2012-09-25 2015-03-10 Tokyo Electron Limited Plasma processing method
JP6017928B2 (ja) * 2012-11-09 2016-11-02 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
US8952344B2 (en) * 2013-03-14 2015-02-10 Varian Semiconductor Equipment Associates Techniques for processing photoresist features using ions

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