TW201707087A - 梯階結構之形成方法 - Google Patents

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Abstract

提供一種在電漿處理腔室之內的基板中形成梯階結構的方法。有機遮罩係在基板上方加以形成。該有機遮罩係以小於0.8的縱向橫向比加以修整，其中，該修整步驟同時在該有機遮罩上方形成一沉積物。基板係加以蝕刻。修整有機遮罩及蝕刻基板的步驟係循環地重覆複數次。

Description

梯階結構之形成方法
本發明關於半導體裝置的形成。更具體而言，本發明關於梯階半導體裝置的形成。
在半導體晶圓處理期間，有時候需要梯階特徵部。舉例來說，在3D快閃記憶體裝置中，多個單元係以鏈的形式堆疊在一起以節省空間並增加堆積密度。梯階結構允許與每一閘層電性接觸。
於2013年9月17日授證之Fu等人發明的美國專利第8,535,549號，揭示在有機遮罩上方之硬遮罩的沉積以形成梯階結構，該美國專利藉由參照及為了所有目的納入本案揭示內容。
為實現上述內容且根據本發明之目的，提供一種在電漿處理腔室之內的基板中形成梯階結構的方法。有機遮罩係在基板上方加以形成。該有機遮罩係以小於0.8的縱向橫向比加以修整，其中，該修整步驟同時在該有機遮罩上方形成一沉積物。基板係加以蝕刻。修整有機遮罩及蝕刻基板的步驟係循環地重覆複數次。
在本發明之另一表現形式中，提供一種用於製作三維記憶體結構的方法。設置包含複數層的記體體堆疊，其中，每一層包含至少兩個子層。有機遮罩係在該記憶體堆疊上方加以形成。該有機遮罩係以小於0.8的縱向橫向比加以修整，其中該修整步驟同時在該有機遮罩上方形成一沉積物，其中修整該有機遮罩的步驟包含將一修整氣體流進電漿處理腔室，該修整氣體包含一修整成分及一沉積成分，該修整成分包含O2 ，該沉積成分包含一含矽氣體，其中該含矽氣體係SiCl4 、SiF4 、或SiH4 的其中至少一者；使該修整氣體形成為電漿；及停止將該修整氣體流進該電漿處理腔室。該記憶體堆疊係加以蝕刻。修整有機遮罩及蝕刻該記憶體堆疊的步驟係在一單一處理腔室中循環地重覆複數次。
本發明的這些及其他特徵將以下列本發明詳細敘述結合下列附圖描述更多細節。
本發明現將參照如隨附圖式中所說明的幾個較佳的實施例詳細描述。在以下說明中，為了提供本發明的透徹理解，說明許多具體細節。然而，顯然地，對於精於本項技術之人士而言，本發明可不具有某些或全部這些具體細節而實施。另一方面，為了不要不必要地模糊本發明，未詳細說明眾所周知的製程步驟及/或結構。
在梯階結構的形成中，修整及蝕刻方法係加以使用。基本上，一梯級將首先加以蝕刻，接著在不影響基板的情況下修整遮罩以拉回該遮罩。然後，另一梯級係加以蝕刻，其中修整/蝕刻處理係循環複數次。使用此方法的一困難點係在遮罩的橫向修整期間，遮罩的高度係亦加以縮減。此縮減量可能多於遮罩的橫向修整量。此縮減限制在需要形成新遮罩之前可被蝕刻之台階的數目。
為了幫助理解，圖1係可在本發明的實施例中使用之製程的高階流程圖，該製程在基板中形成梯階結構。有機遮罩係在基板上方加以形成（步驟104）。該有機遮罩係以小於0.8的縱向橫向比加以修整，其中修整同時在該有機遮罩上方形成沉積物（步驟108）。殘留物係加以移除（步驟112）。基板係接著加以蝕刻以形成台階（步驟116）。步驟108至116係加以重複直到完成梯階結構（步驟120）。   實例
在本發明之實施方式的例子中，一梯階記憶體陣列係加以蝕刻。在此記憶體陣列中，記憶體堆疊係在晶圓之上加以形成。圖2A係在晶圓208上形成之複數層記憶體堆疊204的橫剖面圖。在此實施例中，該複數記憶體堆疊的每一記憶體堆疊係由雙層加以形成，該雙層為一層氮化矽212及其頂部上的一層氧化矽（SiO2 ）216。有機遮罩220係在記憶體堆疊204之上加以形成。該有機遮罩可為光阻遮罩，其係使用旋塗製程及光微影圖案化加以形成。在替代方案中，有機遮罩可為旋塗或以其他方式塗佈的有機層而沒有使用光微影圖案化。
晶圓208可被放在處理工具內以執行後續的步驟。圖3說明可在本發明的實施方式中使用的處理工具。圖3係電漿處理系統300的示意圖，該電漿處理系統300包含電漿處理工具301。電漿處理工具301係感應耦合電漿蝕刻工具且包含電漿反應器302，該電漿反應器302其中具有電漿腔室304。變壓器耦合電漿（TCP）電源控制器350及偏壓電源控制器355分別控制TCP電源供應器351及偏壓電源供應器356，該TCP電源供應器351及偏壓電源供應器356影響在電漿腔室304內產生的電漿324。
TCP電源控制器350將TCP電源供應器351設定在一設定值，該TCP電源供應器351係配置以供應13.56 MHz的射頻信號，由TCP匹配網路352加以調諧，而至接近電漿腔室304的TCP線圈353。RF透明窗354係加以提供，將TCP線圈353與電漿腔室304分開，但允許能量從TCP線圈353傳遞至電漿腔室304。
偏壓電源控制器355將偏壓電源供應器356設定在一設定值，該偏壓電源供應器356係配置以供應RF信號，由偏壓匹配網路357加以調諧，而至位在電漿腔室304內的夾頭電極308，在電極308上方產生直流（DC）偏壓，該電極308用以接收被處理的晶圓208，諸如半導體晶圓工件。
氣體供應機構或氣體來源310包含經由氣體歧管317附接的一個以上氣體源316，以將製程所需之適當的化學品供應至電漿處理室304的內部。抽氣機構318包含壓力控制閥319和排氣泵320，及將粒子自電漿腔室304之內移除且維持電漿腔室304之內的特定壓力。
溫度控制器380藉由控制冷卻電源供應器384控制設置在夾頭電極308之內的冷卻再循環系統之溫度。電漿處理系統亦包含電子控制電路370。電漿處理系統亦可具有端點偵測器。此感應耦合系統的一個例子係由Lam Research Corporation of Fremont, CA建置的Kiyo，其係用以蝕刻介電質及有機材料以及矽、氮化矽、氧化矽、及導電層。在本發明的其他實施例中，電容式耦合系統可加以使用。
圖4係顯示電腦系統400的高階方塊圖，此電腦系統400係適合實現本發明實施例中使用的控制電路370。此電腦系統可具有從積體電路、印刷電路板、及小型手持裝置上至大型超級電腦的許多實體形式。電腦系統400包含一個以上處理器402，且進一步可包含電子顯示裝置404（用於顯示圖形、文字、及其他資料）、主記憶體406（例如隨機存取記憶體（RAM））、儲存裝置408（例如硬磁碟驅動機）、可移除式儲存裝置410（例如光碟驅動機）、使用者介面裝置412（例如鍵盤、觸控螢幕、鍵板（keypads）、滑鼠或其他指向裝置等）、及通訊介面414（例如無線網路介面）。通訊介面414允許軟體及資料經由連結而在電腦系統400與外部裝置之間傳輸。此系統亦可包含通訊設施416（例如通訊匯流排、交越條（cross-over bar）、或網路），上述裝置/模組係連接至該通訊設施416。
經由通訊介面414傳輸的資訊可具有信號的形式，諸如能夠經由通訊連結而被通訊介面414接收的電子、電磁、光學、或其他信號，該通訊連結攜帶信號且可使用電線或電纜、光纖、電話線、行動電話連結、射頻連結、及/或其他通訊頻道加以實現。使用此種通訊介面，吾人預期在執行上述方法步驟期間，一個以上處理器402可從網路接收資訊，或者可將資訊輸出至網路。此外，本發明之方法實施例可僅在處理器上執行，或可在諸如與遠端處理器（其分擔一部分的處理）結合之網際網路的網路上加以執行。
術語「非暫時性電腦可讀媒體」係通常用以意指媒體，諸如主記憶體、輔助記憶體、可移除式儲存裝置及儲存裝置（諸如硬碟）、快閃記憶體、磁碟機記憶體、CD-ROM及其他形式的永久記憶體，且不應被理解為涵蓋諸如載波或信號的暫時性標的。電腦碼的例子包含諸如藉由編譯器產生的機器碼，及包含較高階碼的檔案，該較高階的碼係藉由使用解譯器的電腦加以執行。電腦可讀媒體亦可為電腦碼，該電腦碼藉由包含在載波中的電腦資料信號加以傳送，且呈現由處理器可執行之指令的序列。
在此例子中，如圖2B所示，第一梯階蝕刻係在修整有機遮罩之前加以執行，形成梯階224。有機遮罩係加以修整（步驟108）。圖5係修整有機遮罩之步驟之更詳細的流程圖（步驟108）。修整氣體係自氣體源316流進電漿腔室304（步驟504）。修整氣體包括含氧及矽之氣體。修整氣體係形成為電漿（步驟508）。在有機遮罩220係充分地加以修整之後，將修整氣體停止（步驟512）。
用於修整之配方的一個例子提供在80至400毫托之間的壓力。修整氣體係從氣體源316流至電漿腔室304（步驟504），其中該修整氣體係700 sccm的O2 、40 sccm的SiCl4 、及40 sccm的NF3 。修整氣體係形成為電漿（步驟508）。在此例子中，1800瓦特的TCP功率係以13.56 MHz加以提供。0伏特的偏壓係加以提供。電漿係維持20至60秒，且接著將修整氣體停止（步驟512）。
圖2C係在修整有機遮罩220之後堆疊的橫剖面圖。在修整氣體中添加含矽氣體造成薄的沉積層228，以在修整期間在有機遮罩220的頂部上加以形成。薄的沉積層228降低有機遮罩220之薄化的速率，使得有機遮罩之垂直蝕刻相對於有機遮罩之橫向蝕刻的比例係小於0.8，使得有機遮罩220的側面係被修整得比有機遮罩220之高度的減少還快。然而在一些實施例中，沉積係在有機遮罩220的側面加以形成，在有機遮罩220之頂部上的沉積係比在有機遮罩之側面上的沉積厚。此外，在有機遮罩220之側面上的沉積係如此地薄，以致於O2 電漿係能夠以大約彷彿沒有沉積的速率，透過薄的側沉積修整有機遮罩220。在修整有機遮罩之後，一些或全部的沉積層228留下成為來自沉積層的殘留物。
來自沉積層的殘留物係加以移除（步驟112）。圖2D係在移除來自沉積層的殘留物之後堆疊的橫剖面圖。用於移除來自沉積層的殘留物之配方提供20毫托的壓力。200 sccm之NF3 的殘留物移除氣體之流量係從氣體源加以提供。RF功率源提供1000瓦特的TCP功率。0伏特的偏壓係加以提供。該製程係提供5〜15秒。其他實施例可使用其他配方。
梯階係使用有機遮罩作為遮罩加以蝕刻（步驟116）。圖2E係在梯階係已被蝕刻之後堆疊的橫剖面圖，使得現在有第一梯階240及第二梯階244。第一梯階240係在第二梯階244的蝕刻期間被蝕刻得更深。一種用於蝕刻梯階之氧化矽子層216的配方提供10毫托的壓力。40 sccm的O2 、300 sccm的Ar、及60 sccm的C4 F6 之蝕刻氣體的流量係從氣體源加以提供。RF功率源提供1320瓦特的TCP功率。500伏特的偏壓係加以提供。該製程係提供10秒。
一種用於蝕刻梯階的氮化矽子層212的配方提供30毫托的壓力。100 sccm的O2 、140 sccm的CH3 F、及60 sccm的C4 F6 之蝕刻氣體的流量係從氣體源加以提供。RF功率源提供1800瓦特的TCP功率。500伏特的偏壓係加以提供。該製程係提供14秒。
在另一實施例中，來自沉積層的殘留物係與蝕刻同時移除，而非使用先前步驟。在此種實施例中，在沉積層與記憶體堆疊204之間幾乎沒有蝕刻選擇性，因此期望快速地蝕刻掉沉積層。
較佳地，相對於有機遮罩，該蝕刻步驟選擇性地蝕刻記憶體堆疊204，使得最少的有機遮罩係被蝕刻掉。用於在具有基於氧化矽的層之記憶體堆疊中蝕刻梯階之配方的例子，使用基於C4 F6 及O2 的蝕刻氣體。因為許多不同的基板可能被蝕刻，許多不同的化學品可用於蝕刻製程。
判定需要額外的梯階（步驟120），因此有機遮罩220係再次加以修整（步驟108）。圖2F係當修整有機遮罩220時，具有沉積層248之堆疊的橫剖面圖，該沉積層248係在有機遮罩220之上加以沉積。來自沉積層的殘留物係加以移除（步驟112），如圖2G所示。梯階係加以蝕刻（步驟116），如圖2H所示，除了進一步蝕刻第一梯階240及第二梯階244之外，還形成額外的第三梯階252。
判定需要額外的梯階（步驟120），因此有機遮罩係再次加以修整（步驟108）。圖2I係當修整有機遮罩220時，具有沉積層268之堆疊的橫剖面圖，該沉積層268係在有機遮罩220之上加以沉積。來自沉積層的殘留物係加以移除（步驟112），如圖2J所示。梯階係加以蝕刻（步驟116），如圖2K所示，除了進一步蝕刻第一梯階240、第二梯階244、及第三梯階252之外，還形成額外的第四梯階260。
若不需要額外的梯階（步驟120），則循環製程係完成的。為了進一步處理，可提供額外的步驟。舉例來說，如圖2L所示，有機遮罩220可加以剝離，造成具有將頂層算在內之五個梯階的記憶體堆疊。額外的步驟（諸如將有機遮罩剝離）可在將基板移出腔室之前在相同腔室中完成，或基板可被移出腔室以執行額外的步驟。此實施例允許修整有機遮罩、移除殘留物、及蝕刻基板係在相同腔室中加以執行，使得相同的電漿反應器、電源供應器、線圈/電極、及夾頭電極係在所有步驟中加以使用。
因為該製程允許有機遮罩在有機遮罩之較少薄化的情況下加以修整，所以大量的梯階可加以提供。較佳是，該循環係重複至少三次，使得至少五個梯階係加以提供。更佳是，在單一有機遮罩形成製程中可提供至少八個梯階。更佳是，多於二十個梯階可使用單一有機遮罩製程加以提供。在其他實施例中，梯階可在一個以上的方向中加以形成。在一例子中，具有三十二台階的梯階結構係加以產生。
在此實施例中，薄的沉積層係由修整氣體的矽和氧成分形成的氧化矽。修整有機遮罩的步驟具有小於0.8的縱向橫向比。更佳是，有機遮罩的修整具有小於0.5的縱向橫向比。相對於有機遮罩的側壁，沉積層係選擇性地在有機遮罩的頂部上加以沉積，使得沉積層在有機遮罩的頂部比在有機遮罩的側壁上較厚，此幫助提供小於0.8的縱向橫向蝕刻比。
在其他實施例中，基板可由待蝕刻之其他材料製成，或基板可為一片固態的單一材料。在一較佳的實施例中，基板包含複數的層，其中每一層包含至少兩個子層，該等子層用以形成基板的記憶體堆疊。在一例子中，至少一個子層係氮化矽。在另一例子中，每一層包含三個子層。在其他實施例中，其他修整氣體可在除了O2 之外或取代O2 而加以使用。在其他實施例中，含矽氣體包含SiF4 、SiH4 、或SiCl4 。在其他實施例中，修整成分可進一步包含NF3 。在其他實施例中，在沒有同時形成沉積的情況下，有機遮罩層的修整亦係在分開的步驟中加以執行。這樣的修整將具大於0.8的縱向橫向比。這意味著由縱向蝕刻速率除以橫向蝕刻速率將大於0.8。
在本發明之一實施例中的處理，亦提供比在有機遮罩層上方提供硬遮罩的製程更快的一個製程。這係藉由刪除硬遮罩形成步驟加以達成。此提供較快的處理率。此外，由於一些沉積層可在修整期間加以移除，所以沉積殘留物的移除係比硬遮罩的移除快得多。降低的有機遮罩薄化允許在一給定有機遮罩層的情況下更多待蝕刻的台階或減少的有機遮罩厚度，此增加解析度。
雖然本發明已由幾個較佳的實施例描述，仍存在變更、置換及各種替代等同物，其皆落入本發明之範疇內。亦應注意有許多替代的方式實施本發明的方法及裝置。因此，下列隨附申請專利範圍意欲被解釋為包含落入本發明的真實精神及範圍內的所有這些變更、置換及各種替代等同物。
204．．．記憶體堆疊
208．．．晶圓
212．．．氮化矽
216．．．氧化矽
220．．．有機遮罩
224．．．梯階
228．．．沉積層
240．．．第一梯階
244．．．第二梯階
248．．．沉積層
252．．．第三梯階
260．．．第四梯階
268．．．沉積層
300．．．電漿處理系統
301．．．電漿處理工具
302．．．電漿反應器
304．．．電漿腔室
308．．．電極
310．．．氣體供應機構或氣體來源
316．．．氣體源
317．．．氣體歧管
318．．．抽氣機構
319．．．壓力控制閥
320．．．泵
324．．．電漿
350．．．TCP電源控制器
351．．．TCP電源供應器
352．．．TCP匹配網路
353．．．TCP線圈
354．．．RF透明窗
355．．．偏壓電源控制器
356．．．偏壓電源供應器
357．．．偏壓匹配網路
370．．．控制電路
380．．．溫度控制器
384．．．冷卻電源供應器
400．．．電腦系統
402．．．處理器
404．．．顯示裝置
406．．．記憶體
408．．．儲存裝置
410．．．可移除式儲存裝置
412．．．使用者介面裝置
414．．．通訊介面
416．．．通訊設施
在隨附圖式的圖中，本發明以示例為目的而不是以限制為目的說明，且其中類似的參考數字係關於相似的元件，且其中：
圖1係可在本發明的實施例中使用之製程的高階流程圖。
圖2A-L係根據本發明的實施例形成之記憶體堆疊的橫剖面示意圖。
圖3係電漿處理腔室的示意圖，該電漿處理腔室可用於實行本發明。
圖4說明電腦系統，其係適合實現本發明實施例中使用的控制器。
圖5係修整有機遮罩之步驟之更仔細的流程圖。

Claims (18)

  1. 一種形成梯階結構的方法，在一電漿處理腔室之內於一基板中之一有機遮罩下方形成該梯階結構，該方法包含： (a)        以小於0.8的縱向橫向比修整該有機遮罩，其中，該修整步驟同時在該有機遮罩上方形成一沉積物； (b)     蝕刻該基板；以及 (c)      重覆步驟(a)至(b)複數次。
  2. 如申請專利範圍第1項之形成梯階結構的方法，其中修整該有機遮罩的步驟包含： 將一修整氣體流進該電漿處理腔室，該修整氣體包含一修整成分及一沉積成分，該修整成分包含O2 ，該沉積成分包含一含矽氣體； 使該修整氣體形成為電漿；以及 停止將該修整氣體流進該電漿處理腔室。
  3. 如申請專利範圍第2項之形成梯階結構的方法，其中，該含矽氣體係SiCl4 、SiF4 、或SiH4 的其中至少一者。
  4. 如申請專利範圍第3項之形成梯階結構的方法，其中，重覆(a)至(b)的步驟係重覆至少三次。
  5. 如申請專利範圍第4項之形成梯階結構的方法，其中，重覆(a)至(b)的步驟係在一單一電漿處理腔室中加以執行。
  6. 如申請專利範圍第5項之形成梯階結構的方法，其中，該基板包含複數層，其中每一層包含至少兩個子層，其中，該至少兩個子層的其中至少一者係氧化矽。
  7. 如申請專利範圍第5項之形成梯階結構的方法，其中，該基板包含複數層，其中每一層包含至少兩個子層，其中，該至少兩個子層的其中至少一層係氧化矽，且該至少兩個子層的其中至少一層係氮化矽或多晶矽。
  8. 如申請專利範圍第5項之形成梯階結構的方法，進一步包含在修整該有機遮罩之後及在蝕刻該基板之前，移除沉積殘留物。
  9. 如申請專利範圍第5項之形成梯階結構的方法，其中，蝕刻該基板的步驟移除沉積殘留物。
  10. 如申請專利範圍第1項之形成梯階結構的方法，其中，重覆(a)至(b)的步驟係重覆至少三次。
  11. 如申請專利範圍第1項之形成梯階結構的方法，其中，重覆(a)至(b)的步驟係在一單一電漿處理腔室中加以執行。
  12. 如申請專利範圍第1項之形成梯階結構的方法，其中，該基板包含複數層，其中每一層包含至少兩個子層，其中，該至少兩個子層的其中至少一者係氧化矽。
  13. 如申請專利範圍第1項之形成梯階結構的方法，其中，該基板包含複數層，其中每一層包含至少兩個子層，其中，該至少兩個子層的其中至少一層係氧化矽，且該至少兩個子層的其中至少一層係氮化矽或多晶矽。
  14. 如申請專利範圍第1項之形成梯階結構的方法，進一步包含在修整該有機遮罩之後及在蝕刻該基板之前，移除沉積殘留物。
  15. 如申請專利範圍第1項之形成梯階結構的方法，其中，蝕刻該基板的步驟移除沉積殘留物。
  16. 一種用於製作三維記憶體結構的方法，包含： (a)        設置包含複數層的記體體堆疊，其中，每一層包含至少兩個子層； (b)     在該記憶體堆疊上方形成一有機遮罩； (c)         以小於0.8的縱向橫向比修整該有機遮罩，其中，該修整步驟同時在該有機遮罩上方形成一沉積物，其中修整該有機遮罩的步驟包含： 將一修整氣體流進一電漿處理腔室，該修整氣體包含一修整成分及一沉積成分，該修整成分包含O2 ，該沉積成分包含一含矽氣體，其中該含矽氣體係SiCl4 、SiF4 、或SiH4 的其中至少一者； 使該修整氣體形成為電漿；以及 停止將該修整氣體流進該電漿處理腔室； (d)     蝕刻該記憶體堆疊；以及 (e)      在一單一處理腔室中重覆步驟(c)至(d)複數次。
  17. 如申請專利範圍第16項之用於製造三維記憶體結構的方法，進一步包含在修整該有機遮罩之後及在蝕刻該基板之前，移除沉積殘留物。
  18. 如申請專利範圍第16項之用於製造三維記憶體結構的方法，其中，蝕刻該基板的步驟移除沉積殘留物。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8329051B2 (en) * 2010-12-14 2012-12-11 Lam Research Corporation Method for forming stair-step structures
JP2017045849A (ja) * 2015-08-26 2017-03-02 東京エレクトロン株式会社 シーズニング方法およびエッチング方法
JP7426840B2 (ja) * 2020-01-28 2024-02-02 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
CN111605353A (zh) * 2020-05-20 2020-09-01 深圳市金宝盈文化股份有限公司 一种贵金属制品及贵金属制品的形成方法

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5532089A (en) 1993-12-23 1996-07-02 International Business Machines Corporation Simplified fabrication methods for rim phase-shift masks
US5773368A (en) 1996-01-22 1998-06-30 Motorola, Inc. Method of etching adjacent layers
US5738757A (en) 1995-11-22 1998-04-14 Northrop Grumman Corporation Planar masking for multi-depth silicon etching
US6239035B1 (en) 1997-07-18 2001-05-29 Agere Systems Guardian Corporation Semiconductor wafer fabrication
US6043119A (en) 1997-08-04 2000-03-28 Micron Technology, Inc. Method of making a capacitor
DE69917819T2 (de) 1998-02-04 2005-06-23 Canon K.K. SOI Substrat
JP2000091308A (ja) 1998-09-07 2000-03-31 Sony Corp 半導体装置の製造方法
KR100297737B1 (ko) 1998-09-24 2001-11-01 윤종용 반도체소자의 트렌치 소자 분리 방법
US20020086547A1 (en) 2000-02-17 2002-07-04 Applied Materials, Inc. Etch pattern definition using a CVD organic layer as an anti-reflection coating and hardmask
US6458657B1 (en) 2000-09-25 2002-10-01 Macronix International Co., Ltd. Method of fabricating gate
SG112804A1 (en) 2001-05-10 2005-07-28 Inst Of Microelectronics Sloped trench etching process
US6727158B2 (en) 2001-11-08 2004-04-27 Micron Technology, Inc. Structure and method for forming a faceted opening and a layer filling therein
TWI273637B (en) 2002-05-17 2007-02-11 Semiconductor Energy Lab Manufacturing method of semiconductor device
JP2005072084A (ja) 2003-08-28 2005-03-17 Toshiba Corp 半導体装置及びその製造方法
GB2407648B (en) 2003-10-31 2006-10-25 Bookham Technology Plc Polarisation rotators
TWI234228B (en) 2004-05-12 2005-06-11 Powerchip Semiconductor Corp Method of fabricating a shallow trench isolation
US7601646B2 (en) 2004-07-21 2009-10-13 International Business Machines Corporation Top-oxide-early process and array top oxide planarization
KR100618907B1 (ko) 2005-07-30 2006-09-01 삼성전자주식회사 다중 반사 방지층을 포함한 반도체 구조물 및 그 구조물을이용한 ｐｒ 패턴 형성 방법 및 반도체 소자의 패턴 형성방법
US8207568B2 (en) 2005-09-19 2012-06-26 International Business Machines Corporation Process for single and multiple level metal-insulator-metal integration with a single mask
US7396711B2 (en) 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
US7662718B2 (en) 2006-03-09 2010-02-16 Micron Technology, Inc. Trim process for critical dimension control for integrated circuits
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7807583B2 (en) 2006-08-25 2010-10-05 Imec High aspect ratio via etch
JP2008078404A (ja) 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
TW200843105A (en) 2007-04-25 2008-11-01 Promos Technologies Inc Vertical transistor and method for preparing the same
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
KR101434588B1 (ko) 2008-06-11 2014-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
FR2933802B1 (fr) 2008-07-10 2010-10-15 Commissariat Energie Atomique Structure et procede de realisation d'un dispositif microelectronique de memoire 3d de type flash nand.
KR20100052597A (ko) 2008-11-11 2010-05-20 삼성전자주식회사 수직형 반도체 장치
US8541831B2 (en) 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
US7855142B2 (en) 2009-01-09 2010-12-21 Samsung Electronics Co., Ltd. Methods of forming dual-damascene metal interconnect structures using multi-layer hard masks
JP5341529B2 (ja) 2009-01-09 2013-11-13 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5305980B2 (ja) 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR20100109221A (ko) 2009-03-31 2010-10-08 삼성전자주식회사 비휘발성 메모리 소자의 형성방법
JP2011003722A (ja) 2009-06-18 2011-01-06 Toshiba Corp 半導体装置の製造方法
US7786020B1 (en) 2009-07-30 2010-08-31 Hynix Semiconductor Inc. Method for fabricating nonvolatile memory device
JP2011035237A (ja) 2009-08-04 2011-02-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
US8242024B2 (en) 2009-09-18 2012-08-14 Siargo Ltd. Method of forming metal interconnection on thick polyimide film
KR20110042619A (ko) 2009-10-19 2011-04-27 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
JP2011100921A (ja) 2009-11-09 2011-05-19 Toshiba Corp 半導体装置及びその製造方法
US8394723B2 (en) 2010-01-07 2013-03-12 Lam Research Corporation Aspect ratio adjustment of mask pattern using trimming to alter geometry of photoresist features
JP2011166061A (ja) 2010-02-15 2011-08-25 Toshiba Corp 半導体装置の製造方法
KR20120003677A (ko) 2010-07-05 2012-01-11 삼성전자주식회사 반도체 장치 및 그의 형성 방법
KR101787041B1 (ko) 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
KR101744127B1 (ko) 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
US8329051B2 (en) 2010-12-14 2012-12-11 Lam Research Corporation Method for forming stair-step structures
US8535549B2 (en) 2010-12-14 2013-09-17 Lam Research Corporation Method for forming stair-step structures
KR101778286B1 (ko) 2011-01-03 2017-09-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR101688838B1 (ko) 2011-01-20 2016-12-22 삼성전자주식회사 연결 구조체 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
JP2012174892A (ja) 2011-02-22 2012-09-10 Toshiba Corp 半導体記憶装置及びその製造方法
US8735299B2 (en) * 2011-03-03 2014-05-27 Tokyo Electron Limited Semiconductor device manufacturing method and computer-readable storage medium
US8263496B1 (en) * 2011-04-12 2012-09-11 Tokyo Electron Limited Etching method for preparing a stepped structure
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
JP5550604B2 (ja) 2011-06-15 2014-07-16 株式会社東芝 三次元半導体装置及びその製造方法
JP2013055136A (ja) 2011-09-01 2013-03-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2013058683A (ja) 2011-09-09 2013-03-28 Toshiba Corp 半導体記憶装置の製造方法
KR20130072522A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
JP2013187200A (ja) 2012-03-05 2013-09-19 Toshiba Corp 半導体装置の製造方法及び半導体装置
US8736069B2 (en) 2012-08-23 2014-05-27 Macronix International Co., Ltd. Multi-level vertical plug formation with stop layers of increasing thicknesses
KR101881857B1 (ko) 2012-08-27 2018-08-24 삼성전자주식회사 계단형 패턴 형성 방법
US8907707B2 (en) 2013-03-01 2014-12-09 Laurence H. Cooke Aligning multiple chip input signals using digital phase lock loops

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