JP2013187200A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【課題】信頼性の高い半導体装置の製造方法及び半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、導電膜と第１の絶縁膜とが交互に複数積層された積層体の一部を階段状に加工し、それぞれが前記第１の絶縁膜を上面とする高さの異なる複数の段部を形成する工程を有する。また、前記半導体装置の製造方法は、段部における第１の絶縁膜の下の導電膜の端部を除去し、第１の絶縁膜の端部の下にギャップを形成する工程を有する。また、前記半導体装置の製造方法は、段部上およびギャップ内に、第１の絶縁膜とは異なる材料の第２の絶縁膜を形成する工程を有する。また、前記半導体装置の製造方法は、それぞれが第２の絶縁膜および各段部の第１の絶縁膜を貫通し、各段部の導電膜に達する複数のビアを形成する工程を有する。
【選択図】図６
【解決手段】実施形態によれば、半導体装置の製造方法は、導電膜と第１の絶縁膜とが交互に複数積層された積層体の一部を階段状に加工し、それぞれが前記第１の絶縁膜を上面とする高さの異なる複数の段部を形成する工程を有する。また、前記半導体装置の製造方法は、段部における第１の絶縁膜の下の導電膜の端部を除去し、第１の絶縁膜の端部の下にギャップを形成する工程を有する。また、前記半導体装置の製造方法は、段部上およびギャップ内に、第１の絶縁膜とは異なる材料の第２の絶縁膜を形成する工程を有する。また、前記半導体装置の製造方法は、それぞれが第２の絶縁膜および各段部の第１の絶縁膜を貫通し、各段部の導電膜に達する複数のビアを形成する工程を有する。
【選択図】図６
Description
本発明の実施形態は、半導体装置の製造方法及び半導体装置に関する。
メモリセルにおけるコントロールゲートとして機能する導電膜と、絶縁膜とが交互に複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
また、積層された複数の導電膜のそれぞれを他の配線と接続させるための構造として、複数の導電膜を階段状に加工した構造が提案されている。その階段状コンタクト構造において、段部に対するビアの位置ずれは、上下の導電膜間のショートにつながり得る。
本発明の実施形態は、信頼性の高い半導体装置の製造方法及び半導体装置を提供する。
実施形態によれば、半導体装置の製造方法は、導電膜と第１の絶縁膜とが交互に複数積層された積層体の一部を階段状に加工し、それぞれが前記第１の絶縁膜を上面とする高さの異なる複数の段部を形成する工程を有する。また、前記半導体装置の製造方法は、前記段部における前記第１の絶縁膜の下の前記導電膜の端部を除去し、前記第１の絶縁膜の端部の下にギャップを形成する工程を有する。また、前記半導体装置の製造方法は、前記段部上および前記ギャップ内に、前記第１の絶縁膜とは異なる材料の第２の絶縁膜を形成する工程を有する。また、前記半導体装置の製造方法は、それぞれが前記第２の絶縁膜および前記各段部の前記第１の絶縁膜を貫通し、前記各段部の前記導電膜に達する複数のビアを形成する工程を有する。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図１は、実施形態の半導体装置におけるメモリセルアレイ１と階段状コンタクト部５０との配置関係を示す模式平面図である。図１は、１つのチップの領域に対応する。
メモリセルアレイ１はチップの中央に形成されている。メモリセルアレイ１の第１の方向（Ｘ方向）の外側に、階段状コンタクト部５０が形成されている。メモリセルアレイ１及び階段状コンタクト部５０の周辺領域には、メモリセルアレイ１を駆動する回路などが形成されている。
図２は、メモリセルアレイ１の模式斜視図である。なお、図２においては、図を見易くするために、絶縁部分については図示を省略している。
図２において、ＸＹＺ直交座標系を導入する。基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１の方向）及びＹ方向（第２の方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（第３の方向または積層方向）とする。
メモリセルアレイ１は複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。
図３は、メモリストリングＭＳにおける柱状部ＣＬの拡大断面図を示す。
図２に示すように、基板１０上にはバックゲートＢＧが設けられている。バックゲートＢＧは、導電膜であり、例えば不純物が添加されたシリコン膜である。
バックゲートＢＧ上には、絶縁膜４２（図３に示す）と、導電膜ＷＬとが、交互に複数積層されている。導電膜ＷＬと導電膜ＷＬとの間に絶縁膜４２が設けられている。導電膜ＷＬ及び絶縁膜４２の層数は任意である。
導電膜ＷＬは、電極として機能し、例えば不純物が添加された多結晶シリコン膜である。あるいは、導電膜ＷＬとして、例えば、ニッケルシリサイド膜、コバルトシリサイド膜、チタンシリサイド膜、タングステンシリサイド膜、タングステン膜、窒化チタン膜、チタン膜、アルミニウム膜などを用いることもできる。
絶縁膜４２は、例えばシリコン酸化膜である。あるいは、絶縁膜４２として、例えば、シリコン窒化膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化チタン膜、酸化タングステン膜などを用いることもできる。
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の端部にはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の導電膜ＷＬ上に設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、導電膜であり、例えば不純物が添加された多結晶シリコン膜である。
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。ドレイン側選択ゲートＳＧＤの下に積層された導電膜ＷＬと、ソース側選択ゲートＳＧＳの下に積層された導電膜ＷＬとも、Ｙ方向に分断されている。
ソース側選択ゲートＳＧＳ上には、ソース線ＳＬが設けられている。ソース線ＳＬは、例えば金属膜である。
ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、複数本の金属配線であるビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
メモリストリングＭＳは、バックゲートＢＧ、複数の導電膜ＷＬ、複数の絶縁膜４２、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳを含む積層体に形成されたＵ字状のメモリホールＭＨ内に設けられたチャネルボディ２０（図３に示す）を有する。
チャネルボディ２０は、Ｕ字状のメモリホールＭＨ内に、メモリ膜３０を介して設けられている。チャネルボディ２０は、例えばシリコン膜である。メモリ膜３０は、図３に示すように、メモリホールＭＨの内壁（側壁及び底壁）とチャネルボディ２０との間に設けられている。
なお、図３においては、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ２０を設けた構造が例示されるが、メモリホールＭＨ内のすべてをチャネルボディ２０で埋めてもよく、あるいはチャネルボディ２０内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
メモリ膜３０は、ブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを有する。各導電膜ＷＬとチャネルボディ２０との間に、導電膜ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。ブロック膜３１は導電膜ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
チャネルボディ２０は、メモリセルにおけるチャネルとして機能し、導電膜ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各導電膜ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
実施形態の半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜である。
トンネル膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。
ブロック膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、導電膜ＷＬへ拡散するのを防止する。
ドレイン側選択ゲートＳＧＤ、チャネルボディ２０及びそれらの間のメモリ膜３０は、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択ゲートＳＧＤの上方で、チャネルボディ２０はビット線ＢＬと接続されている。
ソース側選択ゲートＳＧＳ、チャネルボディ２０及びそれらの間のメモリ膜３０は、ソース側選択トランジスタＳＴＳを構成する。ソース側選択ゲートＳＧＳの上方で、チャネルボディ２０はソース線ＳＬと接続されている。
バックゲートＢＧ、バックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各導電膜ＷＬをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各導電膜ＷＬをコントロールゲートとするメモリセルが複数設けられている。
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＳ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
メモリセルアレイ１におけるバックゲートＢＧ及び導電膜ＷＬを含む複数の導電膜のそれぞれは、階段状コンタクト部５０を介して、回路配線と接続されている。
（第１実施形態）
図７（ｃ）は、第１実施形態の階段状コンタクト部５０の模式断面図である。図７（ｃ）の断面は、図１及び図２におけるＸ方向に沿った断面に対応する。
図７（ｃ）は、第１実施形態の階段状コンタクト部５０の模式断面図である。図７（ｃ）の断面は、図１及び図２におけるＸ方向に沿った断面に対応する。
基板１０上における複数の導電膜ＷＬを含む積層体は、メモリセルアレイ１と階段状コンタクト部５０とで共通である。したがって、階段状コンタクト部５０においても基板１０上には絶縁膜４１を介してバックゲートＢＧに相当する導電膜が設けられているが、図７（ｃ）では省略している。また、導電膜ＷＬの層数は図示する数に限らず、任意である。
複数の絶縁膜（以下、第１の絶縁膜ともいう）４２及び複数の導電膜ＷＬを含む積層体は、メモリセルアレイ１が形成されたチップ中央領域よりもＸ方向の外側の領域にも形成されている。その領域における積層体に階段状コンタクト部５０が設けられている。
階段状コンタクト部５０では、複数の導電膜ＷＬ及び絶縁膜４２はＸ方向に沿って階段状に加工されている。すなわち、階段状コンタクト部５０には、複数の段部５１が形成されている。
基板１０を基準にした複数の段部５１の上面の高さは互いに異なる。各段部５１は１層の導電膜ＷＬとその上に設けられた１層の第１の絶縁膜４２とを含み、各段部５１の上面は第１の絶縁膜４２となっている。
段部５１上には、第１の絶縁膜４２とは異なる材料の第２の絶縁膜４３が設けられている。第１の絶縁膜４２は例えばシリコン酸化膜であり、第２の絶縁膜４３は例えばシリコン窒化膜である。
第２の絶縁膜４３は、各段部５１の上面及び端部を覆っている。そして、各段部５１における第１の絶縁膜４２の端部の下には、導電膜ＷＬは設けられず、第２の絶縁膜４３が設けられている。すなわち、各段部５１において、第１の絶縁膜４２の端部は、その直下の導電膜ＷＬの端部よりも外側に突出している。その第１の絶縁膜４２の突出した端部の下に、第２の絶縁膜４３が設けられている。
後述するように、段部５１を形成した後、導電膜ＷＬの端部が除去されて、第１の絶縁膜４２の端部の下にギャップ５が形成される。そして、そのギャップ５に、第２の絶縁膜４３が埋め込まれる。
ギャップ５に設けられた第２の絶縁膜４３の下には、すぐ下の段の第１の絶縁膜４２が設けられている。すなわち、ギャップ５に設けられた第２の絶縁膜４３は、第１の絶縁膜４２で上下に挟まれている。
第２の絶縁膜４３上には、第２の絶縁膜４３とは異なる材料の第３の絶縁膜４４が設けられている。第３の絶縁膜４４は、例えばシリコン酸化膜である。第３の絶縁膜４４は、第２の絶縁膜４３よりも厚い。また、第３の絶縁膜４４は、第１の絶縁膜４２よりも厚い。
各段部５１上には、複数のビア７２が設けられている。それぞれのビア７２は、第３の絶縁膜４４、第２の絶縁膜４３、および各段部５１の第１の絶縁膜４２を貫通して、各段部５１の導電膜ＷＬに達する。各ビア７２は、対応する各段部５１の導電膜ＷＬと電気的に接続されている。１つのビア７２は、対応する１つの階層の導電膜ＷＬにのみ接続されている。
ビア７２は、例えば、バリアメタルと埋込メタルとを含む。図７（ｂ）に示すホール７１の内壁に、密着性及び金属の拡散防止の機能を担うバリアメタルが形成され、そのバリアメタルの内側に、埋め込み性に優れた埋込メタルが埋め込まれている。例えば、バリアメタルとして窒化チタン、埋込メタルとしてタングステンを用いることができる。
階段状コンタクト部５０の各階層の導電膜ＷＬのそれぞれは、メモリセルアレイ１の各階層の導電膜ＷＬと一体につながっている。したがって、メモリセルアレイ１の各導電膜ＷＬは、階段状コンタクト部５０のビア７２を介して、積層体の上に設けられた図示しない配線と接続されている。その配線は、図示しないビアを通じて、基板１０表面に形成された回路と接続されている。
次に、図４（ａ）〜図７（ｃ）を参照して、第１実施形態による階段状コンタクト部５０の形成方法について説明する。
図４（ａ）に示すように、基板１０上に、絶縁膜（例えばシリコン酸化膜）４１を介して、導電膜ＷＬと第１の絶縁膜４２とが交互に積層され、複数の導電膜ＷＬ及び複数の第１の絶縁膜４２を含む積層体が形成される。絶縁膜４１、導電膜ＷＬおよび第１の絶縁膜４２は、例えばＣＶＤ（chemical vapor deposition）法により形成される。
基板１０上の上記積層体において、メモリセルアレイ領域に対しては図２に示すメモリセルアレイ１が形成される。すなわち、上記積層体に前述したＵ字状のメモリホールＭＨが形成された後、そのメモリホールＭＨの内壁（側壁及び底壁）にメモリ膜３０が形成され、そのメモリ膜３０の内側にチャネルボディ２０が形成される。
上記積層体におけるメモリセルアレイ１のＸ方向の外側の領域には、以下に説明するように、階段状コンタクト部５０が形成される。
まず、上記積層体上に、図４（ｂ）に示すレジスト膜６１が形成され、そのレジスト膜６１に対して露光及び現像が行われ、レジスト膜６１がパターニングされる。
そして、そのレジスト膜６１をマスクにして、例えばＲＩＥ（Reactive Ion Etching）法により、積層体をエッチングする。まず、レジスト膜６１から露出している部分における上から１層目の第１の絶縁膜４２及び上から１層目の導電膜ＷＬが、図４（ｃ）に示すように除去される。
次に、レジスト膜６１に対して例えば酸素を含むガスを用いたアッシング処理を行う。これにより、図５（ａ）に示すように、レジスト膜６１は厚さ方向及び面方向に等方的にエッチングされ、上記積層体におけるレジスト膜６１から露出している領域が広がる。
このスリミングされたレジスト膜６１をマスクにして、さらに積層体に対するＲＩＥが行われる。このときも、レジスト膜６１から露出している部分における上から１層目の第１の絶縁膜４２及び上から１層目の導電膜ＷＬが除去される。
先のＲＩＥによりすでにエッチングされた部分においても、第１の絶縁膜４２及び導電膜ＷＬがそれぞれ１層分ずつさらにエッチングされ除去される。
その後、同様にして、図５（ｂ）に示すように、レジスト膜６１に対するスリミング、およびそのスリミングされたレジスト膜６１をマスクにした第１の絶縁膜４２及び導電膜ＷＬの１層分ずつのエッチングが行われる。
レジスト膜６１のスリミングと、第１の絶縁膜４２及び導電膜ＷＬの１層分ずつのエッチングは、導電膜ＷＬの層数に応じた回数繰り返される。
そして、レジスト膜６１が除去され、図５（ｃ）に示すように、積層体に複数の段部５１が形成される。各段部５１の上面は第１の絶縁膜４２となっている。この時点では、各段部５１を構成する第１の絶縁膜４２とその下の導電膜ＷＬとは平面サイズが等しい。すなわち、各段部５１における第１の絶縁膜４２の端部と導電膜ＷＬの端部とは、面方向（基板１０の主面に対して平行な方向）の位置がそろっている。
段部５１を形成した後、図６（ａ）に示すように、第１の絶縁膜４２の端部の下にギャップ５を形成する。
例えば、シリコン膜である導電膜ＷＬに対して、フッ素を含むガスを用いた等方性のドライエッチングを行い、導電膜ＷＬの端部を除去してギャップ５を形成する。このとき、導電膜ＷＬとは異なる例えばシリコン酸化膜である第１の絶縁膜４２に対するエッチングは抑制される。第１の絶縁膜４２の端部は、ギャップ５上にひさし状に突出する。
第１の絶縁膜４２及び導電膜ＷＬを１層分ずつ積層方向に除去する前述したエッチング時には、基板１０側にバイアスを与えて、基板１０側に加速されるイオンによる衝撃力を主に利用する。
これに対して、ギャップ５を形成するエッチング時には、基板１０側にはバイアスを与えず、ラジカルによる化学的作用を主に利用する。
ギャップ５を形成した後、図６（ｂ）に示すように、段部５１上に、第１の絶縁膜４２とは異なる例えばシリコン窒化膜である第２の絶縁膜４３を形成する。第２の絶縁膜４３は、例えばＣＶＤ法で形成される。第２の絶縁膜４３は、ギャップ５内にも形成され、ギャップ５に埋め込まれる。
次に、第２の絶縁膜４３上に、第２の絶縁膜４３とは異なる例えばシリコン酸化膜である第３の絶縁膜４４を例えばＣＶＤ法で形成する。第３の絶縁膜４４の上面は平坦化される。
第３の絶縁膜４４の上面上には、図７（ａ）に示すように、レジスト膜６２が形成される。レジスト膜６２に対しては露光及び現像が行われ、開口６２ａが形成される。そして、レジスト膜６２をマスクにして、開口６２ａに露出する部分に対するエッチング（例えばＲＩＥ）が行われる。
まず、第３の絶縁膜４４がエッチングされる。第３の絶縁膜４４と異なる材料の第２の絶縁膜４３は、このときのエッチングストップ膜として機能する。続けて、第２の絶縁膜４３をエッチングし、さらに、各段部５１における最上層膜である第１の絶縁膜４２をエッチングする。
これにより、図７（ｂ）に示すように、第３の絶縁膜４４、第２の絶縁膜４３および第１の絶縁膜４２を貫通して、それぞれが各段部５１の導電膜ＷＬに達する複数のホール７１が一括して同時に形成される。
第３の絶縁膜４４、第２の絶縁膜４３および第１の絶縁膜４２のエッチングは、ガス種などのエッチング条件を変えて、同じチャンバー内で大気開放（真空破壊）することなく続けて行われる。
その後、ホール７１内に、図７（ｃ）に示すように、ビア７２が埋め込まれ、各階層の導電膜ＷＬはビア７２と接続される。
（比較例）
ここで、比較例の階段状コンタクト部について、図１２（ａ）及び（ｂ）を参照して説明する。
ここで、比較例の階段状コンタクト部について、図１２（ａ）及び（ｂ）を参照して説明する。
比較例では、段部５１における第１の絶縁膜４２の端部の下にギャップを形成せず、よって、第１の絶縁膜４２の端部の下に第２の絶縁膜４３は設けられていない。すなわち、各段部５１における第１の絶縁膜４２の端部と導電膜ＷＬの端部とは、面方向の位置がそろっている。
図１２（ａ）は、例えば、真ん中のビア７２ｂと左側のビア７２ｃが、所望の位置よりも右側にずれ、それらビア７２ｂ及び７２ｃの側面が、自身の接続対象の段部５１よりも上段の非接続対象である導電膜ＷＬの端部に接触してしまった状態を示す。
すなわち、図において上から１層目の導電膜ＷＬと上から２層目の導電膜ＷＬとが、ビア７２ｂを通じてショートし、上から２層目の導電膜ＷＬと上から３層目の導電膜ＷＬとが、ビア７２ｃを通じてショートしてしまっている。
また、図１２（ｂ）は、例えば、真ん中のビア７２ｂと右側のビア７２ａが、所望の位置よりも左側にずれ、それらビア７２ｂ及び７２ａの底部の一部が、自身の接続対象の段部５１から外れて、接続対象の段部５１よりも下段の非接続対象である導電膜ＷＬに達してしまった状態を示す。
すなわち、図において上から１層目の導電膜ＷＬと上から２層目の導電膜ＷＬとが、ビア７２ａを通じてショートし、上から２層目の導電膜ＷＬと上から３層目の導電膜ＷＬとが、ビア７２ｂを通じてショートしてしまっている。
これに対して、実施形態によれば、図８（ａ）に示すように、ビア７２が他の段部（自身の接続対象の段部の上段の段部）５１の第１の絶縁膜４２の端部に接する位置にまで、所望の位置よりも右側にずれても、第１の絶縁膜４２の端部の下には導電膜ＷＬはなく、第２の絶縁膜４３が設けられているため、ビア７２が非接続対象の他の階層の（上段の）導電膜ＷＬに接触することを抑制できる。
また、実施形態によれば、図８（ｂ）に示すように、ビア７２が所望の位置よりも左側にずれ、ビア７２の底部の一部が接続対象の導電膜ＷＬの外側に外れてしまっても、導電膜ＷＬの端部の外側に第２の絶縁膜４３が設けられているため、ビア７２の一部が非接続対象の他の階層の（下段の）導電膜ＷＬに達してしまうことを抑制できる。すなわち、第１の絶縁膜４２をエッチングしているとき、その第１の絶縁膜４２の端部の下の第２の絶縁膜４３がエッチングストッパとなり、下層へのさらなるエッチングを抑制する。
図１３（ａ）は、上記比較例における階段状コンタクト部の模式断面図である。ホール７１ｅ１の位置及びホール７１ｅ２の位置は、上下の導電膜ＷＬをショートさせないために、接続対象の段部上でホールが位置することができる端位置を表す。
Ｄは、１点鎖線で表されるホール中心軸が、接続対象の段部上で位置することができる範囲を表す。Ａは段部の幅を、Ｂはホール径を表す。また、ホール７１ｅ２と、他の段部（図において上段側の段部）の端部との距離Ｃは、ビアと他の段部の導電膜ＷＬとの間の絶縁耐性を確保するため、３０ｎｍ以上が望ましい。
したがって、比較例においては、ホール中心軸が位置可能な範囲Ｄは、Ａ−Ｃ−Ｂである。
一方、図１３（ｂ）は、実施形態による階段状コンタクト部の模式断面図である。この図においても、ホール７１ｅ１の位置及びホール７１ｅ２の位置は、上下の導電膜ＷＬをショートさせないために、接続対象の段部上でホールが位置することができる端位置を表す。
実施形態においても、ホール７１ｅ２と、他の段部（図において上段側の段部）の端部との距離Ｃは、ビアと他の段部の導電膜ＷＬとの間の絶縁耐性を確保するため、３０ｎｍ以上が望ましい。
また、実施形態によれば、図８（ｂ）を参照して前述したように、ホール７１ｅ１を接続対象の導電膜ＷＬの外側にはみ出させることができる。例えば、そのホール７１ｅ１のはみ出し量をホール７１ｅ１の半径とすると、実施形態において、ホール中心軸が位置可能な範囲Ｄは、Ａ−Ｃ−（Ｂ／２）となり、上記比較例よりも広い。
すなわち、実施形態によれば、階段状コンタクト部におけるホールの位置ずれに対する許容幅を比較例よりも大きくできる。この結果、上下の導電膜ＷＬ間のショートの可能性を低減し信頼性を高めることができ、さらにプロセスコストの低減も図れる。
（第２実施形態）
次に、図９（ａ）〜（ｃ）を参照して、第２実施形態による階段状コンタクト部の形成方法について説明する。
次に、図９（ａ）〜（ｃ）を参照して、第２実施形態による階段状コンタクト部の形成方法について説明する。
第２実施形態では、導電膜ＷＬは、金属膜、金属シリサイド膜などであり、金属を含む。第１実施形態と同様に、複数の導電膜ＷＬ及び複数の第１の絶縁膜４２を含む積層体を、図９（ａ）に示すように階段状に加工する。
そして、各段部の導電膜ＷＬの端部を酸化して、図９（ｂ）に示すように、導電膜ＷＬの端部に金属酸化物６を形成する。
そして、金属酸化物６を例えばウェットエッチングにより除去して、図９（ｃ）に示すように、各段部における第１の絶縁膜４２の端部の下に、導電膜ＷＬがない、ギャップ５を形成する。以降の工程は、第１実施形態と同様に進められる。
金属を含む膜の酸化量は、酸化時間によって容易に制御可能である。したがって、導電膜ＷＬの端部に形成される金属酸化物６の幅を容易に制御することができる。そして、第１の絶縁膜４２及び導電膜ＷＬよりも金属酸化物６に対して大きなエッチング選択性を有するエッチング液を用いて金属酸化物６を除去することで、結果としてギャップ５の幅を容易に制御することができる。
（第３実施形態）
図１０（ａ）〜図１１（ｃ）を参照して、第３実施形態による階段状コンタクト部の形成方法について説明する。
図１０（ａ）〜図１１（ｃ）を参照して、第３実施形態による階段状コンタクト部の形成方法について説明する。
上記積層体を形成した後、その積層体上に、図１０（ａ）に示すレジスト膜６１が形成され、そのレジスト膜６１に対して露光及び現像が行われ、レジスト膜６１がパターニングされる。
そして、そのレジスト膜６１をマスクにして、例えばＲＩＥ法により、積層体をエッチングする。すなわち、レジスト膜６１から露出している部分における上から１層目の第１の絶縁膜４２及び上から１層目の導電膜ＷＬが、図１０（ｂ）に示すように除去される。
次に、図１０（ｃ）に示すように、上記積層体上にマスク層６３を形成する。マスク層６３は、例えば、炭素及びフッ素を含むガスを用いたＣＶＤ法で形成されるフルオロカーボン膜である。
マスク層６３は、レジスト膜６１が形成されていない部分の積層体上面、レジスト膜６１の側壁及び上面を覆う。マスク層６３の上面には、積層体上面とレジスト膜６１との段差を反映した段差が生じる。
すなわち、積層体上におけるレジスト膜６１の側壁に隣接する領域上のマスク層６３ａの膜厚は、レジスト膜６１の側壁から離れた領域上のマスク層６３ｂの膜厚よりも厚くなる。
そして、例えばＲＩＥ法でマスク層６３をエッチングする。マスク層６３の上記膜厚差のため、図１１（ａ）に示すように、積層体上面（第１の絶縁膜４２の上面）の一部が露出しつつ、レジスト膜６１の側壁の横の積層体上にはマスク層６３が残される。
そして、マスク層６３及びレジスト膜６１をマスクにして、マスク層６３及びレジスト膜６１から露出している積層体を例えばＲＩＥ法でエッチングする。すなわち、露出している部分における第１の絶縁膜４２及び導電膜ＷＬがそれぞれ上から１層分ずつ、図１１（ｂ）に示すように除去される。
そして、マスク層６３及びレジスト膜６１を除去し、図１１（ｃ）に示すように、複数の段部５１が得られる。以降の工程は、第１実施形態と同様に進められる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリセルアレイ、５…ギャップ、６…金属酸化物、１０…基板、２０…チャネルボディ、３０…メモリ膜、３２…電荷蓄積膜、４１〜４４…絶縁膜、５０…階段状コンタクト部、５１…段部、７２…ビア、ＷＬ…導電膜
Claims (6)
- 導電膜と第１の絶縁膜とが交互に複数積層された積層体の一部を階段状に加工し、それぞれが前記第１の絶縁膜を上面とする高さの異なる複数の段部を形成する工程と、
前記段部における前記第１の絶縁膜の下の前記導電膜の端部を除去し、前記第１の絶縁膜の端部の下にギャップを形成する工程と、
前記段部上および前記ギャップ内に、前記第１の絶縁膜とは異なる材料の第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、前記第２の絶縁膜とは異なる材料であって、前記第２の絶縁膜よりも厚い第３の絶縁膜を形成する工程と、
それぞれが前記第３の絶縁膜、前記第２の絶縁膜および前記各段部の前記第１の絶縁膜を貫通し、前記各段部の前記導電膜に達する複数のビアを形成する工程と、
を備えた半導体装置の製造方法。 - 導電膜と第１の絶縁膜とが交互に複数積層された積層体の一部を階段状に加工し、それぞれが前記第１の絶縁膜を上面とする高さの異なる複数の段部を形成する工程と、
前記段部における前記第１の絶縁膜の下の前記導電膜の端部を除去し、前記第１の絶縁膜の端部の下にギャップを形成する工程と、
前記段部上および前記ギャップ内に、前記第１の絶縁膜とは異なる材料の第２の絶縁膜を形成する工程と、
それぞれが前記第２の絶縁膜および前記各段部の前記第１の絶縁膜を貫通し、前記各段部の前記導電膜に達する複数のビアを形成する工程と、
を備えた半導体装置の製造方法。 - 前記ギャップを形成する工程は、
シリコンを含む前記導電膜の端部を、フッ素を含むガスを用いた等方性エッチングで除去する工程を含む請求項１または２に記載の半導体装置の製造方法。 - 前記ギャップを形成する工程は、
金属を含む前記導電膜の端部を酸化して、前記端部に金属酸化物を形成する工程と、
前記金属酸化物をウェットエッチングにより除去する工程と、
を含む請求項１または２に記載の半導体装置の製造方法。 - 導電膜と第１の絶縁膜とが交互に複数積層された積層体であって、前記第１の絶縁膜を上面とする高さの異なる複数の段部を有する積層体と、
前記段部上に設けられた、前記第１の絶縁膜とは異なる材料の第２の絶縁膜と、
それぞれが前記第２の絶縁膜及び前記各段部の前記第１の絶縁膜を貫通し、前記各段部の前記導電膜に達する複数のビアと、
を備え、
前記段部における前記第１の絶縁膜の端部の下に、前記導電膜は設けられず、前記第２の絶縁膜が設けられている半導体装置。 - 前記積層体を貫通するホール内に設けられたチャネルボディと、
前記チャネルボディと前記ホールの側壁との間に設けられた、電荷蓄積膜を含むメモリ膜と、
をさらに備えた請求項５記載の半導体装置。
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