KR101692389B1 - 수직형 반도체 소자 및 그 제조 방법 - Google Patents

수직형 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

수직형 반도체 소자 및 제조에서, 수직형 반도체 소자는 기판 표면으로부터 돌출되는 제1 반도체 패턴과, 상기 제1 반도체 패턴의 측방으로 배치되는 제1 게이트 구조물이 구비된다. 또한, 상기 제1 반도체 패턴 상부면과 접촉하면서 위로 돌출되는 제2 반도체 패턴과 상기 제2 반도체 패턴의 측벽과 접촉하여 상기 제2 반도체 패턴 측방으로 돌출되고, 상, 하부 사이에 그루브들이 생성되도록 복층으로 배치되는 층간 절연막 패턴들이 구비된다. 상기 층간 절연막 패턴들 사이의 그루브들 내부에는 각각 제2 게이트 구조물들이 배치된다. 상기 수직형 반도체 소자는 제조 시에 공정 불량이 감소되고, 높은 집적도를 갖는다.

Description

수직형 반도체 소자 및 그 제조 방법{A vertical type semiconductor device and method of manufacturing the same}
본 발명은 수직형 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 기판에 대해 수직한 방향으로 채널이 형성되는 셀들을 포함하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
최근에는 소자의 고집적화를 위하여 기판에 수직한 방향으로 셀들을 적층시키는 기술이 개발되고 있다. 상기 셀들이 적층된 구조를 형성하기 위하여, 희생막 및 절연막들을 다층으로 적층시키고, 이들을 식각하여 개구부를 형성하는 기술이 요구되고 있다. 그러나, 적층되는 막의 수가 증가하면서 상기 좁은 폭을 갖는 개구부를 형성하는 것이 더욱 어려워지고 있다. 또한, 높은 종횡비를 갖는 개구부 내부에 박막을 매립하거나 패턴을 형성하는 등의 후속의 제조 공정들을 수행하는 것도 용이하지 않다.
본 발명의 목적은 적층되는 막의 높이가 감소된 수직형 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 수직형 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 반도체 소자는, 기판 표면으로부터 돌출되는 제1 반도체 패턴이 구비된다. 상기 제1 반도체 패턴의 측방으로 배치되는 제1 게이트 구조물이 구비된다.
상기 제1 반도체 패턴 상부면과 접촉하면서 위로 돌출되는 제2 반도체 패턴이 구비된다. 상기 제2 반도체 패턴의 측벽과 접촉하여 상기 제2 반도체 패턴 측방으로 돌출되고, 상, 하부 사이에 그루브들이 생성되도록 복층으로 배치되는 층간 절연막 패턴들이 구비된다. 상기 층간 절연막 패턴들 사이의 그루브들 내부에 각각 배치된 제2 게이트 구조물들을 포함한다.
본 발명의 일 실시예로, 상기 제1 게이트 구조물 및 제2 게이트 구조물에 포함되는 각각의 도전막 패턴은 서로 다른 도전 물질을 포함할 수 있다.
본 발명의 일 실시예로, 상기 제1 게이트 구조물에 포함되는 도전 패턴은 상기 제2 게이트 구조물에 포함되는 도전 패턴과 다른 높이를 가질 수 있다.
본 발명의 일 실시예로, 상기 제1 게이트 구조물은 게이트 절연막 및 제1 도전막 패턴을 포함하고, 한 층의 그라운드 선택 라인으로 제공될 수 있다. 상기 제1 도전막 패턴은 폴리실리콘을 포함할 수 있다.
본 발명의 일 실시예로, 상기 제2 게이트 구조물들은 터널 산화막, 전하 저장막 및 제2 도전막 패턴을 포함하고, 셀 트랜지스터들 및 최상부에 적어도 2층으로 배치되는 스트링 선택 트랜지스터의 게이트로 각각 제공될 수 있다.
본 발명의 일 실시예로, 상기 제2 도전막 패턴은 금속을 포함할 수 있다.
본 발명의 일 실시예로, 상기 제1 및 제2 게이트 구조물들의 수평 방향의 사이에 위치하는 기판 표면에 불순물이 도핑된 형상의 공통 소오스 라인이 구비될 수 있다.
본 발명의 일 실시예로, 상기 공통 소오스 라인을 이루는 기판 표면 상에 금속 실리사이드 또는 금속을 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 반도체 소자의 제조 방법으로, 기판 표면으로부터 돌출되는 제1 반도체 패턴 및 상기 제1 반도체 패턴의 측방으로 배치되는 제1 게이트 구조물을 형성한다. 상기 제1 게이트 구조물 상에 층간 절연막 및 희생막을 교번하여 반복 적층한다. 상기 층간 절연막들 및 희생막들을 관통하여 상기 제1 반도체 패턴과 접촉하는 제2 반도체 패턴을 형성한다. 상기 층간 절연막들의 일부와 상기 희생막들을 제거하여 상기 제2 반도체 패턴 측벽과 접촉하는 층간 절연막 패턴을 형성한다. 또한, 상기 층간 절연막 패턴들 사이의 그루브 내부에 각각 제2 게이트 구조물들을 형성한다.
본 발명의 일 실시예로, 상기 제1 반도체 패턴 및 제1 게이트 구조물을 형성하기 위하여, 상기 기판 상에 패드 절연막, 제1 도전막 및 버퍼막을 형성한다. 상기 버퍼막, 제1 도전막 및 패드 절연막의 일부를 식각하여 상기 기판이 노출되는 제1 개구부를 형성한다. 상기 개구부의 측벽 상에 게이트 절연막을 형성한다. 상기 개구부 내부를 채우는 제1 반도체 패턴을 형성한다. 또한, 상기 버퍼막, 제1 도전막 및 패드 절연막의 일부를 식각하여 상기 기판이 노출되는 제2 개구부 및 제1 도전막 패턴을 형성한다.
본 발명의 일 실시예로, 상기 제2 개구부 저면에 노출되는 기판 표면에 불순물을 도핑하여 공통 소오스 라인을 형성할 수 있다.
상기 공통 소오스 라인을 형성하는 단계에서 추가적으로, 상기 제2 개구부 저면에 노출되는 기판 및 상기 제2 개구부 측벽에 노출되는 제1 도전막 패턴의 표면에 금속 실리사이드 패턴을 형성할 수 있다.
상기 공통 소오스 라인을 형성하는 단계에서 추가적으로, 상기 제2 개구부 측벽에 절연막 패턴을 형성한다. 또한, 상기 제2 개구부를 채우는 도전막 패턴을 형성할 수 있다. 상기 도전막 패턴은 금속을 포함할 수 있다.
본 발명의 일 실시예로, 상기 제1 도전막은 폴리실리콘을 포함할 수 있다.
본 발명의 일 실시예로, 상기 제2 게이트 구조물은 터널 산화막, 전하 저장막 및 제2 도전막 패턴을 포함하고, 상기 제2 도전막 패턴은 금속을 포함할 수 있다.
본 발명의 일 실시예로, 상기 제2 반도체 패턴을 형성하기 위하여, 상기 층간 절연막들 및 희생막들의 일부를 식각하여 상기 제1 반도체 패턴의 상부면을 노출하는 개구부를 형성한다. 상기 개구부 내부를 채우는 반도체막을 형성한다. 또한, 상기 개구부 내부에만 상기 반도체막이 남아 있도록 상기 반도체막을 연마한다.
본 발명의 일 실시예로, 상기 금속 실리사이드 패턴은 텅스텐 실리사이드, 코발트 실리사이드 및 니켈 실리사이드로 이루어지는 군에서 선택된 어느 하나를 포함할 수 있다.
설명한 것과 같이, 본 발명에 따른 수직형 반도체 소자는 기판에 가장 가까운 최하층에 그라운드 선택 라인이 상부에 형성되는 워드 라인들과 다른 두께를 갖는 하나의 층으로 제공된다. 또한, 최하층 그라운드 선택 라인과 대향하는 별도의 제1 채널 패턴이 구비된다. 그러므로, 수직형 반도체 소자는 동작 특성이 유지되면서도 전체 구조물의 높이가 감소된다.
본 발명에 따른 수직형 반도체 소자의 경우, 기판에 가장 가까운 최하층에 그라운드 선택 라인 및 제1 반도체 패턴은 셀의 워드 라인, 스트링 선택 라인 및 제2 반도체 패턴과 별도 공정을 통해 형성된다. 상기 제2 반도체 패턴은 상기 기판까지 연장되지 않는다. 따라서, 상기 제2 반도체 패턴을 형성하기 위한 식각 공정에서 식각해야할 막의 두께가 감소되어 상기 제2 반도체 패턴을 용이하게 형성할 수 있다.
또한, 셀 트랜지스터의 각 층 워드 라인들을 분리시키기 위한 식각 공정에서 생성되는 개구부는 기판 표면까지 연장되지 않는다. 따라서, 상기 개구부의 깊이가 감소되므로 상기 워드 라인을 용이하게 분리시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 회로도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도 및 사시도이다.
도 3a 내지 도 3k는 도 1 및 2에 도시된 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도이다.
도 5는 도 4에 도시된 수직형 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도이다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도이다.
도 9a 내지 도 9d는 도 8에 도시된 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 나타내는 단면도이다.
도 11a 및 도 11b는 도 10에 도시된 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 나타내는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 나타내는 단면도이다.
도 14는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 나타내는 단면도이다.
도 15은 본 발명의 다른 실시예를 도시한 것이다.
도 16은 또 다른 실시예를 도시한 것이다.
도 17은 또 다른 실시예를 도시한 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 회로도이다.
도 1을 참조하면, 수직형 비휘발성 메모리 소자는 기판 표면에 대해 수직한 방향으로 셀들이 적층된 구조의 셀 스트링을 갖는다. 각 셀 트랜지스터들은 터널 절연막, 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 전극을 포함한다. 상기 콘트롤 게이트 전극은 워드 라인(W/L0~W/L3)으로 기능한다. 또한, 상기 셀 트랜지스터들은 수직 방향으로 직렬 연결된 형상을 갖는다. 상기 각 셀 트랜지스터들의 양 단부에는 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터가 구비된다. 상기 그라운드 선택 트랜지스터의 게이트 전극은 그라운드 선택 라인(GSL)으로 제공될 수 있고, 상기 스트링 선택 트랜지스터의 게이트 전극은 스트링 선택 라인(SSL)으로 제공될 수 있다.
상기 그라운드 선택 트랜지스터는 하나의 트랜지스터로 구성된다. 상기 그라운드 선택 트랜지스터의 게이트의 길이는 상기 셀 트랜지스터의 게이트 길이보다 더 길다.
상기 스트링 선택 트랜지스터는 2개 이상의 트랜지스터가 직렬 연결된 구성을 갖는다. 상기 각각의 스트링 선택 트랜지스터의 게이트 길이는 셀 트랜지스터의 게이트 길이와 실질적으로 동일하거나 10% 이내의 차이만을 갖는다.
상기 그라운드 선택 트랜지스터와 연결된 공통 소오스 라인(도시안됨)이 구비된다.
동일한 층에 형성된 워드 라인들은 전기적으로 연결되어 있을 수 있다.
도 1에 도시된 회로는 기판 상에 도 2a 및 도 2b에 도시된 것과 같이 구현된다. 이하의 설명에서, 워드 라인의 연장 방향은 제1 방향(Y 방향)이라 하고, 비트 라인의 연장 방향은 제2 방향(X 방향)이라 한다. 또한, 기판 표면으로부터 수직한 방향을 제3 방향(Z 방향)이라 한다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도 및 사시도이다.
도 2a 및 도 2b를 참조하면, 기판(100) 상에 상기 제3 방향으로 돌출되는 제1 반도체 패턴(112a)이 구비된다. 상기 제1 반도체 패턴(112a)은 그라운드 선택 트랜지스터의 채널 영역으로 제공된다. 상기 제1 반도체 패턴(112a)은 단결정 실리콘 또는 폴리실리콘으로 이루어질 수 있다. 본 실시예에서 제1반도체 패턴(112a)은 폴리실리콘으로 이루어진다. 상기 제1 반도체 패턴(112a)은 필러 형상을 가질 수 있다. 상기 제1 반도체 패턴(112a)은 P형 불순물이 도핑되어 있을 수 있다.
상기 제1 반도체 패턴(112a)의 외측벽을 둘러싸면서 상기 제1 방향으로 연장되는 그라운드 선택 트랜지스터가 구비된다.
구체적으로, 상기 제1 반도체 패턴들(112a) 사이의 기판(100) 표면 상에는 패드 절연막(102)이 구비된다. 상기 제1 반도체 패턴들(112a)의 외측벽과 접촉하면서, 상기 외측벽을 둘러싸는 제1 게이트 절연막(110)이 구비된다. 또한, 상기 제1 반도체 패턴(112a)과 둘러싸면서 상기 제1 방향으로 연장되는 라인 형상의 제1 게이트 전극(121)이 구비된다. 상기 제1 게이트 절연막(110)은 실리콘 산화물로 이루어질 수 있다. 이와는 달리, 상기 제1 게이트 절연막(110)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층된 형상을 가질 수도 있다.
상기 제1 게이트 전극(121)은 상기 제1 게이트 절연막(110) 및 패드 절연막(102)과 접촉된다. 상기 그라운드 선택 트랜지스터는 상기 제1 게이트 절연막(110) 아래의 제1 반도체 패턴(112a)에도 채널이 형성되고, 상기 패드 절연막(102) 아래의 기판(100) 표면 아래에도 채널이 형성되는 입체적인 구조를 갖는다. 상기 제1 게이트 절연막(110) 및 패드 절연막(102)의 두께를 각각 조절함으로써, 상기 그라운드 선택 트랜지스터의 동작 특성을 변화시킬 수 있다. 또한, 하나의 그라운드 선택 트랜지스터를 구비하면서도 2개의 그라운드 선택 트랜지스터를 갖는 것과 유사하게 동작되도록 할 수도 있다. 상기 제1 반도체 패턴(112a)과 상기 제1 게이트 전극(121)의 상부면은 동일한 평면에 위치할 수 있다.
상기 제1 게이트 전극(121)은 폴리실리콘을 포함할 수 있다. 구체적으로, 상기 제1 게이트 전극(121)은 상기 제1 반도체 패턴(112a)의 측방으로 돌출되는 도전막 패턴(104a) 및 상기 도전막 패턴(104a)의 일 측벽 접촉되는 금속 실리사이드 패턴(120a)을 포함할 수 있다. 상기 금속 실리사이드 패턴(120a)이 구비됨으로써, 제1 게이트 전극(121)의 저항이 감소된다. 상기 금속 실리사이드 패턴(120a)은 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드등을 사용할 수 있다.
이와는 다른 예로, 상기 제1 게이트 전극(121)은 금속 물질을 포함할 수도 있으며, 상기 금속 물질은 텅스텐을 포함할 수 있다.
서로 마주하고 있는 이웃하는 제1 게이트 전극들(121) 사이에는 제1 절연막 패턴(122)이 구비된다. 즉, 상기 제1 절연막 패턴(122)은 상기 제1 게이트 전극들(121)에서 상기 금속 실리사이드가 형성된 부위의 사이 공간을 채우는 형상을 갖는다. 상기 제1 절연막 패턴(122)은 실리콘 산화물로 이루어질 수 있다. 상기 제1 절연막 패턴(122)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 제1 반도체 패턴(112a)의 상부면과 접촉하면서 상기 제3 방향으로 돌출되는 제2 반도체 패턴(136)이 구비된다. 상기 제2 반도체 패턴(136)은 필러 형상을 가질 수 있다. 상기 제2 반도체 패턴(136)은 단결정 실리콘 또는 폴리실리콘으로 이루어질 수 있다. 상기 제2 반도체 패턴(136)은 상기 제1 반도체 패턴(112a)과 동일한 물질로 형성될 수 있다. 본 실시예에서 제2 반도체 패턴(136)은 폴리실리콘으로 이루어진다.
상기 제2 반도체 패턴(136)에는 하나의 셀 스트링을 이루는 셀 트랜지스터들이 형성되며, 상기 셀 트랜지스터들은 기판 표면과 수직한 방향으로 직렬 연결될 수 있다. 또한, 제2 반도체 패턴(136)의 최 상부에는 2개의 스트링 선택 트랜지스터가 구비된다. 상기 스트링 선택 트랜지스터의 게이트 길이는 상기 셀 트랜지스터의 게이트 길이와 실질적으로 동일하거나 10% 이내의 차이만을 갖는다. 또한, 상기 스트링 선택 트랜지스터 및 셀 트랜지스터는 동일한 구성을 갖는다. 다만, 상기 스트링 선택 트랜지스터는 셀 트랜지스터의 터널 절연막, 전하 저장막 및 블로킹 유전막의 적층 구조 모두를 게이트 절연막으로 하는 MOS 트랜지스터로써 구동한다.
상기 제3 방향으로 적층되어 있는 콘트롤 게이트 전극들(145) 및 제2 게이트 전극들(144e, 144f) 사이에는 각 콘트롤 게이트 전극들(145)을 절연시키기 위한 층간 절연막 패턴들(133)이 구비된다. 상기 층간 절연막 패턴들(133)은 상기 제2 반도체 패턴(136)들의 외측벽을 둘러싸면서 상기 제1 방향으로 연장되는 형상을 갖는다.
즉, 상기 층간 절연막 패턴들(133)은 일 측면이 상기 제2 반도체 패턴(136)의 외측벽 부위와 접촉되는 형상을 갖는다. 상기 층간 절연막 패턴들(133)은 상기 제2 반도체 패턴(136)의 외측벽 부위로부터 측방으로 돌출된 형상을 가지면서 각 층별로 서로 평행하게 배치된다. 상기 층간 절연막 패턴들(133)은 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 층간 절연막 패턴들(133)은 상기 제3 방향으로 서로 이격된 형상을 갖는다. 상, 하부 층간 절연막 패턴들(133) 사이에는 상기 제2 반도체 패턴(136)을 노출하는 그루브가 생성되고, 상기 그루브(groove) 내에는 셀 트랜지스터들이 구비된다.
상기 그루브에 의해 노출된 제2 반도체 패턴(136)들의 표면에는 터널 절연막이 구비된다. 터널 절연막은 상기 그루브에 의해 노출되는 제2 반도체 패턴(136)의 외부 측벽 및 층간 절연막 패턴들(133)의 표면을 따라 증착되어 각 층별로 서로 연결된 형상을 가질 수도 있다. 그러나, 이와는 다른 예로, 상기 터널 절연막은 각 층별로 끊어진 형상을 가질 수 있다.
터널 절연막 상에는 전하 저장막이 구비된다. 전하 저장막은 전하를 트랩핑할 수 있는 물질인 실리콘 질화물 또는 금속 산화물로 이루어질 수 있다. 전하 저장막은 각 층별로 끊어진 형상을 갖거나 또는 각 층별로 서로 연결된 형상을 가질 수도 있다.
전하 저장막 상에는 블로킹 유전막이 구비된다. 블로킹 유전막은 실리콘 산화물 또는 금속 산화물로 이루어질 수 있다. 상기 금속 산화물로 사용될 수 있는 물질의 예로는 알루미늄 산화물을 들 수 있다.
도 2a에는, 상기 터널 절연막, 전하 저장막 및 블록킹 유전막을 하나의 막(142)으로 표시하였다.
이로써, 상기 터널 절연막, 전하 저장막, 블로킹 유전막(142)이 형성된 상태의 그루브 내부에는 각 층별로 분리된 콘트롤 게이트 전극들(145) 및 제2 게이트 전극들(144e, 144f)이 구비된다. 상기 콘트롤 게이트 전극들(145)은 워드 라인으로도 제공된다. 도시되지는 않았지만, 동일한 층의 콘트롤 게이트 전극들(145)은 모두 전기적으로 연결된다. 최상부에 형성된 2개의 전극은 스트링 선택 트랜지스터의 제2 게이트 전극들(144e, 144f)로 제공된다.
상기 콘트롤 게이트 전극(145) 및 제2 게이트 전극들(144e, 144f)은 상기 그루브 내부를 채우면서, 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 콘트롤 게이트 전극(145) 및 제2 게이트 전극들(144e, 144f)은 상기 제2 반도체 패턴(136)을 둘러싸면서 연장된다. 서로 다른 층에 위치하는 콘트롤 게이트 전극들(145) 및 제2 게이트 전극들(144e, 144f)은 서로 전기적으로 연결되지 않는다. 상기 콘트롤 게이트 전극들(145) 및 제2 게이트 전극들(144e, 144f)은 금속을 포함할 수 있다. 상기 콘트롤 게이트 전극들(145) 및 제2 게이트 전극들(144e, 144f)이 금속을 포함함으로써 저저항을 가질 수 있다. 이로인해, 상기 게이트 전극들(145, 144e, 144f)의 두께를 낮출수 있다.
이와같이, 상기 콘트롤 게이트 전극들(145) 및 제2 게이트 전극들(144e, 144f)은 상기 제1 게이트 전극(121)과 다른 물질로 이루어질 수 있다.
또한, 상기 제1 게이트 전극(121)의 높이는 상기 제2 게이트 전극 및 콘트롤 게이트 전극의 높이와 서로 다르다. 상기 제1 게이트 전극의 높이가 상기 제2 게이트 전극 및 콘트롤 게이트 전극 각각의 높이보다 더 높아야 한다. 따라서, 상기 그라운드 선택 트랜지스터가 상기 셀 트랜지스터 및 각각의 스트링 선택 트랜지스터보다 게이트 길이(즉, 채널 길이)가 더 길다.
설명한 것과 같이, 상기 층간 절연막 패턴들(133) 사이의 그루브 내에는, 터널 절연막, 전하 저장막, 블로킹 유전막(142) 및 콘트롤 게이트 전극(145)을 포함하는 셀 트랜지스터가 마련된다. 한편, 최 상부 2개의 트랜지스터는 스트링 선택 트랜지스터로 제공되며, 상기 셀 트랜지스터들과 동일한 구성을 갖는다. 상기 스트링 선택 트랜지스터는 제2 게이트 전극(144e, 144f)을 포함한다. 상기 스트링 선택 트랜지스터의 게이트 길이가 상기 셀 트랜지스터의 게이트 길이는 실질적으로 동일하다. 즉, 상기 스트링 선택 트랜지스터의 게이트 길이가 길지 않기 때문에, 상기 스트링 선택 트랜지스터를 1개만 구비하는 경우에는 스위칭 동작의 불량이 발생될 수 있다. 그러므로, 도시된 것과 같이, 상기 스트링 선택 트랜지스터 2개를 직렬 연결하여 상기 스위칭 동작 불량을 감소시킬 수 있다.
상기 제2 방향으로, 라인 형상의 제2 게이트 전극들(144e, 144f), 콘트롤 게이트 전극들(145) 및 층간 절연막 패턴들(133)의 적층 구조들 사이의 갭 내에는 제2 절연막 패턴(148)이 구비된다. 본 실시예에서, 제2 절연막 패턴(148)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
상기 제2 절연막 패턴(148) 아래의 기판에는 공통 소오스 라인으로 사용되는 불순물 영역(117)이 구비된다. 일 예로, 상기 불순물 영역(117)에는 N형 불순물이 도핑되어 있을 수 있다. 또한, 상기 불순물 영역(117)의 상부면에는 금속 실리사이드 패턴(120b)이 구비될 수 있다.
상기 제2 반도체 패턴들(136), 제2 절연막 패턴(148), 층간 절연막 패턴(133f) 상부면을 덮는 상부 층간 절연막(150)이 구비된다. 상기 상부 층간 절연막(150)을 관통하여 상기 제2 반도체 패턴(136) 상부면과 전기적으로 연결되는 비트 라인 콘택(152)이 구비된다. 또한, 상기 비트 라인 콘택(152)과 접촉하는 비트 라인(154)이 구비된다. 상기 비트 라인(154)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다.
도 3a 내지 도 3k는 도 1 및 2에 도시된 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 기판(100) 상에 패드 절연막(102)을 형성한다. 상기 패드 절연막(102)은 기판을 열산화시켜 형성할 수 있다. 상기 패드 절연막(102)은 그라운드 선택 트랜지스터의 게이트 절연막의 일부로 사용될 수 있다.
상기 패드 절연막(102) 상에 제1 도전막(104)을 형성한다. 상기 제1 도전막(104)은 그라운드 선택 트랜지스터의 게이트 전극으로 제공되는 박막이다. 그러므로, 상기 그라운드 선택 트랜지스터의 게이트 길이보다 더 두꺼운 두께로 형성하여야 한다. 상기 제1 도전막(104)은 폴리실리콘으로 형성할 수 있다.
이와는 다른 예로, 상기 제1 도전막(104)은 금속으로 형성할 수도 있다. 상기 제1 도전막(104)으로 사용되는 금속은 사진 식각 공정을 통해 용이하게 패터닝될 수 있어야 한다. 또한, 고온으로 진행되는 공정에서 상기 금속의 특성 변화가 생기지 않아야 한다.
상기 제1 도전막(104) 상에 버퍼막(106)을 형성한다. 상기 버퍼막(106)은 실리콘 산화물을 증착시켜 형성할 수 있다.
상기 버퍼막(106), 제1 도전막(104) 및 패드 절연막(102)의 일부를 순차적으로 식각하여 콘택홀 형상의 제1 개구부(108)를 형성한다. 상기 제1 개구부(108)의 저면에는 상기 기판(100) 표면이 노출된다.
도 3b를 참조하면, 상기 제1 개구부(108)의 측벽 및 저면을 따라 예비 게이트 절연막(도시안함)을 형성한다. 상기 예비 게이트 절연막은 실리콘 산화막으로 형성할 수 있다. 상기 예비 게이트 절연막은 그라운드 선택 트랜지스터의 동작 특성에 따라 증착방법 및 증착 두께를 다르게 형성할 수 있다.
상기 제1 개구부(108) 저면에 기판이 노출되도록 상기 예비 게이트 절연막을 이방성으로 식각하여, 상기 제1 개구부(108)의 측벽에 게이트 절연막(110)을 형성한다.
상기 게이트 절연막(110) 상에 상기 제1 개구부(108) 내부를 매립하는 제1 반도체막(112)을 형성한다. 상기 제1 반도체막(112)은 그라운드 선택 트랜지스터의 채널 영역으로 제공되는 막이다. 상기 제1 반도체막(112)은 폴리실리콘을 포함할 수 있다. 또한, 상기 폴리실리콘에 P형 불순물을 도핑할 수 있다. 이와는 다른 예로, 상기 제1 반도체막(112)은 단결정 실리콘을 포함할 수 있다.
도 3c를 참조하면, 상기 버퍼막(106) 상부면에 형성된 제1 반도체막(112)이 모두 제거되도록 상기 제1 반도체막(112) 및 상기 버퍼막(106)의 일부를 연마한다. 상기 공정에 의해 상기 제1 개구부(108) 내부에 필러 형상의 제1 반도체 패턴(112a)이 형성된다. 또한, 상기 연마 공정에 의해, 상기 버퍼막(106)도 거의 대부분 제거되어 매우 얇은 두께만 남아있을 수 있다.
도 3d를 참조하면, 상기 버퍼막(106) 및 제1 반도체 패턴(112a) 상에 하부 층간 절연막(114)을 형성한다. 상기 하부 층간 절연막(114)은 실리콘 산화물로 형성할 수 있다. 또한, 상기 하부 층간 절연막(114)은 상기 버퍼막(106)과 동일한 물질로 형성할 수 있다.
상기 제1 반도체 패턴들(112a) 사이에 갭이 생성되도록 상기 하부 층간 절연막(114), 제1 도전막(104) 및 패드 절연막(102)을 순차적으로 식각하여 제2 개구부(116)를 형성한다. 상기 제2 개구부(116)는 상기 제1 방향으로 연장되는 트렌치의 형상을 갖는다. 상기 제2 개구부(116)가 형성됨에 따라, 상기 제1 도전막들(104)은 상기 제1 반도체 패턴(112a)을 둘러싸면서 상기 제1 방향으로 연장되는 라인 형상의 제1 도전막 패턴(104a)이 된다. 상기 제1 도전막 패턴(104a)은 그라운드 선택 트랜지스터의 게이트 전극으로 사용된다.
상기 제2 개구부(116) 저면의 기판에는 N형 불순물 영역(117)이 구비된다. 상기 N형 불순물 영역(117)은 상기 제1 방향으로 연장됨으로써 공통 소오스 영역으로 제공된다.
도 3e를 참조하면, 상기 하부 층간 절연막(114) 상부면 및 상기 제2 개구부(116)의 내측면 및 기판(100) 표면을 따라 금속막(118)을 형성한다. 상기 금속막(118)은 코발트를 포함할 수 있다. 이 때, 상기 제2 개구부(116)의 종횡비가 매우 낮으므로, 상기 금속막(118)을 용이하게 증착시킬 수 있다.
도 3f를 참조하면, 상기 금속막(118)과 실리콘을 반응시켜 금속 실리사이드 패턴(120a, 120b)을 형성한다. 상기 금속 실리사이드 패턴(120a, 120b)의 예로는 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드등을 들 수 있다.
다음에, 반응하지 않은 금속막(118)을 제거한다.
따라서, 상기 제2 개구부(116)의 측벽에 노출된 제1 도전막 패턴(104)에 금속 실리사이드 패턴(120a)이 형성된다. 그러므로, 그라운드 선택 트랜지스터의 게이트 전극은 폴리실리콘으로 이루어지는 제1 도전막 패턴(104) 및 금속 실리사이드 패턴(120a)을 포함한다. 또한, 상기 제2 개구부(116)의 저면에 노출된 기판(100) 상에도 금속 실리사이드 패턴(120b)이 형성된다. 상기 제2 개구부(116) 저면에 형성되는 금속 실리사이드 패턴(120b)은 공통 소오스 영역이 된다.
도 3g를 참조하면, 상기 제2 개구부(116)의 내부를 채우도록 하부 절연막(도시안함)을 형성한다. 또한, 상기 하부 절연막의 표면을 연마함으로써 상기 제2 개구부(116) 내부에 제1 절연막 패턴(122)을 형성한다. 상기 공정을 통해 기판(100) 상에 수직 채널을 갖는 그라운드 선택 트랜지스터가 완성된다.
도 3h를 참조하면, 상기 하부 층간 절연막(114) 및 제1 절연막 패턴(122) 상에, 희생막들(130) 및 층간 절연막들(132)을 반복적으로 형성한다. 즉, 상기 하부 층간 절연막(114) 및 제1 절연막 패턴(122) 상에 제1 희생막(130a)을 형성한 다음, 제1 층간 절연막(132a), 제2 희생막(130b), 제2 층간 절연막(132b) 순으로 막들을 반복 적층한다. 희생막들(130) 및 층간 절연막(132)은 화학기상 증착 공정을 통해 형성될 수 있다.
상기 희생막들(130)이 제거된 부위에 각 층의 트랜지스터들이 형성된다. 즉, 희생막들(130)은 후속 공정에서 제거되어 각 층 트랜지스터의 게이트 패턴이 형성될 부위를 정의한다. 희생막들(130)은 각 층 트랜지스터의 채널 길이와 같거나 더 두껍게 형성할 수 있다.
각 층의 희생막들(130)의 두께 차이가 크면, 후속 공정에서 상기 희생막들이 제거된 부위에 트랜지스터의 게이트들을 형성하는 것이 용이하지 않다. 또한, 상기 희생막들(130) 내에 형성되는 셀 트랜지스터들의 특성 산포가 발생될 수 있다. 따라서, 각 층의 상기 희생막들(130)은 실질적으로 동일하거나 10% 이내의 차이를 갖는 것이 바람직하다.
상기 희생막들(130)은 상기 그라운드 선택 트랜지스터의 게이트로 제공되는 도전막 패턴(104a)의 두께보다는 얇은 두께로 형성하는 것이 바람직하다. 따라서, 상기 희생막들(130)이 제거된 부위에 형성되는 트랜지스터들은 상기 그라운드 선택 트랜지스터에 비해 짧은 채널 길이를 갖는다.
상기 희생막들(130)은 층간 절연막들(132)과 식각 선택비를 갖는 물질로 형성될 수 있다. 또한, 상기 희생막들(130)은 채널을 이루는 물질로 제공되는 폴리실리콘과도 식각 선택비를 갖는 물질로 형성될 수 있다. 또한, 희생막들(130)은 습식 식각 공정을 통해 빠르게 제거될 수 있는 물질일 수 있다. 일 예로, 상기 희생막들(130)은 실리콘 질화물을 포함할 수 있고, 상기 층간 절연막들(132)은 실리콘 산화물을 포함할 수 있다.
한편, 상기 희생막들(130)이 제거된 부위에는 셀 트랜지스터 뿐 아니라 스트링 선택 트랜지스터도 형성되어야 한다. 일반적으로, 셀 스트링 내에 포함되는 셀 트랜지스터의 게이트 길이는 스트링 선택 트랜지스터의 게이트 길이에 비해 더 길다. 그런데, 상기 각 희생막들(130)의 두께가 거의 동일하므로, 상기 각 층 트랜지스터들은 거의 동일한 게이트 길이를 갖게된다. 때문에, 상기 스트링 선택 트랜지스터는 2개 이상을 직렬 연결하여 형성하는 것이 바람직하다. 일 예로, 최상부의 2개 층에 형성된 희생막(130e, 130f) 부위에는 2개의 스트링 선택 트랜지스터가 형성된다.
도 3i를 참조하면, 최 상부에 위치하는 층간 절연막(132f) 상에 식각 마스크 패턴(도시되지 않음)을 형성하고, 상기 식각 마스크를 사용하여 희생막들(130), 층간 절연막들(132) 및 하부 층간 절연막(114)을 순차적으로 식각함으로써 제3 개구부들(134)을 형성한다. 상기 제3 개구부들(134)은 콘택홀의 형상을 갖는다. 또한, 상기 제3 개구부들(134)의 저면에는 상기 제1 반도체 패턴(112a)의 상부면이 노출되도록 한다.
설명한 것과 같이, 상기 제3 개구부(134)는 기판(100) 표면을 노출하도록 형성하는 것이 아니라, 상기 제1 반도체 패턴(112a)의 상부면을 노출하도록 형성한다. 그러므로, 상기 제3 개구부(134)의 저면에 기판(100) 표면이 노출되도록 상기 제3 개구부(134)를 형성하는 기존의 방법에 비해, 상기 제3 개구부를 형성하기 위하여 식각하여야 하는 박막의 수가 감소된다. 이로인해, 상기 제3 개구부(134)를 보다 용이하게 형성할 수 있다. 또한, 상기 제3 개구부(134)는 기존의 구조에 비해 낮은 종횡비를 갖는다.
상기 제3 개구부들(134) 내부를 채우도록 제2 반도체막(도시안함)을 형성한다. 이 때, 상기 제3 개구부(134)의 종횡비가 높지 않으므로, 상기 제2 반도체막을 보다 용이하게 형성할 수 있다. 상기 제2 반도체막은 폴리실리콘을 포함할 수 있다. 이와는 다른 예로, 상기 제2 반도체막은 단결정 실리콘을 포함할 수 있다.
다음에, 상기 최상부의 층간 절연막(132f) 표면이 노출되도록 상기 제2 반도체막을 연마함으로써, 상기 제3 개구부(134) 내부에 제2 반도체 패턴(136)을 형성한다. 상기 제2 반도체 패턴들(136)은 셀 트랜지스터 및 스트링 선택 트랜지스터의 채널 영역으로 제공될 수 있다.
도 3j를 참조하면, 제2 반도체 패턴들(136) 사이에 위치하는 희생막들(130) 및 층간 절연막들(132)을 식각하여 상기 제1 절연막 패턴(122)의 상부면을 노출시키는 제4 개구부(138)를 형성한다. 상기 제4 개구부(138)는 상기 제1 방향으로 연장되는 트렌치 형상을 가질 수 있다. 상기 제4 개구부들(138)이 형성됨에 따라, 상기 제1 방향으로 연장되는 라인 형상의 층간 절연막 패턴들(133) 및 희생막 패턴들(도시안함)이 형성된다. 상기 층간 절연막 패턴들(133) 및 희생막 패턴들은 상기 제2 반도체 패턴(136)의 외측벽을 둘러싸면서 연장되는 형상을 갖는다.
본 실시예에서는, 상기 제4 개구부(138)는 저면에 상기 기판(100) 표면이 노출되지 않고, 상기 제1 절연막 패턴(122)의 상부면이 노출된다. 그러므로, 상기 제4 개구부(138)를 형성하기 위하여 식각하여야 하는 막의 개수가 감소된다. 따라서, 상기 제4 개구부(138)를 보다 용이하게 형성할 수 있다.
상기 제4 개구부들(238)의 측벽에 노출되어 있는 희생막 패턴들(130)을 선택적으로 제거한다. 희생막 패턴들(130)은 선택적 습식 식각 공정을 통해 제거될 수 있다. 상기 공정을 수행하면, 제2 반도체 패턴들(136)의 측벽에는 일정 간격을 두고 이격된 층간 절연막 패턴들(133)이 남아있게 된다. 희생막 패턴들(130)이 제거된 부위에는 제2 반도체 패턴들(136)의 외측벽을 노출하는 그루브들(140)이 형성된다.
도 3k를 참조하면, 제2 반도체 패턴들(112)의 노출된 부분 및 상기 층간 절연막 패턴들(133)의 표면을 따라 터널 절연막, 전하 저장막 및 블록킹 유전막을 형성한다. 도 3k에서는, 상기 터널 절연막, 전하 저장막 및 블록킹 유전막을 하나의 막(142)으로 도시하였다.
상기 터널 절연막은 실리콘 산화물을 증착시켜 형성할 수 있다.
상기 전하 저장막은 각 층별로 서로 연결된 형상을 가질 수 있다. 전하 저장막은 실리콘 질화물 또는 금속 산화물을 포함하도록 형성할 수 있다. 실리콘 질화물 및 금속 산화물은 절연 물질이므로, 서로 연결되어 있더라도 각 셀 트랜지스터들이 서로 전기적으로 분리된다.
상기 블로킹 유전막은 실리콘 산화물, 알루미늄 산화물 또는 다른 금속 산화물을 증착시켜 형성할 수 있다. 상기 블로킹 유전막은 전하 저장막과 동일하게 각 층별로 서로 연결된 형상을 가질 수 있다.
상기 블로킹 유전막 상에, 상기 그루브들(140)을 완전히 채우는 도전막(도시안함)을 형성한다. 이 때, 상기 도전막은 제4 개구부들(138) 내부의 일부만 채워지도록 하는 것이 바람직하다. 상기 도전막은 스텝 커버러지 특성이 양호한 도전 물질을 사용하여 증착함으로써 보이드의 발생을 억제할 수 있다. 상기 도전 물질은 금속을 포함할 수 있다. 상기 도전 물질의 예로는, 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 물질을 들 수 있다. 구체적인 예로, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물등으로 이루어지는 베리어 금속막을 먼저 형성한 다음, 텅스텐으로 이루어지는 금속막을 형성할 수 있다.
상기 제4 개구부들(138)에 형성된 도전막을 식각한다. 또한, 상기 제4 개구부들(138) 저면에 위치하는 터널 절연막, 전하 저장막, 블로킹 유전막을 식각함으로써 기판(100) 표면이 노출되는 제5 개구부(146)를 형성한다. 상기 제거 공정은 습식 식각 공정을 통해 수행될 수 있다.
이에따라, 그루브(140) 내부에는 콘트롤 게이트 전극들(144)이 형성될 수 있다. 상기 콘트롤 게이트 전극들(144)은 상기 제3 방향으로 서로 이격되면서 적층되고, 상기 층간 절연막 패턴들(133)에 의해 전기적으로 분리된다. 상기 도전막의 식각은 건식 식각 또는 습식 식각에 의해 수행될 수 있다.
상기 공정을 통해 스트링 선택 트랜지스터 및 셀 트랜지스터들을 형성한다. 이 때, 최상부에 형성되는 2개의 트랜지스터는 스트링 선택 트랜지스터로 제공된다.
도시된 것과 같이, 상기 층간 절연막 패턴들(133) 상에 형성되어 있는 터널 절연막, 전하 저장막 및/또는 블로킹 유전막을 식각하지 않고 남겨둘 수도 있다. 이 경우, 상기 각 층의 전하 저장막은 각 층별로 서로 연결된 형상을 갖는다.
도시되지는 않았지만, 상기 식각 공정을 수행할 때, 층간 절연막 패턴들(133) 상에 형성되어 있는 터널 절연막, 전하 저장막 및/또는 블로킹 유전막을 함께 제거하여 각 층의 터널 절연막, 전하 저장막 및/또는 블로킹 유전막을 서로 분리시킬 수 있다.
상기에서 설명한 것과 같이, 본 실시예에서는, 상기 제5 개구부(146)를 형성하기 이 전에 공통 소오스 라인으로 제공되는 불순물 영역(117) 및 금속 실리사이드 패턴(120b)이 이미 형성되어 있다. 그러므로, 상기 제5 개구부(146)를 형성한 다음에, 상기 공통 소오스 라인 형성을 위한 공정이 수행되지 않는다.
상기 제5 개구부(146)를 채우는 절연막을 형성하고, 연마 공정에 의해 평탄화함으로써 제5 개구부(146) 내부에 제2 절연막 패턴(148)을 형성한다.
다시, 도 2a를 참조하면, 상기 제2 반도체 패턴들(136), 층간 절연막 패턴(133) 및 제2 절연막 패턴(148)의 상부면을 덮는 상부 층간 절연막(154)을 형성한다. 상기 상부 층간 절연막(154)을 관통하여 상기 제2 반도체 패턴(136) 상부면과 접촉하는 비트 라인 콘택(152)을 형성한다. 또한, 상기 비트 라인 콘택(152) 상부면과 접촉하는 비트 라인들(154)을 형성한다. 상기 비트 라인들(154)은 상기 제2 방향으로 연장되는 라인 형상을 가지고, 상기 제2 반도체 패턴들(136)과 전기적으로 연결될 수 있다.
상기 공정을 통해, 도 2a에 도시된 수직형 비휘발성 메모리 소자를 제조할 수 있다.
본 실시예에 따른 수직형 비휘발성 메모리 소자는 전체 구조물의 높이가 감소된다. 또한, 상기 수직형 비휘발성 메모리 소자의 제조시에 제2 반도체 패턴을 형성하기 위한 개구부 및 콘트롤 게이트 전극의 분리를 위하여 형성되는 개구부의 종횡비가 낮아지므로, 상기 제2 반도체 패턴 및 콘트롤 게이트 전극을 보다 용이하게 형성할 수 있다. 이에 더하여, 공통 소오스 라인이 셀 트랜지스터를 형성하기 이 전에 형성되므로, 상기 공통 소오스 라인을 보다 용이하게 형성할 수 있다.
도 4는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도이다. 도 5는 도 4에 도시된 수직형 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도이다.
도 4의 수직형 비휘발성 메모리 소자는 제2 반도체 패턴의 형상을 제외하고는 도 1 및 2에 도시된 수직형 비휘발성 메모리 소자와 동일한 구조를 갖는다.
도 4를 참조하면, 도 2a에 도시된 것과 같이, 기판(100) 상에 제1 반도체 패턴(112a) 및 그라운드 선택 트랜지스터가 구비된다. 상기 제1 반도체 패턴(112a) 상부면과 접촉되는 제2 반도체 패턴들(160)이 구비된다. 상기 제2 반도체 패턴들(160)은 내부가 빈 원통 형상 즉 마커로니 형상을 갖는다. 상기 제2 반도체 패턴들(160)의 내부에는 내부 절연막 패턴(162)이 구비된다. 상기 마커로니 형상의 제2 반도체 패턴(160)에 도 2a에 도시된 것과 동일한 구조의 소자들이 구비된다.
도 4에 도시된 메모리 소자는 다음의 공정을 통해 제조될 수 있다.
먼저, 도 3a 내지 도 3h를 참조로 설명한 것과 동일한 공정을 수행하여, 도 3h에 도시된 구조를 형성한다.
도 5를 참조하면, 상기 제3 개구부(134)의 측벽 및 저면을 따라 폴리실리콘막(도시안함)을 형성한다. 상기 제3 개구부(134) 내부를 채우도록 상기 폴리실리콘막 상에 절연막(도시안함)을 형성한다. 상기 절연막 및 폴리실리콘막을 연마하여 상기 제3 개구부(134) 내부를 채운 내부 절연막 패턴(162) 및 마커로니 형상의 제2 반도체 패턴(160)을 형성한다.
계속하여, 도 3j 및 도 3k를 참조로 설명한 것과 동일한 공정을 수행함으로써, 도 4에 도시된 메모리 소자를 완성할 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도 및 사시도이다.
도 6a 및 도 6b를 참조하면, 기판(100) 상에는 도 2a에 도시된 것과 동일한 구조의 제1 반도체 패턴(112a) 및 그라운드 선택 트랜지스터가 구비된다. 또한, 제1 절연막 패턴(122) 및 하부 층간 절연막(114)이 구비된다.
하나의 상기 제1 반도체 패턴(112a) 상에는 상기 제2 방향으로 서로 대향하는 한 쌍의 제2 반도체 패턴들(164)이 접촉되어 있다. 상기 제2 반도체 패턴들(164)은 직육면체 형상을 갖는다. 대향하는 한 쌍의 제2 반도체 패턴(164) 사이의 제2 방향으로의 갭 내에 제1 내부 절연막 패턴(166)이 채워져있다. 또한, 상기 제1 방향으로 배치된 제2 반도체 패턴들(164) 사이의 갭에는 제2 내부 절연막 패턴(도시안함)이 채워져 있다. 상기 제1 및 제2 내부 절연막 패턴은 실리콘 산화물을 포함할 수 있다. 상기 한 쌍의 제2 반도체 패턴(164)이 서로 마주하지 않는 외측벽면에는 셀 트랜지스터들이 구비된다.
구체적으로, 상기 제2 반도체 패턴들(164)의 외측벽과 접촉하고, 상기 제3 방향으로 서로 이격되면서 배치되는 층간 절연막 패턴들(133)이 구비된다. 상기 층간 절연막 패턴들(133)은 제3 방향으로 배치되는 콘트롤 게이트 전극들(145) 및 제2 게이트 전극(144e, 144f)을 절연시키는 역할을 한다. 상기 층간 절연막 패턴들(133)은 상기 제2 반도체 패턴들(164)의 외측벽 부위로부터 측방으로 돌출된 형상을 가지면서 각 층별로 서로 평행하게 배치된다. 상기 층간 절연막 패턴들(133)은 제1 방향으로 연장되는 라인 형상을 갖는다. 상, 하부의 층간 절연막 패턴들(133) 사이에는 제2 반도체 패턴들(164)을 노출시키는 그루브가 생성된다.
상기 그루브 내에는 터널 절연막, 전하 저장막, 블로킹 유전막 및 콘트롤 게이트 전극(145)이 구비된다. 상기 콘트롤 게이트 전극(145)은 각 층별로 분리된 형상을 갖는다.
상기 콘트롤 게이트 전극(145)은 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 콘트롤 게이트 전극(145)은 상기 제2 반도체 패턴의 일 측벽과 대향하도록 배치되면서 연장된다. 즉, 상기 콘트롤 게이트 전극(164a~164d)은, 도 1에 도시된 것과는 달리, 상기 제2 반도체 패턴(164)의 측벽 전체를 둘러싸는 형상을 갖지 않는다. 상기 콘트롤 게이트 전극(144a~144d)은 금속을 포함할 수 있다.
상기 제2 방향으로, 상기 콘트롤 게이트 전극들(145) 및 층간 절연막 패턴들(133)로 이루어지는 구조물들의 사이에는 제2 내부 절연막 패턴(도시안함)이 구비된다. 상기 본 실시예에서, 제2 절연막 패턴은 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
상기 제2 반도체 패턴(164)에서 최상부에 위치하는 2개의 트랜지스터는 스트링 선택 트랜지스터로 제공된다. 상기 스트링 선택 트랜지스터는 상기 셀 트랜지스터와 동일한 구성을 갖는다.
또한, 도 2a에 도시된 것과 동일하게, 상부 층간 절연막, 비트 라인 콘택 및 비트 라인이 구비된다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도들이다.
이하에서는 트랜지스터들이 4층으로 적층되어 있는 메모리 소자를 예시하고자 한다.
먼저, 도 3a 및 도 3h를 참조로 설명한 것과 동일한 공정을 수행하여, 도 3h에 도시된 구조를 형성한다.
도 7a를 참조하면, 최 상부에 위치하는 층간 절연막(133) 상에 식각 마스크 패턴(도시되지 않음)을 형성하고, 상기 식각 마스크를 사용하여 층간 절연막들(132) 및 희생막들(130)을 순차적으로 식각함으로써 제1 트렌치(170)들을 갖는 몰드 구조물을 형성한다. 상기 제1 트렌치(170)의 저면에는 상기 제1 반도체 패턴(112a)의 상부면이 노출된다. 상기 제1 트렌치(170)는 상기 제1 방향으로 연장되는 형상을 갖는다. 후속 공정을 통해, 상기 제1 트렌치들(170) 내부에는 한 쌍의 예비 반도체 패턴 및 절연막이 구비되고, 상기 제1 트렌치들(170) 사이에는 2개의 워드 라인이 배치된다.
도 7b를 참조하면, 상기 제1 트렌치들(170)의 양 측벽에 각각 예비 제2 반도체 패턴들(163)을 형성한다. 상기 예비 제2 반도체 패턴들(163)이 형성된 제1 트렌치(170) 내부를 채우는 제1 내부 절연막(165)을 형성한다. 따라서, 하나의 제1 트렌치(170)에는 제1 방향으로 연장되는 긴 라인 형상을 갖는 2개의 예비 제2 반도체 패턴들(163)이 형성된다. 상기 예비 제2 반도체 패턴(163)들은 단결정 실리콘 또는 폴리실리콘으로 형성할 수 있다.
일 예로, 제1 트렌치(170)의 측벽 및 저면을 따라 폴리실리콘막을 형성한다. 또한, 상기 제1 트렌치(170)의 저면에 형성된 폴리실리콘막을 제거하여 상기 제1 트렌치(170) 양 측벽에 폴리실리콘으로 이루어지는 예비 제2 반도체 패턴(163)을 형성한다. 또한, 상기 제1 트렌치(108) 내부에 절연막을 채워넣고 연마 공정을 수행함으로써 제1 내부 절연막(165)을 형성할 수 있다.
도 7c를 참조하면, 상기 제1 트렌치들(170) 사이에 위치하는 희생막들(130) 및 층간 절연막들(132)을 식각하여 제2 트렌치들(172)을 형성한다. 상기 제2 트렌치(172)의 저면에는 제1 절연막 패턴(122)이 노출되도록 한다. 예를들어, 최상부 층간 절연막(132f) 상에 식각 마스크 패턴(도시안함)을 형성한 후, 상기 식각 마스크를 사용하여 층간 절연막들(132) 및 희생막들(130)을 순차적으로 식각하여 제2 트렌치들(172)을 형성할 수 있다. 제2 트렌치들(172)이 형성됨에 따라, 제1 방향으로 연장되는 라인 형상의 희생막 패턴들(도시안함) 및 층간 절연막 패턴들(133)이 형성된다. 상기 희생막 패턴들 및 층간 절연막 패턴들(133)은 제1 트렌치(108) 내의 한 쌍의 예비 제2 반도체 패턴(163)의 외측벽과 각각 접촉하면서 연장되는 형상을 갖는다.
계속하여, 제2 트렌치들(172)의 측벽에 노출되어 있는 희생막 패턴들을 선택적으로 제거하여 그루브들(174)을 생성시킨다. 상기 희생막 패턴들은 선택적 습식 식각 공정을 통해 제거될 수 있다.
도 7d를 참조하면, 상기 예비 제2 반도체 패턴들(163)의 노출된 부분 및 상기 층간 절연막 패턴들(132)의 표면을 따라 터널 절연막, 전하 저장막, 블로킹 유전막(142)을 형성한다. 상기 블로킹 유전막(142) 상에, 상기 그루브(174)를 채우는 도전막(도시안함)을 형성한다. 계속하여, 제2 트렌치들(172)에 형성된 도전막을 식각한다. 상기 식각 및 제거 공정은 습식 식각 공정을 통해 수행될 수 있다. 상기 공정들은 도 3k를 참조로 설명한 것과 동일하다.
상기 공정을 통해, 상기 층간 절연막 패턴들(107) 사이에는 콘트롤 게이트 전극들(145)이 형성된다. 각 층의 콘트롤 게이트 전극들(145)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 또한, 서로 다른 층에 형성된 콘트롤 게이트 전극들(145)은 층간 절연막 패턴들(133)에 의해 절연될 수 있다.
상기 도전막을 식각함으로써 생성된 제3 트렌치를 채우는 절연막을 형성하고, 연마 공정에 의해 평탄화함으로써 상기 제3 트렌치 내부에 제2 절연막 패턴(148)을 형성한다.
다시, 도 6a를 참조하면, 상기 형성된 구조물 상에 상기 제2 방향으로 연장되는 라인 형상의 마스크 패턴(도시안함)을 형성한다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 예비 제2 반도체 패턴(163) 및 제1 내부 절연막(165)을 식각함으로써 개구부(도시안함)를 생성한다. 또한, 상기 식각 공정 의해 좁은 선폭을 갖는 직사각형 형상의 제2 반도체 패턴(164) 및 제1 내부 절연막 패턴(166)이 형성된다.
상기 제2 반도체 패턴(164)의 최상부에 형성되는 2개의 트랜지스터는 스트링 선택 트랜지스터로 제공된다. 상기 스트링 선택 트랜지스터는 데이터들이 저장되는 셀 트랜지스터와 실질적으로 동일한 구조를 가지므로, 상기 스트링 선택 트랜지스터를 형성하는 공정이 별도로 수행되지 않아도 되며, 스트링 선택 트랜지스터 형성을 위하여 공정을 변화시키지 않아도 된다. 그러므로, 공정 불량을 감소시킬 수 있다.
상기 제2 반도체 패턴들(164), 층간 절연막 패턴(133) 및 제1 내부 절연막 패턴(166)상에 상부 층간 절연막을 형성하고, 상기 상부 층간 절연막(150)을 관통하는 비트 라인 콘택(152)을 형성한다. 상기 비트 라인 콘택(152)과 연결되는 비트 라인들(154)을 형성한다. 비트 라인들(180)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 가지고, 제2 반도체 패턴들(164)과 전기적으로 연결될 수 있다.
상기에서 설명한 것과 같이, 본 실시예 의하면 전체 구조물의 높이가 감소된 수직형 비휘발성 메모리 소자를 제조할 수 있다.
도 8은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도이다.
도 8의 수직형 비휘발성 메모리 소자는 터널 절연막, 전하 저장막 및 블로킹 유전막의 형상을 제외하고는 도 2a에 도시된 수직형 비휘발성 메모리 소자와 동일한 구조를 갖는다.
도 8을 참조하면, 도 2a에 도시된 것과 같이, 기판(100) 상에 제1 반도체 패턴(112a) 및 그라운드 선택 트랜지스터가 구비된다. 상기 제1 반도체 패턴(112a)과 접촉되는 제2 반도체 패턴들(186)은 내부가 완전하게 채워지는 필러 형상을 갖는다.
상기 제2 반도체 패턴(186)의 외측 표면을 완전히 둘러싸는 터널 절연막(184)이 구비되고, 상기 터널 절연막(184)의 표면에는 전하 저장막(182)이 구비된다.
상기 전하 저장막(182)의 표면으로부터 측방으로 돌출되는 층간 절연막 패턴들(133)이 구비된다. 상기 층간 절연막 패턴들(133)은 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 층간 절연막 패턴들(133)은 상기 제3 방향으로 이격된 형상을 가지며, 상기 이격된 공간에 그루브(192)가 생성되어 있다.
상기 층간 절연막 패턴들(133)의 표면 및 상기 전하 저장막(183) 상부면을 따라 블로킹 유전막(194)이 구비된다.
상기 블로킹 유전막(194)이 형성되어 있는 그루브(192) 내부에는 각 층별로 콘트롤 게이트 전극(145) 및 제2 게이트 전극(144e, 144f)이 구비된다. 상기 콘트롤 게이트 전극(145) 및 제2 게이트 전극(144e, 144f)은 상기 제2 반도체 패턴(186)을 둘러싸면서 연장되는 라인 형상을 갖는다.
상기 콘트롤 게이트 전극들(145) 및 제2 게이트 전극의 적층 구조물들 사이에는 제2 절연막 패턴(198)이 구비된다. 본 실시예에서, 제2 절연막 패턴(198)은 상기 2 방향으로 연장되는 형상을 가질 수 있다.
또한, 도 2a를 참조로 설명한 것과 동일하게, 상부 절연막, 비트 라인 콘택 및 비트 라인이 구비된다.
도 9a 내지 도 9d는 도 8에 도시된 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 3a 및 도 3h를 참조로 설명한 것과 동일한 공정을 수행하여, 희생막들(130) 및 층간 절연막들(132)을 형성한다.
도 9a를 참조하면, 상기 희생막들(130) 및 층간 절연막들(132)의 일부분을 식각하여 상기 제1 반도체 패턴(112a)의 상부면을 노출하는 제3 개구부(134)를 형성한다.
도 9b를 참조하면, 상기 제3 개구부(134)의 측벽 및 저면을 따라 예비 블로킹막, 예비 전하 저장막 및 예비 터널 절연막을 차례로 형성한다. 이 후, 상기 제3 개구부(134)의 저면에 형성된 예비 블로킹막, 예비 전하 저장막 및 예비 터널 절연막을 선택적으로 제거한다. 이로써, 상기 제3 개구부(134)의 측벽에는 블로킹막(180), 전하 저장막(182) 및 터널 절연막(184)이 차례로 증착되고, 상기 제3 개구부(134)의 저면에는 상기 제1 반도체 패턴(112a)의 상부면이 노출된다.
도 9c를 참조하면, 상기 제3 개구부(134) 내부를 채우도록 제2 반도체 패턴(186)을 형성한다. 상기 제2 반도체 패턴(186)은 상기 터널 절연막(184)과 직접 접촉된다.
일 실시예로, 상기 제3 개구부(134)를 완전하게 채우도록 폴리실리콘막을 형성하고, 연마 공정을 수행함으로써, 제2 반도체 패턴(186)을 형성할 수 있다.
도 9d를 참조하면, 제2 반도체 패턴들(186) 사이에 위치하는 희생막들(130) 및 층간 절연막들(132)을 식각하여 제4 개구부들(190)을 형성한다. 제4 개구부들(190)은 제1 방향으로 연장되는 트렌치 형상을 가질 수 있다. 이로써, 희생막 패턴들(도시안함) 및 층간 절연막 패턴들(133)이 형성된다. 상기 제4 개구부들(190) 저면에는 제1 절연막 패턴(122)이 노출되도록 한다.
상기 제4 개구부들(190)의 측벽에 노출되어 있는 희생막 패턴을 선택적으로 제거한다. 또한, 상기 희생막 패턴들이 제거됨에 따라 노출되는 블로킹막(180)도 함께 제거한다. 상기 희생막 패턴 및 블로킹막(180)의 일부가 제거됨으로써, 그루브(192)가 생성된다. 상기 블로킹막(180)은 증착 후 계속적으로 어택을 받았으므로, 결함이 생성되어 있을 수 있다. 그러므로, 상기 블로킹막(180)을 제거하고 난 후, 후속에 다시 블로킹 유전막을 형성하는 것이다.
상기 희생막 패턴들 및 블로킹막(180)은 선택적 습식 식각 공정을 통해 제거될 수 있다. 본 실시예에서와 같이, 희생막 패턴들 및 블로킹막(180)은 인산을 사용하여 제거할 수 있다.
상기 공정을 수행하면, 제2 반도체 패턴들(186)의 측면에는 일정 간격을 두고 이격된 층간 절연막 패턴들(133)이 남아있게 된다.
다시, 도 8을 참조하면, 상기 그루브(192)에 노출되어 있는 전하 저장막(182) 표면, 층간 절연막 패턴(133)의 표면을 따라 블로킹 유전막(194)을 형성한다. 블로킹 유전막(194)은 실리콘 산화물, 알루미늄 산화물 또는 다른 금속 산화물을 증착시켜 형성할 수 있다.
이와같이, 본 실시예에서는 상기 터널 절연막(184) 및 전하 저장막(186)이 상기 제2 반도체 패턴(186)의 외벽을 완전히 둘러싸는 형상을 갖는다. 또한, 상기 블로킹 유전막(194)은 상기 터널 절연막(184) 및 전하 저장막(194)과는 다른 형상을 갖는다.
계속하여, 상기 블로킹 유전막(194) 상에 상기 그루브(192) 내부를 채우도록 도전막을 형성한다. 제4 개구부들(190)에 형성된 도전막을 식각한다. 또한, 제4 개구부들(190) 저면에 위치하는 블로킹 유전막(194)을 식각한다. 상기 식각 공정은 습식 식각 공정을 통해 수행될 수 있다.
상기 공정을 수행함으로써, 스트링 선택 트랜지스터 및 셀 트랜지스터들을 형성한다. 이 때, 최상부에 형성되는 2개의 트랜지스터는 스트링 선택 트랜지스터로 제공된다.
이 후, 상기 제2 반도체 패턴들(186), 층간 절연막 패턴(133) 및 제2 절연막 패턴(148)의 상부면을 덮는 상부 층간 절연막(150)을 형성한다. 상기 상부 층간 절연막(150)을 관통하여 상기 제2 반도체 패턴(186) 상부면과 접촉하는 비트 라인 콘택(152)을 형성한다. 또한, 상기 비트 라인 콘택(152) 상부면과 접촉하는 비트 라인들(154)을 형성한다.
도 10은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 나타내는 단면도이다.
도 10에 도시된 수직형 비휘발성 메모리 소자는 공통 소오스 라인의 형상을 제외하고는 도 2a에 도시된 수직형 비휘발성 메모리 소자와 동일한 구조를 갖는다.
도 10을 참조하면, 도 2a에 도시된 것과 같이, 기판(100) 상에 제1 반도체 패턴(112a) 및 그라운드 선택 트랜지스터가 구비된다.
상기 그라운드 선택 트랜지스터의 제1 게이트 전극(121a)은 폴리실리콘으로 이루어질 수 있다. 상기 제1 게이트 전극(121a)에는 금속 실리사이드가 포함되지 않을 수 있다.
상기 그라운드 선택 트랜지스터에서 제1 게이트 전극들(121a) 사이의 제2 개구부의 측벽에는 절연 스페이서(200)가 구비된다. 상기 절연 스페이서(200)는 상기 제1 게이트 전극(121a)과 공통 소오스 라인(202a) 사이를 절연시키는 역할을 한다. 또한, 상기 절연 스페이서(200)가 형성된 제2 개구부 내부에는 공통 소오스 라인(202a)으로 제공되는 도전 패턴이 구비된다. 상기 공통 소오스 라인(202a)은 폴리실리콘 또는 금속으로 이루어질 수 있다.
이와같이, 상기 제2 개구부 내부에 공통 소오스 라인(202a)이 구비됨으로써, 상기 공통 소오스 라인(202a)의 높이가 높아져서 저항이 감소된다.
상기 제1 반도체 패턴(112a), 제1 게이트 전극들(121a), 절연 스페이서(200) 및 공통 소오스 라인(202a) 상에 제2 하부 층간 절연막(115)이 구비된다.
상기 제2 하부 층간 절연막(115) 상에는, 도 2a에 도시된 것과 같이, 제2 반도체 패턴(136)이 구비된다. 상기 제2 반도체 패턴(136)에는 셀 트랜지스터 및 스트링 선택 트랜지스터가 구비된다. 또한, 상부 층간 절연막(150), 비트 라인 콘택(152) 및 비트 라인(154)이 구비된다.
도 11a 및 도 11b는 도 10에 도시된 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 3a 및 도 3d를 참조로 설명한 것과 동일한 공정을 수행하여, 하부 층간 절연막 및 제2 개구부를 형성한다.
도 11a를 참조하면, 상기 하부 층간 절연막(114) 상부면 및 상기 제2 개구부(116)의 내측면 및 기판(100) 표면을 따라 절연막(도시안함)을 형성한다. 상기 절연막은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 이 후, 상기 제2 개구부(116) 저면이 노출되도록 상기 절연막을 이방성으로 식각하여 절연 스페이서(200)를 형성한다.
상기 절연 스페이서(200)가 형성된 제2 개구부(116) 내부를 채우도록 도전막(202)을 형성한다. 상기 도전막(202)은 폴리실리콘, 금속, 금속 실리사이드 등을 포함할 수 있다. 상기 물질들은 단독 또는 2 이상이 사용될 수 있다.
도 11b를 참조하면, 상기 하부 층간 절연막(114)의 상부면이 노출되도록 상기 도전막(202)을 연마한다. 이로써, 상기 제2 개구부(116) 내부에는 공통 소오스 라인(202a)이 형성된다.
도 11c를 참조하면, 상기 제1 반도체 패턴(112a), 제1 게이트 전극들(121a) 및 공통 소오스 라인(202a)을 덮는 제2 하부 층간 절연막(115)을 형성한다.
이 후에, 상기 제2 하부 층간 절연막 상에 도 3h 내지 도 3k를 참조로 설명한 것과 동일한 공정을 수행함으로써, 도 10에 도시된 비휘발성 메모리 소자를 완성한다.
상기 설명한 방법에 의하면, 수직으로 셀들을 적층시키기 이 전에, 공통 소오스 라인을 형성한다. 때문에, 상기 공통 소오스 라인을 보다 용이하게 형성할 수 있다. 또한, 수직으로 셀들을 적층시키기 이 전에, 최 하층의 그라운드 선택 트랜지스터를 형성함으로써, 후속에 형성되는 개구부들의 높이를 낮출수 있어 보다 용이하게 셀 적층 공정들을 진행할 수 있다.
도 12는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 나타내는 단면도이다.
도 12에 도시된 수직형 비휘발성 메모리 소자는 공통 소오스 라인의 형상을 제외하고는 도 4에 도시된 수직형 비휘발성 메모리 소자와 동일한 구조를 갖는다.
도 12를 참조하면, 도 4에 도시된 것과 같이, 기판(100) 상에 제1 반도체 패턴(112a) 및 그라운드 선택 트랜지스터가 구비된다.
상기 그라운드 선택 트랜지스터의 제1 게이트 전극(121a)은 폴리실리콘으로 이루어질 수 있다. 상기 제1 게이트 전극(121a)에는 금속 실리사이드가 포함되지 않을 수 있다.
상기 그라운드 선택 트랜지스터에서 제1 게이트 전극들(121a) 사이의 제2 개구부의 측벽에는 절연 스페이서(200)가 구비된다. 또한, 상기 절연 스페이서(200)가 형성된 제2 개구부 내부에는 공통 소오스 라인(202a)으로 제공되는 도전 패턴이 구비된다.
상기 제1 반도체 패턴(112a), 제1 게이트 전극들(121a), 절연 스페이서(200) 및 공통 소오스 라인(202a) 상에 제2 하부 층간 절연막(115)이 구비된다.
상기 제2 하부 층간 절연막(115) 상에는, 도 4에 도시된 것과 같이, 제2 반도체 패턴(160)이 구비된다. 상기 제2 반도체 패턴(160)에는 셀 트랜지스터 및 스트링 선택 트랜지스터가 구비된다. 또한, 상부 층간 절연막(150), 비트 라인 콘택(152) 및 비트 라인(154)이 구비된다.
도 12에 도시된 비휘발성 메모리 소자를 형성하는 방법을 간단히 설명한다. 먼저, 도 11a 및 도 11b에서 설명한 것과 같은 방법으로, 상기 제1 반도체 패턴(112a), 제1 게이트 전극들(121a), 공통 소오스 라인(202a) 및 제2 하부 층간 절연막(115)을 형성한다. 즉, 기판 상에 도 11b에 도시된 구조를 먼저 형성한다. 다음에, 도 5를 참조로 설명한 공정들을 수행하여 상기 비휘발성 메모리 소자를 제조할 수 있다.
도 13은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 나타내는 단면도이다.
도 13에 도시된 수직형 비휘발성 메모리 소자는 공통 소오스 라인의 형상을 제외하고는 도 6a 및 도 6b에 도시된 수직형 비휘발성 메모리 소자와 동일한 구조를 갖는다.
도 13을 참조하면, 도 6a에 도시된 것과 같이, 기판(100) 상에 제1 반도체 패턴(112a) 및 그라운드 선택 트랜지스터가 구비된다.
상기 그라운드 선택 트랜지스터의 제1 게이트 전극(121a)은 폴리실리콘으로 이루어질 수 있다. 상기 제1 게이트 전극(121a)에는 금속 실리사이드가 포함되지 않을 수 있다.
상기 그라운드 선택 트랜지스터에서 제1 게이트 전극들(121a) 사이의 제2 개구부의 측벽에는 절연 스페이서(200)가 구비된다. 또한, 상기 절연 스페이서(200)가 형성된 제2 개구부 내부에는 공통 소오스 라인(202a)으로 제공되는 도전 패턴이 구비된다.
상기 제1 반도체 패턴(112a), 제1 게이트 전극들(121a) 및 공통 소오스 라인(202a) 상에 제2 하부 층간 절연막(115)이 구비된다.
상기 하부 층간 절연막(115) 상에는, 도 6a에 도시된 것과 같이, 제2 반도체 패턴(166)이 구비된다. 상기 제2 반도체 패턴(166)에는 셀 트랜지스터 및 스트링 선택 트랜지스터가 구비된다. 또한, 상부 층간 절연막(150), 비트 라인 콘택(152) 및 비트 라인(154)이 구비된다.
도 13에 도시된 비휘발성 메모리 소자를 제조하는 방법을 간단히 설명한다. 먼저, 도 11a 및 도 11b에서 설명한 것과 같은 방법으로, 상기 제1 반도체 패턴(112a), 제1 게이트 전극들(121a), 공통 소오스 라인(202a) 및 제2 하부 층간 절연막(115)을 형성한다. 즉, 기판 상에 도 11b에 도시된 구조를 먼저 형성한다. 다음에, 도 7a 내지 도 7d를 참조로 설명한 공정들을 수행하여 제조할 수 있다.
도 14는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 나타내는 단면도이다.
도 14에 도시된 수직형 비휘발성 메모리 소자는 공통 소오스 라인의 형상을 제외하고는 도 8에 도시된 수직형 비휘발성 메모리 소자와 동일한 구조를 갖는다.
도 14를 참조하면, 도 8에 도시된 것과 같이, 기판(100) 상에 제1 반도체 패턴(112a) 및 그라운드 선택 트랜지스터가 구비된다.
상기 그라운드 선택 트랜지스터에서 제1 게이트 전극들(121a) 사이의 제2 개구부의 측벽에는 절연 스페이서(200)가 구비된다. 또한, 상기 절연 스페이서(200)가 형성된 제2 개구부 내부에는 공통 소오스 라인(202a)으로 제공되는 도전 패턴이 구비된다.
상기 제1 반도체 패턴(112a), 제1 게이트 전극들(121a) 및 공통 소오스 라인(202a) 상에 제2 하부 층간 절연막(115)이 구비된다.
상기 제2 하부 층간 절연막 상(115)에는, 도 8에 도시된 것과 같이, 제2 반도체 패턴(186)이 구비된다. 상기 제2 반도체 패턴(186)에는 셀 트랜지스터 및 스트링 선택 트랜지스터가 구비된다. 또한, 상부 층간 절연막(150), 비트 라인 콘택(152) 및 비트 라인(154)이 구비된다.
도 14에 도시된 비휘발성 메모리 소자를 제조하는 방법을 간단히 설명한다. 먼저, 도 11a 및 도 11b에서 설명한 것과 같은 방법으로, 상기 제1 반도체 패턴(112a), 제1 게이트 전극들(121a), 공통 소오스 라인(202a) 및 하부 층간 절연막(115)을 형성한다. 즉, 도 11b에 도시된 구조를 먼저 형성한다. 다음에, 도 9a 내지 도 9d를 참조로 설명한 공정들을 수행하여 제조할 수 있다.
이하에서는, 본 발명에 따른 다른 실시예들을 나타낸다.
도 15는 본 발명의 다른 실시예를 도시한 것이다.
도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 상기 본 발명의 각 실시예들에 따른 구조를 갖는 비휘발성 메모리 소자를 포함한다. 본 발명의 각 실시예에 따른 비휘발성 메모리 소자는 좁은 수평 영역에 많은 셀들이 집적되어 있으며, 우수한 동작 특성을 갖는다. 상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다.
도 16은 또 다른 실시예를 도시한 것이다.
본 실시예는 호스트 시스템(700)에 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 비휘발성 메모리 소자를 포함한다.
상기 호스트 시스템(700)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 상기 호스트 시스템(700)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 상기 메모리(510)는 데이터 저장 매체로 사용된다.
도 17은 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(600)를 나타낸다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 비휘발성 메모리 소자를 포함한다. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(670)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입 출력된다.
상기 설명한 것과 같이, 본 발명에 의하면 복층으로 셀이 구성되어 고 집적화된 메모리 소자를 제공할 수 있다. 또한, 복층으로 셀이 구성되더라도 형성되는 개구부의 종횡비가 낮아져서 공정 불량이 감소되고 높은 신뢰성을 갖는 소자를 제공할 수 있다. 본 발명에 따른 메모리 소자는 고 성능 및 고 메모리 용량이 필요한 저장 매체, 통신 매체, 음향 매체, 이미지 모듈 등의 전자 제품에 다양하게 이용될 수 있다.
112a : 제1 반도체 패턴 110 : 제1 게이트 절연막
102 : 패드 절연막 104 : 제1 도전막
106 : 버퍼막 108 : 제1 개구부
110 : 게이트 절연막 114 : 하부 층간 절연막
116 : 제2 개구부 117 : 불순물 영역
121 : 제1 게이트 전극 120a : 금속 실리사이드 패턴
122 : 제1 절연막 패턴 130 : 희생막
132 : 층간 절연막 133 : 층간 절연막 패턴
134 : 제3 개구부 136 : 제2 반도체 패턴
138 : 제4 개구부 140 : 그루브
145 : 콘트롤 게이트 전극들 146 : 제 5개구부
142 : 적층막 144e, 144f : 제2 게이트 전극들
148 : 제2 절연막 패턴 150 :상부 절연막
152 : 비트 라인 콘택 154 : 비트 라인
117 : 불순물 영역 120b: 금속 실리사이드 패턴
160 : 제1 반도체 패턴 162 : 내부 절연막 패턴
166 : 제1 내부 절연막 패턴 164 : 제2 반도체 패턴
170 : 제1 트렌치 163 : 예비 제2 반도체 패턴
165 : 제1 내부 절연막 172 : 제2 트렌치
174 : 그루브 186 : 제2 반도체 패턴

Claims (10)

  1. 기판 표면으로부터 돌출되는 제1 반도체 패턴;
    상기 제1 반도체 패턴의 측방으로 배치되는 제1 게이트 구조물;
    상기 제1 반도체 패턴 상부면과 접촉하면서 위로 돌출되는 제2 반도체 패턴;
    상기 제2 반도체 패턴의 측벽과 접촉하여 상기 제2 반도체 패턴 측방으로 돌출되고, 상, 하부 사이에 그루브들이 생성되도록 복층으로 배치되는 층간 절연막 패턴들; 및
    상기 층간 절연막 패턴들 사이의 그루브들 내부에 각각 배치된 제2 게이트 구조물들을 포함하고,
    상기 각각의 제2 게이트 구조물들은 순차적으로 적층되는 터널 절연막, 전하 저장막, 블록킹 유전막 및 제2 도전막 패턴을 포함하고,
    상기 제2 게이트 구조물은 셀 트랜지스터들의 워드 라인들 및 스트링 선택 트랜지스터들의 스트링 선택 라인들로 제공되는 수직형 반도체 소자.
  2. 제1항에 있어서, 상기 제1 게이트 구조물 및 제2 게이트 구조물에 포함되는 각각의 도전막 패턴은 서로 다른 도전 물질을 포함하는 수직형 반도체 소자.
  3. 제1항에 있어서, 상기 제1 게이트 구조물에 포함되는 도전 패턴은 상기 제2 게이트 구조물에 포함되는 도전막 패턴과 다른 높이를 갖는 수직형 반도체 소자.
  4. 기판 상에 패드 절연막, 제1 도전막 및 버퍼막을 형성하는 단계;
    상기 버퍼막, 제1 도전막 및 패드 절연막의 일부를 식각하여 상기 기판이 노출되는 제1 개구부를 형성하는 단계;
    상기 개구부의 측벽 상에 게이트 절연막을 형성하는 단계;
    상기 개구부 내부를 채우고, 상기 기판 표면으로부터 돌출되는 제1 반도체 패턴을 형성하는 단계;
    상기 버퍼막, 제1 도전막 및 패드 절연막의 일부를 식각하여 상기 기판이 노출되는 제2 개구부 및 제1 도전막 패턴을 형성하여, 상기 제1 반도체 패턴의 측방으로 배치되는 제1 게이트 구조물을 형성하는 단계;
    상기 제1 게이트 구조물 상에 층간 절연막 및 희생막을 교번하여 반복 적층하는 단계;
    상기 층간 절연막들 및 희생막들을 관통하여 상기 제1 반도체 패턴과 접촉하는 제2 반도체 패턴을 형성하는 단계;
    상기 층간 절연막들의 일부와 상기 희생막들을 제거하여 상기 제2 반도체 패턴 측벽과 접촉하는 층간 절연막 패턴을 형성하는 단계; 및
    상기 층간 절연막 패턴들 사이의 그루브 내부에 각각 제2 게이트 구조물들을 형성하는 단계를 포함하는 수직형 반도체 소자의 제조 방법.
  5. 삭제
  6. 제4항에 있어서, 상기 제2 개구부 저면에 노출되는 기판 표면에 불순물을 도핑하여 공통 소오스 라인을 형성하는 단계를 더 포함하는 수직형 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 공통 소오스 라인을 형성하는 단계에서, 상기 제2 개구부 저면에 노출되는 기판 및 상기 제2 개구부 측벽에 노출되는 제1 도전막 패턴의 표면에 금속 실리사이드 패턴을 형성하는 단계를 더 포함하는 수직형 반도체 소자 제조 방법.
  8. 제6항에 있어서, 상기 공통 소오스 라인을 형성하는 단계에서,
    상기 제2 개구부 측벽에 절연막 패턴을 형성하는 단계; 및
    상기 제2 개구부를 채우는 제3 도전막 패턴을 형성하는 단계를 더 포함하는 수직형 반도체 소자 제조 방법.
  9. 제4항에 있어서, 상기 제1 도전막은 폴리실리콘을 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  10. 제4항에 있어서, 상기 제2 게이트 구조물은 터널 산화막, 전하 저장막 및 제2 도전막 패턴을 포함하고, 상기 제2 도전막 패턴은 금속을 포함하는 수직형 반도체 소자 제조 방법.
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