TWI577062B

TWI577062B - 記憶體元件及其製作方法

Info

Publication number: TWI577062B
Application number: TW103120659A
Authority: TW
Inventors: 賴二琨
Original assignee: 旺宏電子股份有限公司
Priority date: 2014-06-16
Filing date: 2014-06-16
Publication date: 2017-04-01
Also published as: TW201601362A

Description

記憶體元件及其製作方法

本發明是有關於一種高密度記憶元件，且特別是有關於一種將記憶胞的多階層排列成三維空間之立體陣列的記憶元件。

三維立體記憶元件，已經發展出多種不同的結構形態。其中包含由被絕緣材料所隔離的導電條紋(conductive strips)所構成的堆疊(Stacks of conductive strips)，以及位於這些堆疊之間的垂直主動條紋(vertical active strips)。包含電荷儲存結構的記憶胞，則位於堆疊中導電條紋的中間階層(intermediate planes of conductive strips in the stacks)和垂直主動條紋之間的介面區(interface regions)之中。串列選擇開關，位於堆疊中導電條紋的頂部階層(top plane of conductive strips in the stacks)與垂直主動條紋之間的介面區之中。參考選擇開關(reference select switch)，位於堆疊中導電條紋的底部階層(bottom plane of conductive strips)與垂直主動條紋之間的介面區之中。為了可靠地控制記憶胞的操作，串列選擇開關和參考選擇開關的臨界電壓，必須保持穩定。當串列選擇開關和參考選擇開關，納入電荷儲存結構，用來作為記憶胞時，串列選擇開關和參考選擇開關會被充電，因而造成這些開關臨界電壓改變，需要額外的電流來對這些開關進行寫入與抹除。

因此，有需提供三維立體積體電路記憶體一種結構，可提供串列選擇開關和參考選擇開關穩定的臨界電壓，使其在記憶胞寫入及抹除時，不需要額外電流來控制其臨界電壓。

本發明係有關於一種包含串接記憶胞陣列的記憶元件。此一元件包括由絕緣材質所分離之複數個導電條紋的複數個堆疊，至少由複數個導電條紋所構成的一底部階層(GSL)、由複數個導電條紋所構成的複數個中間階層(WLs)、以及由複數個導電條紋所構成的一頂部階層(SSLs)；複數個垂直主動條紋，位於這些堆疊之間；複數個電荷儲存結構，位於這些堆疊中之該些中間階層的該些導電條紋之複數個側壁表面(side surfaces of the conductive strips in the plurality of intermediate planes in the stacks)，與該些垂直主動條紋之間的複數個交錯處的介面區(interface regions at cross-points)中；以及一閘介電層，具有與該些電荷儲存結構相異的材質，且位於該頂部階層的該些導電條紋和該底部階層的該些導電條紋二者至少一者之複數個側壁表面，與該些垂直主動條紋中的垂直主動條紋(the vertical active strips in the plurality of vertical active strips以下簡稱為「垂直主動條紋」)之間的複數個交錯處的介面區中。

此一元件包括形成在導電條紋的頂部階層(SSL)上方的金屬矽化物層。此一元件包括，用來隔離導電條紋的頂部階層和垂直主動條紋的間隙壁，以及形成在垂直主動條紋頂部的金屬矽化物層。閘介電層，包含一層厚度比電荷儲存結構還要薄的氧化矽材質層。其中，閘介電層的厚度約為7奈米(nanometer，nm)。

一參考導體層，位於導電條紋的底部階層和積體電路基材之間，並且與複數個垂直主動條紋連接。此參考導體層，包含N+摻雜的半導體材質。

本發明的實施例，也提供製作前述記憶體元件的方法。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

100‧‧‧記憶體元件

105‧‧‧絕緣材質

111‧‧‧導電條紋

111g‧‧‧閘介電層

111m‧‧‧電荷儲存結構

112‧‧‧導電條紋

112m‧‧‧電荷儲存結構

112g‧‧‧閘介電層

113‧‧‧導電條紋

113g‧‧‧閘介電層

113m‧‧‧電荷儲存結構

114‧‧‧導電條紋

114g‧‧‧閘介電層

114m‧‧‧電荷儲存結構

115‧‧‧絕緣材質

121‧‧‧導電條紋

122‧‧‧導電條紋

123‧‧‧導電條紋

124‧‧‧導電條紋

125‧‧‧絕緣材質

131‧‧‧導電條紋

132‧‧‧導電條紋

133‧‧‧導電條紋

134‧‧‧導電條紋

135‧‧‧絕緣材質

141‧‧‧導電條紋

141m‧‧‧電荷儲存結構

142‧‧‧導電條紋

142m‧‧‧電荷儲存結構

143‧‧‧導電條紋

143m‧‧‧電荷儲存結構

144‧‧‧導電條紋

144m‧‧‧電荷儲存結構

145‧‧‧絕緣材質

151‧‧‧導電條紋

151m‧‧‧電荷儲存結構

152‧‧‧導電條紋

152m‧‧‧電荷儲存結構

153‧‧‧導電條紋

153m‧‧‧電荷儲存結構

154‧‧‧導電條紋

154m‧‧‧電荷儲存結構

155‧‧‧閘介電層

156‧‧‧閘介電層

157‧‧‧閘介電層

158‧‧‧閘介電層

161‧‧‧垂直主動條紋

162‧‧‧垂直主動條紋

170‧‧‧絕緣材料

181‧‧‧間隙壁

183‧‧‧間隙壁

185‧‧‧間隙壁

187‧‧‧間隙壁

191‧‧‧金屬矽化物層

192‧‧‧金屬矽化物層

193‧‧‧金屬矽化物層

195‧‧‧金屬矽化物層

196‧‧‧金屬矽化物層

197‧‧‧金屬矽化物層

200‧‧‧積體電路

258‧‧‧階層解碼器

259‧‧‧串列選擇線

260‧‧‧垂直通道記憶體陣

261‧‧‧行解碼器

262‧‧‧字線

263‧‧‧列解碼器

266‧‧‧感測放大器和資料輸入結構

267‧‧‧資料匯流排

268‧‧‧方塊

269‧‧‧偏壓配置狀態機

271‧‧‧資料輸入線

272‧‧‧資料輸出線

274‧‧‧其他電路

275‧‧‧積體電路

310、320、330、340、350、360、370、380‧‧‧步驟

405‧‧‧絕緣層

410‧‧‧導電層

410a‧‧‧犧牲層

411‧‧‧導電條紋

411a‧‧‧導電條紋

411m‧‧‧記憶層

412‧‧‧導電條紋

412a‧‧‧導電條紋

412m‧‧‧記憶層

413‧‧‧導電條紋

413a‧‧‧導電條紋

413m‧‧‧記憶層

414‧‧‧導電條紋

414a‧‧‧導電條紋

414m‧‧‧記憶層

415‧‧‧絕緣層

420‧‧‧犧牲層

421‧‧‧導電條紋

422‧‧‧導電條紋

423‧‧‧導電條紋

424‧‧‧導電條紋

425‧‧‧絕緣層

430‧‧‧犧牲層

431‧‧‧導電條紋

432‧‧‧導電條紋

433‧‧‧導電條紋

434‧‧‧導電條紋

435‧‧‧絕緣層

440‧‧‧犧牲層

441‧‧‧導電條紋

441m‧‧‧記憶層

442‧‧‧導電條紋

442m‧‧‧記憶層

443‧‧‧導電條紋

443m‧‧‧記憶層

444‧‧‧導電條紋

444m‧‧‧記憶層

445‧‧‧絕緣層

450‧‧‧導電層

451‧‧‧導電條紋

452‧‧‧導電條紋

453‧‧‧導電條紋

454‧‧‧導電條紋

455‧‧‧絕緣層

460‧‧‧硬罩幕層

510‧‧‧開口

520‧‧‧開口

615‧‧‧閘介電層

616‧‧‧閘介電層

617‧‧‧閘介電層

618‧‧‧閘介電層

655‧‧‧閘介電層

656‧‧‧閘介電層

657‧‧‧閘介電層

658‧‧‧閘介電層

661‧‧‧氧化矽材質層

663‧‧‧氧化矽材質層

665‧‧‧氧化矽材質層

761‧‧‧垂直主動條紋

762‧‧‧垂直主動條紋

810‧‧‧開口

905‧‧‧水平開口

906‧‧‧水平開口

1001‧‧‧導電材質

1270‧‧‧絕緣材料

1481‧‧‧間隙壁

1483‧‧‧間隙壁

1485‧‧‧間隙壁

1487‧‧‧間隙壁

1591‧‧‧金屬矽化物層

1592‧‧‧金屬矽化物層

1593‧‧‧金屬矽化物層

1595‧‧‧金屬矽化物層

1596‧‧‧金屬矽化物層

1597‧‧‧金屬矽化物層

圖1係根據本發明的一實施例所繪示的一種三維立體記憶體元件的剖面結構示意圖。

圖1A係根據本發明的另一實施例所繪示的一種三維立體記憶元件的剖面結構示意圖。

圖1B係根據本發明的又一實施例所繪示的一種三維立體記憶元件的剖面結構示意圖。

圖2係根據本發明的一實施例所繪示的一種積體電路的簡化方塊圖。

圖3係根據本發明的一實施例所繪示之製作記憶體元件的方法流程圖。

圖4至圖15係根據本發明的一實施例所繪示，製作記憶體元件的一系列製程結構剖面示意圖。

圖16至圖27係根據本發明的另一實施例所繪示，製作記憶體元件的一系列製程結構剖面示意圖。

以下將配合圖示，對本發明的實施例提供更詳細的說明。雖然以下說明將會參照特定的結構與方法。但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件方法及實施例，來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例之中，相同的元件，將以相同的元件符號加以表示。

圖1係根據本發明的一實施例所繪示的一種三維立體記憶體元件100在X-Z平面上的剖面結構示意圖。如圖1所繪示的例子中，記憶體元件100包括形成在一積體電路基材上之串接記憶胞的反及閘(NAND strings)陣列。記憶體元件100包括複數個由被絕緣材質(例如，絕緣材質105、115、125、125、135和145)所隔離的多個導電條紋所構成的堆疊。其中，這些堆疊至少包括導電條紋(例如，導電條紋111、112、113和114)的底部階層(GSL)、複數個導電條紋(例如，導電條紋121、122、123、124、131、132、133、134、141、142、143和144)的中間階層(WLs)以及一個導電條紋(例如，導電條紋151、152、153和154)的頂部階層(SSLs)。複數個垂直主動條紋(例如，垂直主動條紋161和162)設置在堆疊之間。電荷儲存結構(例如，電荷儲存結構141m、142m、143m和144m)，位於堆疊中構成中間階層之導電條紋的側壁表面與垂直主動條紋之間的交錯處的介面區中。絕緣材料(例如，絕緣材料170)，用來將由複數個導電條紋(例如導電條紋112、122、132、142和152)所構成的堆疊，與另一個相鄰且由複數個導電條紋(例如導電條紋113、123、133、143和153)所構成的堆疊加以隔離。

閘介電層(例如，閘介電層111g、112g、113g、114g、155、156、157和158)位於頂部階層的導電條紋及底部階層的導電條紋二者至少一者的側壁表面，與垂直主動條紋之間的交錯處的介面區中，藉此形成串列選擇線(string select lines，SSL)以及接地選擇線(ground select lines，GSL)。其中，構成閘介電層(例如，閘介電層111g、112g、113g、114g、155、156、157和158)的材質，與構成電荷儲存結構的材質不同。由於，由閘介電層所構成的串列選擇線(SSL)和接地選擇線(GSL)並不能充電，因此具有固定的臨界電壓。

閘介電層可以包含一個比電荷儲存結構還薄的氧化矽材質層。例如，閘介電層的厚度可約為7nm，而電荷儲存結構的厚度可約為20nm。由閘介電層所構成的串列選擇線(SSL)和參考選擇開關，可以在較低操作電壓(例如，3.3V)下進行操作。即可在小於由電荷儲存結構所構成之記憶胞所需的操作電壓(例如，介於約5V至約20V之間)下進行操作。

記憶體元件100可以包括，形成於導電條紋的頂部階層上方的金屬矽化物層(例如，金屬矽化物層191、193、195和197)，用來降低構成頂部階層之導電條紋的電阻。記憶體元件100可以包括，用來隔離垂直主動條紋與導電條紋之頂部階層的間隙壁(例如間隙壁181、183、185和187)，以及形成於垂直主動條紋頂端的金屬矽化物層(例如，金屬矽化物層192和196)。

在記憶體元件之中，構成該些堆疊的導電條紋，係沿著垂直X-Z平面的Y方向設置，且與解碼電路連接。參考導體層(未繪示)設在導電條紋的底部階層和積體電路基材之間的層次中，並且與該些垂直主動條紋連接。此參考導體層可包含N+摻雜的半導體材質。記憶體元件100可以包括連接至這些垂直主動條紋的上方圖案化導電層(未繪示)，其包括複數個耦接感應電路的全域位元線(global bit lines)。

圖1A係根據本發明的另一實施例所繪示的一種三維立體記憶元件的剖面結構示意圖。與圖1之記憶體元件的差別在於，閘介電層(例如，閘介電層155、156、157和158)，只設於垂直主動條紋與堆疊中構成頂部階層之導電條紋的側壁表面之間的交錯處的介面區中。電荷儲存結構(例如，電荷儲存結構111m、112m、113m、和114m)，設於垂直主動條紋與堆疊中構成底部階層之導電條紋的側壁表面之間的交錯處的介面區中。

圖1B係根據本發明的第二另一實施例所繪示的一種三維立體記憶元件的剖面結構示意圖。第二另一實施例中的一個差別在於，閘介電層(例如，閘介電層111g、112g、113g和114g)，只設於垂直主動條紋與堆疊中構成底部階層之導電條紋的側壁表面之間的交錯處的介面區中。電荷儲存結構(例如，電荷儲存結構151m、152m、153m和154m)，設於垂直主動條紋與堆疊中構成頂部階層之導電條紋的側壁表面之間的交錯處的介面區中。另外一個差異點是，金屬矽化物層(例如，金屬矽化物層192和196)只形成於垂直主動條紋(例如，垂直主動條紋161和162)的頂端上，而不形成於電荷儲存結構(例如，電荷儲存結構151m、152m、153m和154m)之上。與圖1和圖1A所繪示之結構有所不同，在圖1和圖1A中，金屬矽化物層(例如，金屬矽化物層191、193、195和197)，還同時形成於導電條紋(例如，導電條紋151、152、153和154)的頂部階層(SSLs)上方，其包括多晶矽。

圖2係根據本發明的一實施例所繪示的一種積體電路的簡化方塊圖。圖2所示的例子中，積體電路200包括位於積體電路基板上的垂直通道記憶體陣列260。其中，垂直通道記憶體陣列260，係藉由位於導電條紋的頂部階層(SSLs)以及導電條紋的底部階層(GSL)之至少一者上的閘介電層來加以實現。其中，構成閘介電層的材料與構成電荷儲存結構的材質不同。而此一電荷儲存結構形成於複數個導電條紋的中間階層(WLs)上。

行解碼器(row decoder)261與複數條字線262耦接，並且沿著記憶體陣列260中的行線進行配置。列解碼器(column decoder)263與沿著記憶體陣列260中的列線配置的複數條位元線264(或如前所述的串列選擇線(SSL))耦接，用以從記憶體陣列260中的記憶胞讀取並寫入資料。階層解碼器258與複數個位於串列選擇(SSL)線259(或如前所述的位元線)上的記憶體陣列260耦接。位址由匯流排265提供給列解碼器263、行解碼器261和階層解碼器258。在本實施例之中，感測放大器和資料輸入結構(sense amplifiers and data-in structures)266係經由資料匯流排267和列解碼器263耦接。由積體電路275上的輸入/輸出埠，或由積體電路275內部或外部的其他資料來源輸入的資料，係透過資料輸入(data-in)線271，提供至方塊266中的資料輸入結構。在本實施例之中，積體電路中還包括其他電路274，例如一般用途處理器(general purpose processor)或是特定用途應用電路(special purpose application circuit)，抑或是提供系統晶片(system-on-a-chip)功能且受到可程式電阻胞陣列(programmable resistance cell array)所支援的整合模組。來自於方塊266中感測放大器的資料，則係透過資料輸出(data-out)線272，提供至積體電路275上的輸入/輸出埠，或至積體電路275內部或外部的其他資料目的位址。

本實施例所採用的控制器，是使用偏壓配置狀態機(bia arrangement state machine)269，來控制透過方塊268中的電壓供應器所產生或提供的偏壓配置供給電壓，例如讀取或寫入電壓的應用。可以採用習知的特定用途邏輯電路，來作為控制器。在另一實施例之中，控制器可以包括，可在同一積體電路中實施控制，且可執行電腦程式以控制元件操作的一般用途處理器。在又一實施例之中，可以整合特定用途邏輯電路和一般用途的處理器來完成此一控制器。

圖3係根據本發明的一實施例所繪示之製作垂直通道結構的方法流程圖。此一方法由步驟310開始：在積體電路基材上形成複數個犧牲層，以及頂部導電層和底部導電層其中至少一個，其中這些犧牲層和導電層被複數個絕緣層所隔離。接著，蝕刻這些犧牲層和導電層，以形成第一開口(請參照步驟320)。在第一開口中的頂部導電層和底部導電層其中至少一個的側壁表面上形成一閘介電層(請參照步驟330)。於第一開口之中，形成複數個垂直主動條紋，使垂直主動條紋與閘介電層接觸(請參照步驟340)。

之後，蝕刻這些犧牲層和導電層，以在相鄰的垂直主動條紋之間形成第二開口，藉此將犧牲層暴露於外，且藉此形成頂部導電層和底部導電層至少其中之一中的導電條紋的頂部階層和導電條紋的底部階層至少其中之一(請參照步驟350)。移除由第二開口暴露於外的犧牲層，藉以在絕緣層之間形成複數個水平開口(請參照步驟360)。於水平開口中垂直主動條紋的側壁表面上形成記憶層(請參照步驟370)。於水平開口中形成複數個由導電條紋所構成的階層。階層中之導電條紋的側壁表面與記憶層接觸(請參照步驟380)。這些階層包括複數個導電條紋的中間階層(WLs)。這些階層可以包括的導電條紋的頂部階層(SSL)與導電條紋的底部階層(GSL)其中之一個，如圖1B所繪示，導電條紋的頂部階層(SSL)與記憶層接觸，如圖1A所繪示，導電條紋的底部階層(GSL)與記憶層接觸。之後，於第二開口中形成絕緣材料。

構成閘介電層的材料與構成記憶層者不同。閘介電層可以包含氧化矽。記憶層包括多層介電材質的電荷儲存結構。以快閃記憶體技術來說，多層介電材質的電荷儲存結構包括，快閃記憶體技術所習知的氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)結構、氧化物-氮化物-氧化物-氮化物-氧化物(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)結構、矽-氧化物-氮化物-氧化物-矽(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)結構、能隙帶工程-矽-氧化物-氮化物-氧化物-矽(Bandgap Engineered SONOS，BE-SONOS)結構、氮化坦-氧化鋁-氮化矽-氧化矽-矽(Tantalum nitride,Aluminum oxide,Silicon nitride,Silicon oxide,Silicon，TANOS)結構以及金屬高介電常數能隙帶工程-矽-氧化物-氮化物-氧化物-矽(Metal-high-k Bandgap-Engineered SONOS，MA BE-SONOS)結構。

閘介電層可以包含厚度小於記憶層的氧化矽層。例如，閘介電層的厚度可約為7nm，而電荷儲存結構的厚度可約為20nm。

間隙壁可形成在垂直主動條紋側壁上，用來隔離垂直主動條紋和導電條紋的頂部階層。金屬矽化物層可形成在垂直主動條紋的頂部上。金屬矽化物層可形成在導電條紋的頂部階層上，例如，在同一製程步驟中，金屬矽化物層也可形成在垂直主動條紋的頂部上。

在一實施例中，構成頂部階層的導電條紋和構成底部階層的導電條紋，二者都具有和閘介電層接觸的側壁表面。在另一實施例之中，構成頂部階層的導電條紋具有和閘介電層接觸的側壁表面；同時構成底部階層的導電條紋則是具有和記憶層接觸的側壁表面。而在又一實施例之中，構成頂部階層的導電條紋具有和記憶層接觸的側壁表面；同時構成底部階層的導電條紋則具有和閘介電層接觸的側壁表面。

此一方法還可包括，在這些犧牲層和導電層以及積體電路基材之間的層次中形成一參考導體層。其中，參考導體層與這些垂直主動條紋連接，且參考導體層可包括N+摻雜的半導體材料。

圖4至圖15係根據本發明的一實施例所繪示，製作記憶體元件的一系列製程結構剖面示意圖。圖4係沿著X-Z平面所繪示之記憶體元件半成品的結構剖面示意圖。在圖4中，記憶體元件包括位於積體電路基材上方的，複數個用來形成字線(WLs)的犧牲層(例如，犧牲層420、430和440)、用來形成串列選擇線(SSL)的頂部導電層(例如，導電層450)以及用來形成接地選擇線(GSL)的底部導電層(例如，導電層410)。其中，這些犧牲層和導電層彼此被絕緣層(例如，絕緣層405、415、425、435、445和445)所隔離。這些犧牲層可包含氮化矽。底部導電層(例如，導電層410)和頂部導電層(例如，導電層450)可包含N+摻雜的多晶矽。

用來圖案化這些犧牲層和導電層的硬罩幕層(例如，硬罩幕層460)，位於這些犧牲層和導電層的上方。硬罩幕層可包含多晶矽，其與用於犧牲層中的氮化矽，以及用於絕緣層的氧化材質之間，具有有高度的選擇性。

圖5係繪示使用硬罩幕層來蝕刻犧牲層及導電層以形成複數個第一開口(例如開口510和520)之後的製程結構剖面示意圖。在一實施例中，可以使用反應離子蝕刻(Reactive Ion Etch，RIE)，來對犧牲層及導電層進行蝕刻。其中，第一開口穿透複數個犧牲層(例如，犧牲層420、430和440)、底部導電層(例如，導電層410)和頂部導電層(例如，導電層450)。而這些複數個第一開口係用來形成複數個垂直主動條紋。

圖6係繪示在第一開口(例如，開口510和520)中的頂部導電層的側壁表面以及底部導電層的側壁表面上，形成閘介電層(例如，在頂部導電層的側壁表面上形成閘介電層655、656、 657和658；以及在底部導電層的側壁表面上形成閘介電層615、616、617和618)之後的製程結構剖面示意圖。其中，閘介電層包括一層氧化矽材質層。閘介電層的厚度約7nm。而此氧化矽材質層可以藉由熱氧化的方式形成於底部導電層(例如，導電層410)和頂部導電層(例如，導電層450)上，且熱氧化的溫度範圍介於800℃至900℃之間。而此熱氧化製程，同時也會在硬罩幕層(例如，硬罩幕層460)上形成氧化矽材質層(例如，氧化矽材質層661、663和665)。氧化矽材質層不會形成在犧牲層(例如，犧牲層420、430和440)上。

圖7係繪示在第一開口之中形成複數個垂直主動條紋(例如，垂直主動條紋761和762)之後的製程結構剖面示意圖。其中，這些複數個垂直主動條紋，與形成在頂部導電層之側壁表面上的閘介電層(例如，閘介電層655、656、657和658)以及形成在底部導電層之側壁表面上的閘介電層(例如，閘介電層615、616、617和618)接觸。且這些複數個垂直主動條紋可以延伸至位於犧牲與導電層下方的參考導體層(未繪示)。硬罩幕層(例如，硬罩幕層460)則例如使用化學機械平坦化(Chemical-Mechanical-Planarization，CMP)製程平坦化。其中，此平坦化製程係停止於硬罩幕層下方的絕緣層(例如絕緣層455)。

圖8係繪示在蝕刻犧牲層及導電層，藉以在相鄰的垂直主動條紋(例如，垂直主動條紋761和762)之間形成第二開口(例如開口810)之後的製程結構剖面示意圖。其中，犧牲層(例如，犧牲層420、430和440)經由第二開口暴露於外。形成由複數個導電條紋(例如，導電條紋451、452、453和454)所構成的頂部階層，以及由複數個導電條紋(例如，導電條紋411、412、413和414)所構成的底部階層。其中，構成頂部階層的導電條紋和構成底部階層的導電條紋與閘介電層(例如，閘介電層655、656、657、658、615、616、617和618)接觸。且構成頂部階層的導電條紋以及構成底部階層的導電條紋，係沿著垂直X-Z階層的Y方向設置。

圖9係繪示在移除經由第二開口暴露於外的複數個犧牲層，藉以在絕緣層(例如，絕緣層415、425、435和445)之間形成複數個水平開口(例如，水平開口905)之後的製程結構剖面示意圖。製程中的此步驟留下黏著於垂直主動條紋(例如，垂直主動條紋761和762)上的絕緣層以及複數個水平開口(例如，水平開口905)。其中，水平開口905可用來形成字線(WLs)。犧牲層可藉由使用磷酸(H₃PO₄)作為蝕刻劑的蝕刻製程移除。磷酸對於使用於犧牲層中的氮化矽材質、使用於絕緣層的氧化物材質，以及使用於頂部導電層和底部導電層的N+摻雜多晶矽材質，具有相當高的選擇性。

圖10係繪示在水平開口中的垂直主動條紋的側壁表面上形成記憶層(例如，記憶層441m、442m、443m和444m)；再經由第二開口(例如開口810)於記憶層上沉積導電材質(例如導電材質1001)之後的製程結構剖面示意圖。此一導電材質可以包括氮化鈦(TiN)和鎢(W)。其中，第二開口的側壁上可能餘留多餘的導電材質。

圖11係繪示在移除餘留在第二開口側壁上的多餘的導電材質之後的製程結構剖面示意圖。其中，可以採用，例如等向性蝕刻，來移除多餘的導電材質。經過此一移除步驟，只有位於水平開口中的導電材質會被餘留下來。藉以，在這些水平開口中，形成複數個由多個導電條紋所構成的階層。這些階層包括複數個由多個導電條紋(例如，導電條紋421、422、423、424、431、432、433、434、441、442、443和444)所構成的中間階層(WLs)。而構成這些中間階層的導電條紋，其側壁表面會與記憶層接觸。且構成這些中間階層的導電條紋，係沿著垂直X-Z平面的Y方向設置。

圖12係繪示在第二開口(例如開口810)中，以及在絕緣層(例如，絕緣層455)上，形成絕緣材料(例如，絕緣材料1270)之後的製程結構剖面示意圖。

圖13係繪示在蝕刻絕緣材料(例如，絕緣材料1270和455)之後的製程結構剖面示意圖。其中，蝕刻製程停止於導電條紋(例如451、452、453和454)的頂部階層和垂直主動條紋(例如，垂直主動條紋761和762)的頂部。此一製程步驟，形成了複數個由多個導電條紋所構成的堆疊。每一個導電條紋的堆疊，包括導電條紋(例如，導電條紋411、412、413或414)的底部階層(GSL)、複數個導電條紋(例如，導電條紋441、442、443或444)的中間階層(WLs)以及導電條紋(例如，導電條紋451、452、453 或454)的頂部階層(SSL)。閘介電層(例如，閘介電層615、616、617、618、655、656、657和658)形成於垂直主動條紋與構成頂部階層之導電條紋及構成底部階層之導電條紋的側壁表面之間的交錯處的介面區中。

圖14係繪示在形成間隙壁(例如間隙壁1481、1483、1485和1487)之後的製程結構剖面示意圖。其中，這些間隙壁係用來隔離垂直主動條紋(例如，垂直主動條紋761和762)和導電條紋(例如，導電條紋451、452、453和454)的頂部階層。這些間隙壁可以是一種薄層介電襯裡，且可包含氧化物材質或氮化矽材質。

圖15係繪示在導電條紋(例如，導電條紋451、452、453和454)的頂部階層上方形成金屬矽化物層(例如，金屬矽化物層1591,1593,1595和1597)；以及/或在垂直主動條紋(例如，垂直主動條紋761和762)頂部上形成金屬矽化物層(例如，金屬矽化物層1592和1596)之後的製程結構剖面示意圖。其中，這些金屬矽化物層可以包括鈦(Ti)、鈷(Co)和鎳(Ni)。繼續製程步驟以完成三維立體記憶體陣列的製備。

圖16至圖27係根據本發明的另一實施例所繪示，製作記憶體元件的一系列製程結構剖面示意圖。圖4至圖15繪示的製程所製備的記憶體元件包含介電層，設於垂直主動條紋與構成頂部階層之導電條紋的側壁表面之間的交錯處的介面區中，以及設於垂直主動條紋與構成底部階層之導電條紋的側壁表面之間的交錯處介面區的中。與其相比，圖16至圖27繪示的製程所製備的記憶體元件包含介電層，設於垂直主動條紋與僅構成頂部階層之導電條紋的側壁表面之間的交錯處介面區中。在上述兩實施例之中，相同的元件符號代表相同元件。

圖16係沿著X-Z平面所繪示的記憶體元件半成品的結構剖面示意圖。在圖16中，記憶體元件包括位於積體電路基材上方的，複數個用來形成字線(WLs)的犧牲層(例如，犧牲層420、430和440)以及用來形成接地選擇線(GSL)的犧牲層(例如，犧牲層410a)。其中，這些犧牲層和導電層彼此被絕緣層(例如，絕緣層405、415、425、435、445和445)所隔離。用來形成字線(WLs)的複數個犧牲層和用來形成接地選擇線(GSL)的犧牲層可包含氮化矽。而有關硬罩幕層(例如，硬罩幕層460)以及頂部導電層(例如，導電層450)的詳細內容，請參照圖4的相關描述。

圖17係繪示在蝕刻犧牲層及導電層以形成複數個第一開口(例如開口510和520)之後的製程結構剖面示意圖。其中，第一開口穿透頂部導電層(450)、用來形成字線的複數個犧牲層(例如，犧牲層420、430和440)以及用來形成接地選擇線(GSL)的犧牲層(例如，犧牲層410a)。而這些第一開口，係用來形成複數個垂直主動條紋。

圖18係繪示在第一開口(例如，開口510和520)中之頂部導電層的側壁表面上，形成閘介電層(例如，閘介電層655、656、657和658)之後的製程結構剖面示意圖。其中，閘介電層以及製備閘介電層的熱氧化製程，已於圖6中具體描述，在此不再贅述。其中，熱氧化製程並不會在用來形成接地選擇線(GSL)的犧牲層(例如，犧牲層410a)上形成氧化矽材質層。

圖19係繪示在第一開口之中形成複數個垂直主動條紋(例如，垂直主動條紋761和762)之後的製程結構剖面示意圖。其中，這些個垂直主動條紋與形成在頂部導電層之側壁表面上的閘介電層(例如，閘介電層655、656、657和658)接觸。硬罩幕層(例如，硬罩幕層460)則，如圖7所繪示，已被平坦化。

圖20係繪示在蝕刻犧牲層及導電層，藉以在相鄰的垂直主動條紋(例如，垂直主動條紋761和762)之間形成第二開口(例如開口810)之後的製程結構剖面示意圖。其中，用來形成字線的複數個犧牲層(例如，犧牲層420、430和440)以及用來形成接地選擇線(GSL)的犧牲層(例如，犧牲層410a)經由第二開口暴露於外。並形成由多個導電條紋(例如，導電條紋451、452、453和454)所構成的頂部階層。其中，構成頂部階層的導電條紋與閘介電層(例如，閘介電層655、656、657和658)接觸。

圖21係繪示在移除經由第二開口暴露於外的複數個犧牲層，藉以在絕緣層(例如，絕緣層415、425、435和445)之間形成複數個水平開口(例如，水平開口905)之後的製程結構剖面示意圖。經過這個製程步驟，黏著於垂直主動條紋(例如，垂直主動條紋761和762)上的絕緣層被餘留下來，藉以形成位於絕緣層之間的複數個水平開口(例如，水平開口905和906)。其中，水平開口905係用來形成字線(WLs)；而水平開口906則係用來形成接地選擇線(GSL)。

圖22係繪示在水平開口中的垂直主動條紋的側壁表面上，形成用來形成字線(WLs)的記憶層(例如，記憶層441m、442m、443m和444m)，以及形成用來形成接地選擇線(GSL)的記憶層(例如，記憶層411m、412m、413m和414m)；再經由第二開口(例如開口810)於記憶層上沉積導電材質(例如導電材質1001)之後的製程結構剖面示意圖。此一導電材質可以包括氮化鈦和鎢。第二開口的側壁上可能餘留多餘的導電材質。

圖23係繪示在移除遺留在第二開口側壁上的多餘導電材質之後的製程結構剖面示意圖。其中，可以採用，例如等向性蝕刻，來移除多餘的導電材質。經過此一移除步驟，只有位於水平開口中的導電材質會被餘留下來。藉以，在水平開口中，形成複數個由多個導電條紋所構成的階層。這些階層，包括複數個由導電條紋(例如，導電條紋421、422、423、424、431、432、433、434、441、442、443和444)所構成的中間階層(WLs)，以及一個由導電條紋(例如，導電條紋411a、412a、413a和414a)所構成的底部階層(GSL)。而構成這些中間階層的導電條紋和構成底部階層的導電條紋，其側壁表面分別與記憶層(例如，記憶層411m、412m、413m、414m、441m、442m、443m和444m)接觸。

圖24係繪示在第二開口(例如開口810)中，以及在絕緣層(例如，絕緣層455)上，形成絕緣材料(例如，絕緣材料1270) 之後的製程結構剖面示意圖。

圖25係繪示在蝕刻絕緣材料(例如，絕緣材料1270和455)之後的製程結構剖面示意圖。其中，蝕刻製程停止於導電條紋(例如451、452、453和454)的頂部階層和垂直主動條紋(例如，垂直主動條紋761和762)的頂部。此一製程步驟形成了複數個由多個導電條紋所構成的堆疊。每一個堆疊，包括一個導電條紋(例如，導電條紋411a、412a、413a或414a)的底部階層(GSL)、複數個導電條紋(例如，導電條紋441、442、443或444)的中間階層(WLs)以及一個導電條紋(例如，導電條紋451、452、453或454)的底部階層(GSL)。閘介電層(例如，閘介電層655、656、657和658)，形成於垂直主動條紋與構成頂部階層之導電條紋的側壁表面之間的交錯處介面區中。包含電荷儲存結構的記憶層(例如，記憶層411m、412m、413m和414m)，則形成於垂直主動條紋與構成底部階層之導電條紋的側表面之間的交錯處介面區中。

圖26係繪示在形成間隙壁(例如間隙壁1481、1483、1485和1487)之後的製程結構剖面示意圖。其中，這些間隙壁係用來隔離垂直主動條紋(例如，垂直主動條紋761和762)與導電條紋(例如，導電條紋451、452、453和454)的頂部階層。這些間隙壁可以是一種薄層介電襯裡，且可包含氧化物材質或氮化矽材質。

圖27係繪示在導電條紋(例如，導電條紋451、452、453和454)的頂部階層上方形成金屬矽化物層(例如，金屬矽化物層1591,1593,1595,1597)；以及/或在垂直主動條紋(例如，垂直主動條紋761和762)頂部形成金屬矽化物層(例如，金屬矽化物層1592和1596)之後的製程結構剖面示意圖。其中，這些金屬矽化物層可以包括，鈦、鈷和鎳。後續，再繼續其他製程步驟，以完成三維立體記憶體陣列的製備。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。