CN111418065A - 存储器单元、存储器阵列以及形成存储器阵列的方法 - Google Patents

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Abstract

一些实施例包含一种存储器单元，所述存储器单元具有导电栅极，并且具有邻近于所述导电栅极的电荷阻挡区域。所述电荷阻挡区域包含氮氧化硅和二氧化硅。电荷存储区域邻近于所述电荷阻挡区域。隧穿材料邻近于所述电荷存储区域。沟道材料邻近于所述隧穿材料。所述隧穿材料位于所述沟道材料与所述电荷存储区域之间。一些实施例包含存储器阵列。一些实施例包含形成组合件(例如，存储器阵列)的方法。

Description

存储器单元、存储器阵列以及形成存储器阵列的方法
技术领域
存储器单元(例如，NAND存储器单元)、存储器阵列(例如，NAND存储器阵列)以及形成存储器阵列的方法。
背景技术
存储器为电子系统提供数据存储。闪速存储器是一种类型的存储器，并且在现代计算机和装置中具有许多用途。例如，现代个人计算机可以具有存储在闪速存储器芯片上的BIOS。作为另一个实例，计算机和其它装置利用固态驱动器中的闪速存储器替代常规的硬盘驱动器变得越来越普遍。作为又另一个实例，闪速存储器在无线电子装置中很受欢迎，因为其使制造商能够在新通信协议变得标准化时对其进行支持，并能够提供远程升级装置以增强特征的能力。
NAND可以是闪速存储器的基本架构，并且可以被配置成包括竖直堆叠的存储器单元。
在具体地描述NAND之前，更一般地描述集成布置内的存储器阵列的关系可能是有帮助的。图1示出了现有技术装置100的框图，所述现有技术装置包含存储器阵列102，所述存储器阵列具有沿着存取线104(例如，用于传导信号WL0到WLm的字线)和第一数据线106(例如，用于传导信号BL0到BLn的位线)的以行和列布置的多个存储器单元103。存取线104和第一数据线106可以用于向存储器单元103传送信息并从所述存储器单元传送信息。行解码器107和列解码器108对地址线109上的地址信号A0到AX进行解码，以确定存储器单元103中的哪些存储器单元将被存取。感测放大器电路115操作以确定从存储器单元103读取的信息的值。I/O电路117在存储器阵列102与输入/输出(I/O)线105之间传送信息值。I/O线105上的信号DQ0到DQN可以表示从存储器单元103读取或写入到所述存储器单元的信息值。其它装置可以通过I/O线105、地址线109或控制线120与装置100通信。存储器控制单元118用于控制将对存储器单元103执行的存储器操作，并利用控制线120上的信号。装置100可以分别在第一电源线130和第二电源线132上接收电源电压信号Vcc和Vss。装置100包含选择电路140和输入/输出(I/O)电路117。选择电路140可以通过I/O电路117对信号CSEL1到CSELn做出响应，以选择第一数据线106和第二数据线113上的信号，所述信号可以表示有待从存储器单元103读取或有待编程到所述存储器单元中的信息的值。列解码器108可以基于地址线109上的A0到AX地址信号选择性地激活CSEL1到CSELn信号。选择电路140可以选择第一数据线106和第二数据线113上的信号，以在读取操作和编程操作期间提供存储器阵列102与I/O电路117之间的通信。
图1的存储器阵列102可以是NAND存储器阵列，并且图2示出了可以用于图1的存储器阵列102的三维NAND存储器装置200的框图。装置200包括多串电荷存储装置。在第一方向(Z-Z')上，每串电荷存储装置可以包括例如彼此上下堆叠的三十二个电荷存储装置，其中每个电荷存储装置对应于例如三十二分层(例如，分层0-分层31)之一。相应串的电荷存储装置可以共享公共沟道区域，如形成于相应的半导体材料(例如，多晶硅)柱中的公共沟道区域，电荷存储装置串绕所述半导体材料柱形成。在第二方向(X-X')上，例如所述多个串的十六个第一组中的每个第一组可以包括例如共享多条(例如，三十二条)存取线(即，“全局控制栅极(CG)线”，也称为字线，WL)的八个串。存取线中的每条存取线可以耦接分层内的电荷存储装置。当每个电荷存储装置包括能够存储两位信息的单元时，由相同的存取线耦接(并且因此对应于相同的分层)的电荷存储装置可以被逻辑分组为例如两页，如P0/P32、P1/P33、P2/P34等。在第三方向(Y-Y')上，例如所述多个串的八个第二组中的每个第二组可以包括由八条数据线中的对应的一条数据线耦接的十六个串。存储器块的大小可以包括1,024页，并且总计约16MB(例如，16条WL×32个分层×2位＝1,024页/块，块大小＝1,024页×16KB/页＝16MB)。串、分层、存取线、数据线、第一组、第二组和/或页的数量可以大于或小于图2所示出的数量。
图3示出了图2的3D NAND存储器装置200的存储器块300在X-X'方向上的横截面视图，包含关于图2所描述的十六个第一组串之一中的十五个电荷存储装置串。存储器块300中的所述多个串可以被分组为多个子集310、320、330(例如，图块列)，如图块列I、图块列j和图块列K，其中每个子集(例如，图块列)包括存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可以耦接到所述多个串的SGD。例如，全局SGD线340可以通过多个(例如，三个)子SGD驱动器332、334、336中的对应的子SGD驱动器耦接到多个(例如，三个)子SGD线342、344、346，其中每个子SGD线对应于相应的子集(例如，图块列)。子SGD驱动器332、334、336中的每一个可以独立于其它部分块的那些子SGD驱动器而同时耦接或切断对应的部分块(例如，图块列)的串的SGD。全局源极侧选择栅极(SGS)线360可以耦接到所述多个串的SGS。例如，全局SGS线360可以通过多个子SGS驱动器322、324、326中的对应的子SGS驱动器耦接到多个子SGS线362、364、366，其中每个子SGS线对应于相应的子集(例如，图块列)。子SGS驱动器322、324、326中的每一个可以独立于其它部分块中的那些部分块而同时耦接或切断对应的部分块(例如，图块列)的串的SGS。全局存取线(例如，全局CG线)350可以耦接对应于所述多个串中的每个串的相应分层的电荷存储装置。每个全局CG线(例如，全局CG线350)可以通过多个子串驱动器312、314和316中的对应的子串驱动器耦接到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每个子串驱动器可以独立于其它部分块和/或其它分层中的那些部分块和那些分层而同时耦接或切断对应于相应的部分块和/或分层的电荷存储装置。对应于相应的子集(例如，部分块)和相应的分层的电荷存储装置可以包括电荷存储装置的“部分分层”(例如，单个“图块”)。对应于相应的子集(例如，部分块)的串可以耦接到子源极372、374和376中的对应的子源极(例如，“图块源极”)，其中每个子源极耦接到相应的电源。
可替代地，参考图4的示意图示描述了NAND存储器装置200。
存储器阵列200包含字线2021到202N以及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每个NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可以使用浮栅材料(例如，多晶硅)来存储电荷，或者可以使用电荷俘获材料(例如，氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202和串206的交叉点处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每个NAND串206的电荷存储晶体管208在源极选择装置(例如，源极侧选择栅极，SGS)210与漏极选择装置(例如，漏极侧选择栅极，SGD)212之间串联连接源极到漏极。每个源极选择装置210位于串206和源极选择线214的交叉点处，而每个漏极选择装置212位于串206和漏极选择线215的交叉点处。选择装置210和212可以是任何适合的存取装置，并且在图1中用方框一般性地展示。
每个源极选择装置210的源极连接到公共源极线216。每个源极选择装置210的漏极连接到对应的NAND串206的第一电荷存储晶体管208的源极。例如，源极选择装置2101的漏极连接到对应的NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每个漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。例如，漏极选择装置2121的漏极连接到位线2281。每个漏极选择装置212的源极连接到对应的NAND串206的最后电荷存储晶体管208的漏极。例如，漏极选择装置2121的源极连接到对应的NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区域234和控制栅极236。电荷存储晶体管208将其控制栅极236耦接到字线202。电荷存储晶体管208的列是耦接到给定位线228的NAND串206内的那些晶体管。电荷存储晶体管208的行是通常耦接到给定字线202的那些晶体管。
将令人期望的是，开发经过改进的存储器单元设计、经过改进的存储器阵列架构(例如，经过改进的NAND架构)以及用于制造经过改进的存储器单元和经过改进的存储器阵列架构的方法。
附图说明
图1示出了具有带存储器单元的存储器阵列的现有技术存储器装置的框图。
图2示出了图1的呈3D NAND存储器装置形式的现有技术存储器阵列的示意图。
图3示出了图2的现有技术3D NAND存储器装置在X-X'方向上的横截面视图。
图4是现有技术NAND存储器阵列的示意图。
图5-16是处于用于制造示例组合件的示例方法的示例工艺步骤的构造区域的图解横截面视图。
图6A和13A分别是沿着图6和13的线A-A的图解俯视图。
具体实施方式
一些实施例包含具有电荷阻挡区域的存储器单元，所述电荷阻挡区域包括氮氧化硅。电荷阻挡区域可以另外包括二氧化硅。一些实施例包含具有垂直堆叠的存储器单元的存储器阵列(例如，NAND存储器阵列)。存储器单元可以包含包括氮氧化硅的电荷阻挡区域。存储器单元还包含电荷存储区域，其中竖直堆叠的电荷存储区域通过绝缘材料的中间区域彼此间隔开。一些实施例包含形成存储器单元和存储器阵列的方法。参考图5-16描述示例方法，并且参考图16描述示例架构。
参考图5，构造(即，组合件、架构等)10包含交替的第一层14和第二层16的堆叠12。第一层14包括第一材料18，并且第二层16包括第二材料20。第一材料18可以是牺牲材料(例如，氮化硅)，并且第二材料20可以是绝缘材料(例如，二氧化硅)。
层14和16可以具有任何适合的厚度；并且可以具有彼此相同的厚度或相对于彼此不同的厚度。在一些实施例中，层14和16可以具有处于约10纳米(nm)到约400nm的范围内的竖直厚度。在一些实施例中，第一层14可以比第二层16厚。例如，在一些实施例中，第一层14可以具有处于约20nm到约40nm的范围内的厚度，并且第二层16可以具有处于约15nm到约30nm的范围内的厚度。
第一层14的牺牲材料18中的一些牺牲材料最终被存储器单元栅极的导电材料替代。因此，层14最终可以对应于NAND配置的存储器单元层。NAND配置将包含存储器单元串(即NAND串)，其中所述串中的存储器单元的数量由竖直堆叠的层14的数量确定。NAND串可以包括任何适合数量的存储器单元层。例如，NAND串可以具有8个存储器单元层、16个存储器单元层、32个存储器单元层、64个存储器单元层、512个存储器单元层、1024个存储器单元层等。竖直堆叠12被示出为向外延伸超过所述堆叠的所展示区域，以指示可能存在比图5的图中具体地展示的竖直堆叠层更多的竖直堆叠层。
堆叠12被示出支撑在基底22上方。基底22可以包括半导体材料；并且可以例如包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底22可以被称为半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，所述半导体材料包含但不限于如半导体晶圆(单独地或在包括其它材料的组合件中)和半导体材料层(单独地或在包括其它材料的组合件中)等块状半导体材料。术语“衬底”指代任何支撑结构，包含但不限于以上所描述的半导体衬底。在一些应用中，基底22可以对应于含有一或多种与集成电路制造相关联的材料的半导体衬底。此类材料可以包含例如难熔金属材料、屏障材料、扩散材料、绝缘体材料等中的一或多种。
在堆叠12与基底22之间设置有间隙，以指示可以在堆叠12与基底22之间设置其它组件和材料。此类其它组件和材料可以包括堆叠的另外的层、源极线层、源极侧选择栅极(SGS)等。
参考图6，开口24穿过堆叠12形成。所述开口最终用于制造与存储器阵列的竖直堆叠存储器单元相关联的沟道材料柱，并且在一些实施例中可以被称为柱开口。当从上方观察时，开口24可以具有任何适合的配置；并且在一些示例实施例中可以是圆形、椭圆形、多边形等。图6A示出了所展示构造区域10的顶层16的一部分的俯视图，并且展示了示例配置，其中当从上方观察时，开口24是圆形形状的。在一些实施例中，开口24可以被称为第一开口，以便将其与在稍后工艺阶段形成的其它开口区分开。
参考图7，第一层14的材料18沿着开口24凹陷以形成间隙(即，腔)26。在一些实施例中，第一层14的材料18可以包括氮化硅、基本上由氮化硅组成或由氮化硅组成；并且第二层16的材料20可以包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。在此类实施例中，可以相对于利用磷酸的材料20选择性地蚀刻材料18。术语“选择性蚀刻”意指一种材料比另一种材料被移除得更快，并且包含但不限于相对于另一种材料对一种材料100％选择的蚀刻工艺。在所示出的实施例中，在图7的加工阶段，材料18的前表面是弯曲且凹的。在其它实施例中，此类前表面可以是凸的、笔直的或任何其它适合的形状。
间隙26竖直地位于第二层16的材料20的区段28之间。在一些实施例中，材料20的区段28可以被称为突出部(ledge)28。突出部28位于间隙26的上方和下方。
突出部28具有上部(即顶部)表面29、下部(即底部)表面31和侧壁表面33。侧壁表面33沿着开口24，并且在顶部表面29与底部表面31之间延伸。
参考图8，沿着间隙26的第一层14的边缘被氧化以形成电荷阻挡区域30。在一些实施例中，材料18包括氮化硅、基本上由氮化硅组成或由氮化硅组成。此类材料18的氧化可以利用至少约700℃的温度(但不限于至少约700℃，并且如果适合的氧化条件实现所期望的电性质和/或其它性质，则可以更低)；并且可以包含或可以不包含等离子体和蒸汽中的一或两种。如果利用蒸汽，则所述工艺可以包括原位蒸汽生成(ISSG)。在所展示的实施例中，氧化形成电荷阻挡区域30，以包括两种不同的材料32和34，其中材料之间的边界用虚线35示意性地展示。材料32可以包括氮氧化硅、基本上由氮氧化硅组成或由氮氧化硅组成；并且材料34可以包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。利用虚线35来指示材料32与34之间的边界可以是氧氮化硅与二氧化硅之间的突变界面，或者可以是梯度。在一些实施例中，电荷阻挡区域30的部分至少可以通过沉积一或多种适合的材料(例如，二氧化硅)来形成，然后通过适当的蚀刻来获得所期望的形状(例如，类似于图8中所示出的电荷阻挡区域30的凸弯曲形状的形状、凹弯曲形状、笔直形状等)。
电荷阻挡区域30沿着间隙26竖直地延伸，并且具有水平厚度T1。此类水平厚度可以具有任何适合的尺寸，并且在一些实施例中可以处于约40埃
Figure BDA0002512969510000061
到约
Figure BDA0002512969510000062
的范围内。电荷阻挡区域的氮氧化硅材料32具有水平厚度T2；并且电荷阻挡区域的二氧化硅材料34具有水平厚度T3。在一些实施例中，水平厚度T2将为水平厚度T3的至少约两倍。在一些实施例中，水平厚度T2将处于约20埃
Figure BDA0002512969510000063
到约
Figure BDA0002512969510000064
的范围内；并且水平厚度T3将处于约
Figure BDA0002512969510000065
到约
Figure BDA0002512969510000066
的范围内。在一些实施例中，水平厚度T2和T3可以被称为第一水平厚度和第二水平厚度，以便将其彼此区分开。
参考图9，电荷存储材料36形成于开口24内(例如，沉积于开口内)。电荷存储材料可以包括任何一或多种适合的组合物；并且在一些实施例中可以包括电荷俘获材料，如氮化硅、氮氧化硅、导电纳米点等。在替代性实施例(未示出)中，电荷存储材料可以被配置为浮栅材料(例如，多晶硅)。本领域普通技术人员理解术语“电荷俘获”；并且将理解“电荷俘获器”可以指代可以可逆地捕获电荷载流子(例如，电子或空穴)的能量阱。
在一些示例实施例中，电荷存储材料36可以包括氮化硅、基本上由氮化硅组成或由氮化硅组成。
参考图10，电荷存储材料36用适合的蚀刻图案化，以从开口24的中心移除材料36，同时将材料36留在间隙26内。材料36的剩余部分可以被认为是电荷存储区域38(例如，电荷俘获区域)。区域38沿着电荷阻挡区域30。
参考图11，隧穿材料40、42和44沿着开口24的外周边形成。隧穿材料可以充当电荷载流子在编程操作、擦除操作等期间隧穿或以其它方式通过的材料。在一些情况下，隧穿材料中的一或多种隧穿材料可以被称为栅极介电材料，或简单地称为介电材料。在所展示的实施例中，利用了三种隧穿材料。在其它实施例中，可能存在少于三种隧穿材料；并且在又其它实施例中，可能存在多于三种隧穿材料。在一些实施例中，隧穿材料40、42和44可以被带隙工程化成具有所期望的电荷隧穿性质。隧穿材料42在组成上不同于材料40和44。在一些实施例中，材料40和44可以在组成上彼此不同，并且在其它实施例中可以在组成上彼此相同。
在一些示例实施例中，隧穿材料42可以包括氮化硅，并且隧穿材料40和44可以包括二氧化硅。在一些示例实施例中，隧穿材料40可以包括氮氧化硅和二氧化硅中的一或两种，隧穿材料42可以包括氮化硅，并且隧穿材料44可以包括二氧化硅。
在一些实施例中，隧穿材料40、42和44可以分别被称为第一隧穿材料、第二隧穿材料和第三隧穿材料。
第一隧穿材料40可以通过氧化电荷存储材料36的暴露边缘来形成。因此，第一隧穿材料40完全包含在间隙(即腔)26内。在第一隧穿材料40完全包含在间隙26内的实施例中，第一隧穿材料40具有直接抵靠突出部28的底部表面31的上部表面，并且具有直接抵靠突出部28的顶部表面29的下部表面。
第二隧穿材料42沿着开口24的周边边缘竖直地延伸，并且直接抵靠突出部28的侧壁边缘33。
参考图12，沟道材料46形成于开口24内并沿着隧穿材料40、42和44。在所展示的实施例中，沟道材料46直接抵靠隧穿材料44。沟道材料46可以包括任何适合的适当掺杂的一或多种半导体材料；并且在一些实施例中可以包括硅、锗、III/V半导体材料(例如，磷化镓)等中的一或多种。
在所展示的实施例中，沟道材料46衬在开口24的周边，并且绝缘材料48填充开口24的剩余内部区域。绝缘材料48可以包括任何适合的组合物或组合物的组合，如二氧化硅。沟道材料46的所展示的配置可以被认为是中空的沟道配置，因为绝缘材料48设置在沟道配置中的“空洞”内。在其它实施例中，沟道材料可以被配置为实心柱。
沟道材料46沿着开口24的周边竖直地延伸；或换句话说，竖直地延伸穿过堆叠12。在所展示的实施例中，沟道材料46沿着竖直方向蜿蜒。沿着绝缘第二层16的介电材料20的沟道材料46的区段相对于开口24侧向向内突出(如用箭头49示意性地展示的)，并且沿着第一层14的沟道材料46的区段相对于开口24向外突出(如用箭头51示意性地展示的)。
参考图13，第二开口50穿过堆叠12形成。第二开口50延伸穿过材料20的部分，并穿过在利用图8的氧化之后保留的材料18的部分，以形成电荷阻挡区域30。
图13A示出了构造10的所展示区域的顶部层16的一部分的俯视图，并且展示了第二开口50被配置为狭缝(即，沟槽)的示例配置。
参考图14，沿着开口50的侧面暴露的材料18(图13)被移除以留下腔52。此类移除可以利用任何适合的处理，并且在一些实施例中可以在湿式蚀刻中利用磷酸。
参考图15，介电屏障材料54沉积于开口50内。介电屏障材料54衬在开口50的周边边缘，并且衬在腔52的周边边缘。介电屏障材料54可以包括任何适合的一或多种组合物；并且在一些实施例中可以包括一或多种高k材料(其中术语高k意指介电常数大于二氧化硅的介电常数)。可以并入到介电屏障材料中的示例组合物是氧化铪、氧化锆、氧化铝、硅酸铪、硅酸锆、氧化钛、氧化钆、氧化铌、氧化钽等。
导电材料56和58设置在带衬里的开口50和带衬里的腔52内。导电材料56和58可以包括任何适合的一或多种导电组合物，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属的组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多种。在一些实施例中，导电材料56可以包括氮化钛、基本上由氮化钛组成或由氮化钛组成；并且导电材料58可以包括钨、基本上由钨组成或由钨组成。
参考图16，从开口50的中心区域内移除导电材料56和58，同时将导电材料56和58留在腔52内。随后，在开口50的中心区域内形成绝缘材料60。绝缘材料60可以包括任何适合的一或多种组合物；并且在一些实施例中可以包括氧化硅、基本上由氧化硅组成或由氧化硅组成。
在所示出的实施例中，介电屏障材料54沿着开口50的边缘保留。在其它实施例中，介电屏障材料54可以在用于移除导电材料56和58的蚀刻期间被移除；并且因此可以仅在与图16的工艺阶段类似的工艺阶段保留在腔52内。
保留在腔52内的导电材料56和58一起形成导电区域62。尽管所展示的导电区域62包括两种导电材料(56和58)，但是在其它实施例中，类似的导电区域可以仅包括单种导电材料，或者可以包括两种以上导电材料。
腔52内的导电区域62的端部分可以对应于导电栅极64，并且导电区域62的其它部分可以对应于字线66。字线沿着层14，并且因此在一些实施例中，层14可以被称为字线层。此类字线层可以被认为与图16的堆叠12内的绝缘层16交替。
导电栅极64连同介电屏障材料54、电荷阻挡区域30、电荷存储区域38、隧穿材料40、42和44以及沟道材料46可以并入到存储器单元70中。在一些实施例中，此类存储器单元可以是NAND存储器单元。所展示的存储器单元一个竖直地堆叠在另一个的顶部上，并且可以是NAND串的一部分。存储器单元70可以被认为表示可以跨存储器阵列制造的大量基本上相同的存储器单元(其中术语“基本上相同”意指在制造和测量的合理公差内相同)；例如，类似于以上参考图1-4所描述的那些的NAND存储器阵列。
在操作时，电荷存储区域38可以被配置成将信息存储在存储器单元70中。存储在单独的存储器单元70中的信息的值(其中术语“值”表示一位或多位)可以基于存储在电荷存储区域中的电荷量(例如，电子的数量)。单独的电荷存储区域38内的电荷量可以至少部分地基于施加到相关联的栅极64的电压值和/或基于施加到相关联的沟道材料46的电压值来控制(例如，增加或减少)。
隧穿材料40、42和44一起形成存储器单元70的隧穿区域72。此类隧穿区域可以被配置成允许电荷(例如，电子)在电荷存储区域38与沟道材料46之间进行所期望的隧穿(例如，运输)。隧穿区域72可以被配置(即，工程化)成实现选定的标准，例如但不限于等效氧化物厚度(EOT)。EOT依据代表性物理厚度来量化隧穿区域的电性质(例如，电容)。例如，可以将EOT定义为将需要具有与给定电介质(例如，隧穿区域72)相同的电容密度的理论二氧化硅层的厚度，从而忽略泄漏电流和可靠性考虑。
电荷阻挡区域30邻近于电荷存储区域38，并且可以提供阻挡电荷从电荷存储区域38流向栅极64的机制。介电屏障材料54设置在电荷阻挡区域30与栅极64之间，并且可以用于抑制电子从栅极64朝电荷存储区域38的反向隧穿。在一些实施例中，介电屏障材料54可以被认为在存储器单元70内形成介电屏障区域。
在图16的所展示的实施例中，沟道材料46以类似于以上参考图12所讨论的方式沿着竖直方向蜿蜒。具体地说，沿着字线层14的沟道材料46的区域(即区段)朝导电栅极64侧向向外延伸(如箭头51所表示的)，并且沿着绝缘层16的沟道材料46的区域(即区段)侧向向内延伸(如箭头49所表示的)。而且，在所展示的实施例中，导电区域62具有沿着介电屏障材料54的凹竖直面73；并且与蜿蜒的沟道材料46的向外延伸区段共形。
可以利用本文所描述的实施例来形成竖直蜿蜒的沟道材料46、弯曲隧穿区域72、弯曲电荷存储区域36、弯曲电荷阻挡区域30、弯曲介电屏障材料54和沿着栅极区域的弯曲面73；所有这些都示出在图16中。在其它实施例中，沟道材料可以是基本上竖直笔直的，隧穿区域72可以是基本上竖直笔直的，电荷存储区域36可以是基本上竖直笔直的，电荷阻挡区域30可以是基本上竖直笔直的，介电屏障材料54可以是基本上竖直笔直的和/或沿着栅极区域的面73可以是基本上竖直笔直的。
所展示的存储器单元70可以被认为是上部存储器单元和下部存储器单元。上部存储器单元的电荷存储区域(即，电荷存储结构)38可以被认为是与下部存储器单元的电荷存储区域(即，电荷存储结构)38竖直相邻的。竖直相邻的电荷存储区域38通过绝缘层16的中间区域(即突出部)28彼此竖直地间隔开。电荷存储区域38彼此的竖直分离可以减轻或防止公共NAND串内的相邻电荷存储区域之间的电荷泄漏；并且可以缓解电荷存储区域与其它组件(例如，相邻的电荷存储区域、控制栅极、沟道、隧道氧化物等)的耦接。相对于具有沿着NAND串的所有存储器单元延伸的连续电荷存储结构的常规NAND配置，此类可以实现实质性改进。示例改进可以包含经过改进的耐久性、读/写预算改进、快速电荷增益改进、快速电荷损失改进、单元到单元电容耦接的降低等中的一或多个。
以上所讨论的组合件和结构可以用在集成电路内(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；并且可以并入到电子系统中。此类电子系统可以用于例如存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块和专用模块，并且可以包含多层多芯片模块。电子系统可以是宽范围系统中的任何系统，例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视、手机、个人计算机、汽车、工业控制系统、飞行器等。
除非另外规定，本文所描述的各种材料、物质、组合物等可以用现在已知的或尚未开发的任何适合的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
可以利用术语“介电”和“绝缘”来描述具有绝缘电性质的材料。在本公开中，所述术语被认为是同义的。在一些情况下利用术语“介电”并且在其它情况下利用术语“绝缘”(或“电绝缘”)可能是为了提供本公开内的语言变化以简化随后的权利要求内的前提基础，而不是用于指示任何显著的化学差异或电差异。
附图中各个实施例的特定朝向仅用于说明性目的，并且在一些应用中，所述实施例可以相对于所示出的朝向旋转。本文所提供的描述以及随后的权利要求涉及在各个特征之间具有所描述的关系的任何结构，而不管所述结构是处于附图的特定朝向还是相对于此类朝向旋转。
为了简化附图，除非另有说明，否则附图的横截面视图仅展示了横截面平面内的特征，并且没有示出横截面平面后面的材料。
当一个结构在上文中被称为“位于另一结构上”、“邻近另一结构”或“抵靠另一结构”时，所述结构可以直接位于另一结构上，或者也可以存在中间结构。相比之下，当结构被称为“直接位于另一结构上”、“直接邻近另一结构”或“直接抵靠另一结构”时，不存在中间元件。
结构(例如，层、材料等)可以被称为“竖直地延伸”，以指示结构总体上从底层基底(例如，衬底)向上延伸。竖直延伸的结构可以相对于基底的上部表面基本上正交地延伸，或不如此延伸。
一些实施例包含一种存储器单元，所述存储器单元具有导电栅极，并且具有邻近于所述导电栅极的电荷阻挡区域。所述电荷阻挡区域包含氮氧化硅和二氧化硅。电荷存储区域邻近于所述电荷阻挡区域。隧穿材料邻近于所述电荷存储区域。沟道材料邻近于所述隧穿材料。所述隧穿材料位于所述沟道材料与所述电荷存储区域之间。
一些实施例包含一种组合件，所述组合件具有交替的绝缘层和字线层的竖直堆叠。所述字线层包括导电区域。电荷存储区域沿着所述导电区域。电荷阻挡区域位于所述电荷存储区域与所述导电区域之间。所述电荷阻挡区域包括沿着氮氧化硅竖直地延伸的二氧化硅。所述二氧化硅位于所述氮氧化硅与所述电荷存储区域之间。
一些实施例包含一种存储器阵列，所述存储器阵列具有交替的绝缘层和字线层的竖直堆叠。沟道材料沿着所述堆叠竖直地延伸。所述字线层包括导电区域。所述导电区域通过间隙与所述沟道材料间隔开。所述绝缘层包括至少位于所述间隙的部分的上方和下方的突出部。电荷存储区域处于所述间隙内。所述电荷存储区域通过所述突出部的中间区域彼此竖直地间隔开。电荷阻挡区域位于所述间隙内并且位于所述电荷存储区域与所述导电区域之间。所述电荷阻挡区域包括沿着氮氧化硅竖直地延伸的二氧化硅。所述二氧化硅位于所述氮氧化硅与所述电荷存储区域之间。
一些实施例包含一种形成组合件的方法。形成穿过交替的第一层和第二层的堆叠的第一开口。所述第一层包括第一材料，并且所述第二层包括第二材料。使所述第一层的所述第一材料沿着所述第一开口凹入以形成间隙。所述间隙竖直地位于所述第二层的所述第二材料的区段之间。所述第二层的所述第二材料的所述区段是位于所述间隙的上方和下方的突出部。沿着所述间隙氧化所述第一层的所述第一材料的边缘，以沿着所述第一材料的剩余部分形成电荷阻挡区域。在所述间隙内并沿着所述电荷阻挡区域形成电荷俘获区域。在所述第一开口内形成竖直延伸的隧穿材料。所述隧穿材料沿着所述第二层的所述第二材料的边缘并沿着所述电荷俘获区域延伸。在所述第一开口内并沿着所述隧穿材料形成沟道材料。形成穿过所述堆叠的第二开口，其中所述第二开口延伸穿过所述第一材料的剩余部分。移除所述第一材料的所述剩余部分以沿着所述第二开口形成腔。在所述腔内形成导电区域。

Claims (33)

1.一种存储器单元，其包括：
导电栅极；
电荷阻挡区域，所述电荷阻挡区域邻近于所述导电栅极；所述电荷阻挡区域包括氮氧化硅和二氧化硅；
电荷存储区域，所述电荷存储区域邻近于所述电荷阻挡区域；
隧穿材料，所述隧穿材料邻近于所述电荷存储区域；以及
沟道材料，所述沟道材料邻近于所述隧穿材料，所述隧穿材料位于所述沟道材料与所述电荷存储区域之间。
2.根据权利要求1所述的存储器单元，其中所述电荷阻挡区域包括靠近所述导电栅极的所述氮氧化硅，并且包括通过所述氮氧化硅与所述导电栅极间隔开的所述二氧化硅。
3.根据权利要求2所述的存储器单元，其中所述电荷阻挡区域的所述氮氧化硅直接抵靠介电屏障区域，并且其中所述介电屏障区域直接抵靠所述导电栅极的导电材料。
4.根据权利要求1所述的存储器单元，其中所述电荷阻挡区域的所述二氧化硅直接抵靠所述电荷存储区域。
5.根据权利要求1所述的存储器单元，其中所述电荷存储区域包括氮化硅，并且其中所述氮化硅直接抵靠所述电荷阻挡区域的所述二氧化硅。
6.根据权利要求1所述的存储器单元，其中所述电荷阻挡区域在所述导电栅极与所述电荷存储区域之间的厚度处于约
Figure FDA0002512969500000011
到约
Figure FDA0002512969500000012
的范围内，并且其中所述电荷阻挡区域的所述二氧化硅在所述导电栅极与所述电荷存储区域之间的厚度处于约
Figure FDA0002512969500000013
Figure FDA0002512969500000014
到约
Figure FDA0002512969500000015
的范围内。
7.一种组合件，其包括：
交替的绝缘层和字线层的竖直堆叠，所述字线层包括导电区域；
电荷存储区域，所述电荷存储区域邻近于所述导电区域；以及
电荷阻挡区域，所述电荷阻挡区域位于所述电荷存储区域与所述导电区域之间；所述电荷阻挡区域包括沿着氮氧化硅竖直地延伸的二氧化硅；所述二氧化硅位于所述氮氧化硅与所述电荷存储区域之间。
8.根据权利要求7所述的组合件，其包括沟道材料，所述沟道材料沿着所述堆叠竖直地延伸；并且其中所述电荷存储区域位于所述导电区域与所述沟道材料之间。
9.根据权利要求8所述的组合件，其中所述沟道材料沿着竖直方向蜿蜒，其中沿着所述绝缘层的所述沟道材料的区段向内突出，并且其中沿着所述导电层的所述沟道材料的区段向外突出。
10.根据权利要求9所述的组合件，其中所述导电区域具有凹竖直面。
11.根据权利要求7所述的组合件，其中所述电荷存储区域被配置为沿着所述导电区域的结构；其中所述结构通过所述绝缘层的中间区域彼此竖直地间隔开。
12.根据权利要求7所述的组合件，其包括介电屏障区域，所述介电屏障区域位于所述导电区域与所述电荷阻挡区域的所述氮氧化硅之间。
13.根据权利要求7所述的组合件，其中所述电荷阻挡区域的所述氮氧化硅具有介于所述电荷阻挡区域的所述二氧化硅与所述电荷存储区域之间的厚度，并且其中所述厚度处于约
Figure FDA0002512969500000021
到约
Figure FDA0002512969500000022
的范围内。
14.一种存储器阵列，其包括：
交替的绝缘层和字线层的竖直堆叠；
沟道材料，所述沟道材料沿着所述堆叠竖直地延伸；
所述字线层包括导电区域；所述导电区域通过间隙与所述沟道材料间隔开；
所述绝缘层包括至少位于所述间隙的部分的上方和下方的突出部；
电荷存储区域，所述电荷存储区域位于所述间隙内；所述电荷存储区域通过所述突出部的中间区域彼此竖直地间隔开；以及
电荷阻挡区域，所述电荷阻挡区域位于所述间隙内并且位于所述电荷存储区域与所述导电区域之间；所述电荷阻挡区域包括沿着氮氧化硅竖直地延伸的二氧化硅；所述二氧化硅位于所述氮氧化硅与所述电荷存储区域之间。
15.根据权利要求14所述的存储器阵列，其中所述沟道材料沿着竖直方向蜿蜒，其中沿着所述绝缘层的所述沟道材料的区段向内突出，并且其中沿着所述导电层的所述沟道材料的区段向外突出。
16.根据权利要求15所述的存储器阵列，其中所述导电区域具有凹竖直面。
17.根据权利要求14所述的存储器阵列，其中所述电荷存储区域包括氮化硅。
18.根据权利要求14所述的存储器阵列，其中所述电荷阻挡区域的所述氮氧化硅具有第一水平厚度，并且所述电荷阻挡区域的所述二氧化硅具有第二水平厚度；并且其中所述第一水平厚度是所述第一水平厚度的至少约两倍。
19.根据权利要求14所述的存储器阵列，其中隧穿材料沿着所述沟道材料延伸，并且其中所述绝缘突出部直接抵靠所述隧穿材料。
20.根据权利要求14所述的存储器阵列，其中所述隧穿材料是第一隧穿材料，并且其中所述第一隧穿材料邻近于所述电荷存储材料并且直接抵靠所述突出部的顶部表面和底部表面。
21.根据权利要求20所述的存储器阵列，其中所述突出部中的每个突出部具有侧壁表面，所述侧壁表面在所述突出部的所述顶部表面与所述底部表面之间延伸；包括位于所述第一隧穿材料与所述沟道材料之间的第二隧穿材料；并且其中所述第二隧穿材料沿着所述沟道材料竖直地延伸，并且直接抵靠所述突出部的侧壁表面。
22.根据权利要求21所述的存储器阵列，其包括第三隧穿材料，所述第三隧穿材料位于所述第二隧穿材料与所述沟道材料之间。
23.一种形成组合件的方法，所述方法包括：
形成穿过交替的第一层和第二层的堆叠的第一开口；所述第一层包括第一材料，并且所述第二层包括第二材料；
使所述第一层的所述第一材料沿着所述第一开口凹入以形成间隙；所述间隙竖直地位于所述第二层的所述第二材料的区段之间；所述第二层的所述第二材料的所述区段是位于所述间隙上方和下方的突出部；
沿着所述间隙氧化所述第一层的所述第一材料的边缘，以沿着所述第一材料的剩余部分形成电荷阻挡区域；
在所述间隙内并沿着所述电荷阻挡区域形成电荷俘获区域；
在所述第一开口内形成竖直延伸的隧穿材料，所述隧穿材料沿着所述第二层的所述第二材料的边缘并沿着所述电荷俘获区域延伸；
在所述第一开口内并邻近于所述隧穿材料形成沟道材料；
形成穿过所述堆叠的第二开口，其中所述第二开口延伸穿过所述第一材料的所述剩余部分；
移除所述第一材料的所述剩余部分以沿着所述第二开口形成腔；以及
在所述腔内形成导电区域。
24.根据权利要求23所述的方法，其中所述氧化利用原位蒸汽生成。
25.根据权利要求23所述的方法，其中所述氧化利用等离子体。
26.根据权利要求23所述的方法，其中所述第一材料包括氮化硅，并且其中所述第二材料包括二氧化硅。
27.根据权利要求23所述的方法，其中所述第一材料包括氮化硅，并且其中所述电荷阻挡区域包括氮氧化硅。
28.根据权利要求27所述的方法，其中所述电荷阻挡区域还包括二氧化硅。
29.根据权利要求28所述的方法，其中所述电荷阻挡区域的所述氮氧化硅具有第一水平厚度；其中所述电荷阻挡区域的所述二氧化硅具有第二水平厚度；并且其中所述第一水平厚度是所述第一水平厚度的至少约两倍。
30.根据权利要求28所述的方法，其中所述电荷阻挡区域的所述氮氧化硅的水平厚度处于约
Figure FDA0002512969500000051
到约
Figure FDA0002512969500000052
的范围内，并且其中所述电荷阻挡区域的所述二氧化硅的水平厚度处于约
Figure FDA0002512969500000053
到约
Figure FDA0002512969500000054
的范围内。
31.根据权利要求23所述的方法，其中所述沟道材料沿着竖直方向蜿蜒，其中沿着所述第二层的所述沟道材料的区段相对于所述第一开口侧向向内突出，并且沿着所述第一层的所述沟道材料的区段相对于所述第一开口侧向向外突出。
32.根据权利要求23所述的方法，其中所述隧穿材料是第二隧穿材料，并且所述方法进一步包括沿着所述电荷俘获区域的边缘形成第一隧穿材料；所述第一隧穿材料仅位于所述间隙内；所述第二隧穿材料位于所述第一隧穿材料与所述沟道材料之间；并且所述第二隧穿材料在组成上不同于所述第一隧穿材料。
33.根据权利要求32所述的方法，其进一步包括沿着所述第二隧穿材料形成第三隧穿材料；所述第三隧穿材料位于所述第二隧穿材料与所述沟道材料之间；并且所述第三隧穿材料在组成上不同于所述第二隧穿材料。
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