JP2010010596A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

Info

Publication number
JP2010010596A
JP2010010596A JP2008171009A JP2008171009A JP2010010596A JP 2010010596 A JP2010010596 A JP 2010010596A JP 2008171009 A JP2008171009 A JP 2008171009A JP 2008171009 A JP2008171009 A JP 2008171009A JP 2010010596 A JP2010010596 A JP 2010010596A
Authority
JP
Japan
Prior art keywords
film
hole
charge storage
silicon
storage layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008171009A
Other languages
English (en)
Inventor
Masaru Kito
大 木藤
Ryuta Katsumata
竜太 勝又
Takashi Kito
傑 鬼頭
Yoshiaki Fukuzumi
嘉晃 福住
Hiroyasu Tanaka
啓安 田中
Yosuke Komori
陽介 小森
Megumi Ishizuki
恵 石月
Hideaki Aochi
英明 青地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008171009A priority Critical patent/JP2010010596A/ja
Priority to US12/405,522 priority patent/US8017993B2/en
Publication of JP2010010596A publication Critical patent/JP2010010596A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】微細化してもメモリセル間の干渉が少ない不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板上にそれぞれ複数の絶縁膜１２及び電極膜ＷＬを交互に積層させてメモリ積層体を形成し、貫通ホール２０を形成する。次に、貫通ホール２０を介して電極膜ＷＬをエッチングし、絶縁膜１２を突出させる。次に、貫通ホール２０を介して絶縁膜１２を等方的にエッチングし、電極膜ＷＬとの境界部分に凹部を形成する。次に、電極膜ＷＬにおける貫通ホール２０内に露出した面上にブロック絶縁層２２を形成する。そして、貫通ホール２０の側面上に電荷蓄積層２３を堆積させ、エッチングすることにより、電荷蓄積層２３を凹部内に残留させる。次に、貫通ホール２０の側面上にトンネル絶縁層２１を形成し、貫通ホール２０内にシリコンピラーＳＰを埋設する。
【選択図】図２

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、複数の絶縁膜及び複数の電極膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。
従来より、フラッシュメモリ等の不揮発性半導体記憶装置は、シリコン基板の表面に素子を２次元的に集積させることにより作製されてきた。このようなフラッシュメモリにおいて、１ビット当たりのコストを低減して記憶容量を増加させるためには、個々の素子の寸法を小さくして微細化を図るしかないが、近年、その微細化もコスト的、技術的に困難になってきている。
高集積化の限界をブレークスルーする技術として、素子を３次元的に集積するアイデアが多数提案されている。しかし、一般的な３次元デバイスは、各層毎に少なくとも３回のリソグラフィ工程が必要となるため、リソグラフィ工程の増加に伴うコストの増加がシリコン基板の面積縮小によるコストの低減を相殺してしまい、３次元化してもコストを低減することは困難である。
この問題に鑑み、本発明者等は、一括加工型３次元積層メモリを提案した（例えば、特許文献１参照。）。この技術においては、シリコン基板上に電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部にシリコンを埋め込むことにより、シリコンピラーを形成する。これにより、各電極膜とシリコンピラーとの交差部分にメモリセルが形成される。
この一括加工型３次元積層メモリにおいては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積層に電荷を出し入れして情報を記録することができる。この技術によれば、シリコン基板上に複数の電極膜を積層することにより、１ビット当たりのチップ面積を低減し、コストを低減することができる。また、積層体を一括加工して３次元積層メモリを作製することができるため、積層数が増加しても、リソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
しかしながら、このようにして作製された一括加工型３次元積層メモリは、微細化するにつれてメモリセル間の干渉が大きくなるという問題がある。
特開２００７−２６６１４３号公報
本発明の目的は、微細化してもメモリセル間の干渉が少ない不揮発性半導体記憶装置及びその製造方法を提供することである。
本発明の一態様によれば、それぞれ複数の絶縁膜及び電極膜が交互に積層され、積層方向に延びる貫通ホールが形成された積層体と、前記貫通ホールの内部に埋設された半導体ピラーと、前記電極膜ごとに、前記積層方向における前記電極膜の両側に配置され、前記電極膜及び前記半導体ピラーから絶縁された電荷蓄積層と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
本発明の他の一態様によれば、それぞれ複数の絶縁膜及び電極膜を交互に積層させて積層体を形成する工程と、前記積層体に積層方向に延びる貫通ホールを形成する工程と、前記貫通ホールを介して前記電極膜をエッチングする工程と、前記貫通ホールを介して前記絶縁膜をエッチングすることにより、前記絶縁膜における前記電極膜との境界部分に凹部を形成する工程と、前記電極膜における前記貫通ホール内に露出した面上にブロック絶縁層を形成する工程と、前記貫通ホールの側面上に電荷蓄積層を形成する工程と、前記貫通ホールを介して前記電荷蓄積層をエッチングすることにより、前記電荷蓄積層を前記積層方向における前記絶縁膜の中央部分の側面上から除去すると共に前記凹部内に残留させる工程と、前記貫通ホールの側面上にトンネル絶縁層を形成する工程と、前記貫通ホールの内部に半導体ピラーを埋設する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
本発明によれば、微細化してもメモリセル間の干渉が少ない不揮発性半導体記憶装置及びその製造方法を実現することができる。
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図３は、図２に示す領域Ａを例示する一部拡大断面図である。
なお、図１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。また、図２は、図１に示す不揮発性半導体記憶装置のうち、１本のシリコンピラーの一部及びその周辺部分のみを示している。
図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）は、３次元積層型のフラッシュメモリである。後述するように、装置１においては、セルトランジスタが３次元マトリクス状に配列されている。また、各セルトランジスタには電荷蓄積層が設けられており、この電荷蓄積層に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルとして機能する。そして、本実施形態の特徴は、この電荷蓄積層をセルトランジスタごとに分断して設けたことである。以下、装置１の全体構成を簡単に説明し、その後、上述の本実施形態の特徴部分を詳細に説明する。
先ず、装置１の全体構成を簡単に説明する。
図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１においては、例えば単結晶シリコンからなるシリコン基板１１が設けられている。シリコン基板１１においては、メモリセルが形成されるメモリアレイ領域と、メモリセルを駆動する回路領域とが設定されている。
メモリアレイ領域においては、シリコン基板１１の表層部分にインプラによりソース線（図示せず）が形成されている。シリコン基板１１上には、絶縁膜（図示せず）、下部選択ゲートＬＳＧ及び絶縁膜（図示せず）がこの順に積層されて、下部ゲート積層体が設けられている。下部選択ゲートＬＳＧは導電材料、例えばポリシリコンにより形成されている。絶縁膜は絶縁材料、例えば、シリコン酸化物により形成されている。
また、下部ゲート積層体の上方には、複数の絶縁膜１２と複数の電極膜ＷＬとが交互に積層されている。電極膜ＷＬは、導電材料、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン又はポリシリコンによって形成されている。電極膜ＷＬは、回路領域に形成されたドライバ回路（図示せず）によって所定の電位が印加され、装置１のワード線として機能する。絶縁膜１２は、例えばシリコン酸化物によって形成されており、電極膜ＷＬ同士を絶縁する層間絶縁膜として機能する。
最上層の電極膜ＷＬ上には、絶縁膜１２よりも薄いシリコン酸化膜１３が設けられており、その上には、絶縁膜１２よりも厚いシリコン窒化膜１４が設けられている。複数の絶縁膜１２、複数の電極膜ＷＬ、シリコン酸化膜１３及びシリコン窒化膜１４により、メモリ積層体が形成されている。なお、図１に示す例では、電極膜ＷＬは４層設けられているが、本発明はこれに限定されない。
更に、メモリ積層体の上方には、絶縁膜（図示せず）、上部選択ゲートＵＳＧ、絶縁膜（図示せず）がこの順に積層されて、上部ゲート積層体が設けられている。上部選択ゲートＵＳＧは導電材料、例えばポリシリコンにより形成されている。絶縁膜は絶縁材料、例えば、シリコン酸化物により形成されている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、上述の各膜の積層方向をＺ方向とする。
上部選択ゲートＵＳＧ及び下部選択ゲートＬＳＧは、それぞれ１枚の導電膜がＹ方向に沿って分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。これに対して、電極膜ＷＬは消去ブロック単位で分断されており、消去ブロック内ではＸＹ平面に平行な１枚の導電膜となっている。なお、電極膜ＷＬも、上部選択ゲートＵＳＧ及び下部選択ゲートＬＳＧと同様に、Ｙ方向に沿って分断されていてもよい。
そして、下部ゲート積層体、メモリ積層体及び上部ゲート積層体（以下、総称して「積層体ＭＬ」という）には、積層方向（Ｚ方向）に延びる複数本の貫通ホール２０（図２参照）が形成されている。各貫通ホール２０は積層体ＭＬ全体を貫いている。また、貫通ホール２０は、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されている。
各貫通ホール２０の内部には、半導体ピラーとしてのシリコンピラーＳＰが埋設されている。シリコンピラーＳＰは、半導体、例えば、アモルファスシリコンによって形成されている。なお、シリコンピラーＳＰは他の半導体材料、例えばポリシリコンによって形成されていてもよく、また、これらの半導体材料には不純物がドープされていてもよく、ドープされていなくてもよい。シリコンピラーＳＰの形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。また、シリコンピラーＳＰは積層体ＭＬの積層方向全長にわたって設けられており、その下端部はシリコン基板１１に接続されている。更に、シリコンピラーＳＰの中心軸に沿った部分であって電極膜ＷＬに囲まれた部分には、空洞１５が形成されている。なお、空洞１５は形成されていなくてもよい。
シリコンピラーＳＰと下部選択ゲートＬＳＧとの間には、下部ゲート絶縁膜（図示せず）が設けられている。これにより、下部ゲート積層体においては、シリコンピラーＳＰをチャネル領域を含むボディ領域とし、下部ゲート絶縁膜をゲート絶縁膜とし、下部選択ゲートＬＳＧをゲート電極とした下部選択トランジスタが形成される。
また、シリコンピラーＳＰと上部選択ゲートＵＳＧとの間には、上部ゲート絶縁膜（図示せず）が設けられている。これにより、上部ゲート積層体においては、シリコンピラーＳＰをチャネル領域を含むボディ領域とし、上部ゲート絶縁膜をゲート絶縁膜とし、上部選択ゲートＵＳＧをゲート電極とした上部選択トランジスタが形成される。
更に、上部選択ゲートＵＳＧ上の絶縁膜の上方には、Ｙ方向に延びる複数本のビット線ＢＬが設けられている。ビット線ＢＬは金属によって形成されている。各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラーＳＰの直上域を通過するように配設されており、シリコンピラーＳＰの上端部に接続されている。これにより、シリコンピラーＳＰは、ビット線ＢＬとシリコン基板１１との間に接続されている。また、シリコンピラーＳＰは、Ｙ方向に延びる列ごとに、異なるビット線ＢＬに接続されている。
次に、本実施形態の特徴部分について説明する。
図２及び図３に示すように、貫通ホール２０の側面上の全面には、トンネル絶縁層２１が形成されている。トンネル絶縁層２１は例えばシリコン酸化物により形成されている。トンネル絶縁層２１における貫通ホール２０の内側に向いた面は、シリコンピラーＳＰの外面に接している。
また、電極膜ＷＬとトンネル絶縁層２１との間には、ブロック絶縁層２２が設けられている。ブロック絶縁層２２は、電極膜ＷＬの貫通ホール２０側の上下の角部を回り込むように、電極膜ＷＬの上下面上において貫通ホール２０から遠ざかる方向に延出している。ブロック絶縁層２２は、例えば、電極膜ＷＬを形成するシリコンが酸化されて形成されたものである。
積層方向（Ｚ方向）における絶縁膜１２の中央部分１２ａは、絶縁膜１２の周辺部分１２ｂ、すなわち、電極膜ＷＬに接する部分よりも、シリコンピラーＳＰ側に突出している。例えば、絶縁膜１２の中央部分１２ａは、ブロック絶縁層２２とトンネル絶縁層２１との界面よりもシリコンピラーＳＰ側に位置しており、周辺部分１２ｂは、この界面よりもシリコンピラーＳＰの反対側に位置している。
そして、絶縁膜１２の周辺部分１２ｂとトンネル絶縁層２１との間であって、絶縁膜１２の中央部分１２ａとブロック絶縁層２２との間には、電荷蓄積層２３が設けられている。これにより、電荷蓄積層２３は、電極膜ＷＬごとにＺ方向における電極膜ＷＬの両側に配置されている。すなわち、１つのメモリセルに対して２つの電荷蓄積層２３が設けられている。Ｚ方向から見て、電荷蓄積層２３の形状はシリコンピラーＳＰを囲む環状である。また、電荷蓄積層２３は、電荷をトラップすることができる材料、例えばシリコン窒化物により形成されている。
電荷蓄積層２３は、絶縁膜１２の中央部分１２ａ、周辺部分１２ｂ、ブロック絶縁層２２及びトンネル絶縁層２１によって囲まれている。そして、電荷蓄積層２３とシリコンピラーＳＰとの間にはトンネル絶縁層２１が介在しており、電荷蓄積層２３と電極膜ＷＬとの間にはブロック絶縁層２２が介在している。これにより、電荷蓄積層２３は電極膜ＷＬ及びシリコンピラーＳＰから絶縁されている。
なお、絶縁膜１２の中央部分１２ａとトンネル絶縁層２１との間には、電荷蓄積層２３が設けられていない。これにより、隣り合うメモリセルに属する電荷蓄積層２３同士は絶縁膜１２の中央部分１２ａによって相互に離隔されている。また、電極膜ＷＬとシリコンピラーＳＰとの間にも電荷蓄積層２３は設けられていない。これにより、各電極膜ＷＬの上下に配置された電荷蓄積層２３同士も相互に離隔されている。
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
図４乃至図９は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
先ず、図１に示すように、シリコン基板１１の上層部分における所望の位置に素子分離膜（図示せず）を形成する。そして、メモリアレイ領域に不純物を導入し、ソース線となる拡散層（図示せず）を形成する。一方、回路領域（図示せず）にはＰウエル及びＮウエル等を形成し、各ドライバ回路を構成するトランジスタのソース・ドレインを形成する。次に、これらのトランジスタのゲートを形成する。
次に、シリコン基板１１上のメモリアレイ領域に絶縁材料を堆積させて平坦化し、絶縁膜（図示せず）を形成する。次に、この絶縁膜の上に例えばアモルファスシリコンを堆積させて、下部選択ゲートＬＳＧを形成する。次に、下部選択ゲートＬＳＧの上に絶縁膜（図示せず）を形成する。これにより、絶縁膜、下部選択ゲートＬＳＧ及び絶縁膜からなる下部ゲート積層体が形成される。
次に、下部ゲート積層体に、Ｚ方向（積層方向）に延びシリコン基板１１まで到達する貫通ホールを形成する。このとき、複数個の貫通ホールを、Ｚ方向から見てマトリクス状に配列されるように、同時に形成する。次に、下部ゲート積層体上の全面に例えばシリコン酸化膜又はシリコン窒化膜を堆積させた後、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを行って、貫通ホールの側面上のみに残留させる。これにより、下部ゲート絶縁膜（図示せず）を形成する。
その後、希フッ酸処理を行い、貫通ホールの底面から自然酸化膜等を除去した後、貫通ホール内にアモルファスシリコンを埋め込む。これにより、貫通ホール内にシリコンピラーＳＰの下部が埋設される。この結果、下部選択トランジスタが形成される。
次に、図４に示すように、下部ゲート積層体上に、例えばシリコン酸化物等の絶縁材料を堆積させて、絶縁膜１２を形成する。次に、絶縁膜１２上に電極膜ＷＬを形成する。以後、絶縁膜１２と電極膜ＷＬとを交互に積層させる。一例では、絶縁膜１２及び電極膜ＷＬを４層ずつ形成する。次に、シリコン酸化膜１３を形成し、シリコン窒化膜１４を形成する。これにより、メモリ積層体が形成される。
次に、フォトリソグラフィ及びＲＩＥを行うことにより、メモリ積層体に貫通ホール２０を形成する。この貫通ホール２０は、Ｚ方向に延び、下部ゲート積層体に形成された貫通ホールに到達する。この段階では、貫通ホール２０の形状は略円筒形であり、Ｚ方向に平行な断面において、貫通ホール２０の側面は略直線状である。また、貫通ホール２０の底面にはシリコンピラーＳＰの下部が露出する。
次に、図５に示すように、貫通ホール２０を介してウエットエッチングを施す。このウエットエッチングの条件は、シリコン酸化物及びシリコン窒化物に対するシリコンのエッチング選択比が高くなるような条件とする。これにより、アモルファスシリコン又はポリシリコンからなる電極膜ＷＬが選択的にエッチングされる。この結果、貫通ホール２０の側面において、電極膜ＷＬが絶縁膜１２に対して後退し、相対的に絶縁膜１２が貫通ホール２０の内部に向けて突出する。なお、本工程においては、ウエットエッチングの代わりにＣＤＥ（Chemical Dry Etching：化学的乾式エッチング）を行ってもよい。
次に、図６に示すように、貫通ホール２０を介してウエットエッチングを施す。このウエットエッチングの条件は、シリコン及びシリコン窒化物に対するシリコン酸化物のエッチング選択比が高くなるような条件とする。これにより、シリコン酸化物からなる絶縁膜１２及びシリコン酸化膜１３が等方的にエッチングされる。この結果、絶縁膜１２における貫通ホール２０の内部に向けて突出した部分が全体的に丸められると共に、電極膜ＷＬとの界面近傍が深くエッチングされ、電極膜ＷＬよりも後退した周辺部分１２ｂと、周辺部分１２ｂよりも貫通ホール２０の内部に向けて突出した中央部分１２ａとが形成される。これにより、貫通ホール２０の側面において、絶縁膜１２における電極膜ＷＬとの境界部分に凹部２６が形成される。
次に、図７に示すように、熱酸化処理を行う。これにより、電極膜ＷＬにおける貫通ホール２０の内部に露出した部分が酸化され、シリコン酸化物からなるブロック絶縁層２２が形成される。なお、ブロック絶縁層２２はＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によって形成してもよい。この場合は、絶縁膜１２、シリコン酸化膜１３及びシリコン窒化膜１４の側面上にもブロック絶縁層２２が形成されることになる。
次に、図８に示すように、例えばＣＶＤ法によってシリコン窒化物を堆積させることにより、電荷蓄積層２３を成膜する。電荷蓄積層２３は、全面、すなわち、貫通ホール２０の側面上及び底面上の全体並びにシリコン窒化膜１４の上面上に形成される。このとき、電荷蓄積層２３は凹部２６内にも埋め込まれる。
次に、図９に示すように、貫通ホール２０を介してウエットエッチング又はＣＤＥを施し、電荷蓄積層２３をエッチングする。これにより、電荷蓄積層２３は、凹部２６内及びシリコン酸化膜１３の側面上に残留し、他の領域からは除去される。すなわち、電荷蓄積層２３は、絶縁膜１２の中央部分１２ａの側面上、電極膜ＷＬの側面上、シリコン窒化膜１４の側面上及び上面上から除去される。
次に、図２及び図３に示すように、例えばＣＶＤ法によって全面にシリコン酸化物を堆積させ、トンネル絶縁層２１を形成する。このとき、トンネル絶縁層２１は、ブロック絶縁層２２の側面上、電荷蓄積層２３の側面上、及び絶縁膜１２の中央部分１２ａの側面上に形成され、凹部２６内に残留した電荷蓄積層２３を包み込む。
次に、シリコンを堆積させてエッチバックし、貫通ホール２０の側面上及び底面上にシリコンからなる保護膜（図示せず）を形成する。次に、エッチングを行い、貫通ホール２０の底面に形成された保護膜、トンネル絶縁層２１及びブロック絶縁層２２を除去する。次に、稀フッ酸処理を行い、シリコンピラーＳＰの下部の上面に形成された自然酸化膜を除去する。
次に、保護膜を除去し、貫通ホール２０の内部にアモルファスシリコンを埋め込む。これにより、貫通ホール２０内にシリコンピラーＳＰの中央部が埋設される。このシリコンピラーＳＰの中央部は、下部ゲート積層体に埋設されたシリコンピラーＳＰの下部に接続される。なお、このとき、埋め込むシリコン量を制御すると、シリコンピラーＳＰの中心線に沿って連続的又は断続的に空洞１５が形成される。
次に、図１に示すように、メモリ積層体上に例えばシリコン酸化物からなる絶縁膜（図示せず）を形成し、例えばアモルファスシリコンを堆積させて上部選択ゲートＵＳＧを形成し、例えばシリコン酸化物からなる絶縁膜（図示せず）を形成する。これにより、上部選択ゲートＵＳＧを含む上部ゲート積層体が形成される。次に、上部ゲート積層体に貫通ホール（図示せず）を形成し、この貫通ホール内にアモルファスシリコンを埋め込み、シリコンピラーＳＰの上部を形成する。このとき、シリコンピラーＳＰの下部、中央部、上部が一体的に連結され、Ｚ方向に延びるシリコンピラーＳＰが形成される。次に、上部ゲート積層体上の全面に金属膜を形成し、パターニングすることにより、ビット配線ＢＬ等の配線を形成する。これにより、不揮発性半導体記憶装置１が製造される。
次に、本実施形態の動作について説明する。
本実施形態に係る不揮発性半導体記憶装置１においては、シリコンピラーＳＰがボディ領域として機能し、電極膜ＷＬがコントロールゲートとして機能し、電荷蓄積層２３がチャージトラップとして機能することにより、シリコンピラーＳＰと電極膜ＷＬとの各交差部分に、セルトランジスタが形成される。このセルトランジスタがメモリセルを構成する。
この結果、１本のシリコンピラーＳＰ及びその周囲には、電極膜ＷＬと同数のメモリセルがＺ方向に一列に配列され、１本のメモリストリングが構成される。また、複数本のシリコンピラーＳＰがＸ方向及びＹ方向に沿ってマトリクス状に配列される。これにより、メモリ積層体内においては、複数個のメモリセルが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。
そして、装置１においては、ビット線ＢＬを選択することによりメモリセルのＸ座標を選択し、上部選択ゲートＵＳＧを選択してシリコンピラーＳＰの上部を導通状態又は非導通状態とすることによりメモリセルのＹ座標を選択し、ワード線としての電極膜ＷＬを選択することによりメモリセルのＺ座標を選択する。そして、シリコンピラーＳＰを介して、選択されたメモリセルにおける電荷蓄積層２３に電子を注入することにより、情報を記憶する。また、電荷蓄積層２３に電子が注入されているかどうかによってセルトランジスタの閾値が異なるため、この現象を利用してメモリセルに記憶された情報を読み出す。すなわち、読出対象となるメモリセルに接続されたビット線ＢＬをプリチャージし、このメモリセルを貫くシリコンピラーＳＰの上部及び下部を導通状態とし、このシリコンピラーＳＰが貫く他のセルトランジスタを導通状態としたときに、読出対象となるセルトランジスタの閾値が高いと電流が流れず、閾値が低いと電流が流れる。
このとき、電荷蓄積層２３内に蓄積された電子には、この電子自体が形成する自己電界により、互いに遠ざかる方向に力が作用する。また、隣のメモリセルの電極膜ＷＬに電位が印加されると、この電位に起因する力も電子に作用する。このため、電荷蓄積層２３内に蓄積された電子が移動可能となるような経路が存在すると、この電子は拡散又は移動してメモリセル内から消失してしまう可能性がある。
しかし、本実施形態においては、各絶縁膜１２とシリコンピラーＳＰの間に設けられた電荷蓄積層２３は、絶縁膜１２の中央部分１２ａによって分断されており、Ｚ方向において隣り合うメモリセル間において電気的に分離されている。このため、メモリセル間の領域には、電荷蓄積層２３に注入された電子をホッピング伝導させるような経路は形成されない。この結果、あるメモリセルの電荷蓄積層２３に蓄積された電子が拡散したり、隣のメモリセルに移動したりすることがない。
次に、本実施形態の効果について説明する。
上述の如く、本実施形態に係る不揮発性半導体記憶装置１においては、電荷蓄積層２３同士が電気的に相互に分離されているため、あるメモリセルに注入された電子が拡散又は移動して消失することがない。このため、装置１は、微細化してもメモリセル間の干渉が小さく、メモリセルにデータを保持する際の信頼性を維持することができる。
また、本実施形態においては、電極膜ＷＬとシリコンピラーＳＰとの間に電荷蓄積層２３が設けられていない。これにより、各電極膜ＷＬの上下に配置された電荷蓄積層２３が相互に分離されるため、各メモリセルに２ビットのデータを記憶させることができる。
更に、本実施形態においては、電荷蓄積層２３は電極膜ＷＬの上下側に設けられており、電極膜ＷＬとシリコンピラーＳＰとの間には設けられていない。また、ブロック絶縁層２２も電極膜ＷＬの一部が酸化されて形成されたものである。このため、貫通ホール２０の側面上にはトンネル絶縁層２１のみが形成される。これにより、シリコンピラーＳＰの外径をシリコンピラーＳＰに電流を流すために必要な外径とし、トンネル絶縁層２１、ブロック絶縁層２２及び電荷蓄積層２３に必要な膜厚を持たせたままで、貫通ホール２０の内径を小さくすることができる。この結果、本実施形態に係る不揮発性半導体記憶装置１においては、平面構造を微細化することができる。
次に、本実施形態の比較例について説明する。
図１０は、本比較例に係る不揮発性半導体記憶装置を例示する断面図である。
図１０に示すように、本比較例に係る不揮発性半導体記憶装置１０１においては、Ｚ方向に平行な断面において、貫通ホール３０の側面は略直線状となっており、この貫通ホール３０の側面上に、ＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）３４が設けられている。ＯＮＯ膜３４においては、外側、すなわち、電極膜ＷＬ側から順に、シリコン酸化物からなるブロック絶縁層３２、シリコン窒化物からなる電荷蓄積層３３、シリコン酸化物からなるトンネル絶縁層３１がこの順に積層されている。
本比較例に係る不揮発性半導体記憶装置１０１においては、電荷蓄積層３３は貫通ホール３０の側面に沿って形成されており、Ｚ方向に配列された複数のメモリセル間で連続的に形成されている。このため、電荷蓄積層３３におけるあるメモリセルに属する部分に蓄積された電子ｅが、自己電界又は隣の電極膜ＷＬの電位に起因して生じた力により、電荷蓄積層３３内の準位を介してホッピング伝導し、拡散又は移動してしまう。この結果、あるメモリセルに蓄積された電荷量が経時的に減少し、信号量が小さくなってしまい、メモリセルのデータが保持できなくなる。また、あるメモリセルから拡散した電子が、電荷蓄積層３３を共有する隣のメモリセルまで達すると、この隣のメモリセルのセルトランジスタの閾値を変動させ、データを書き換えてしまう。このようなメモリセル間の干渉は、装置１０１を微細化するほど顕著になる。従って、本比較例に係る装置は、微細化するとメモリセル間の干渉が多くなる。
また、本比較例に係る不揮発性半導体記憶装置１０１においては、電荷蓄積層３３がメモリセル内で分断されていないため、各メモリセルに１ビットのデータしか記憶させることができない。
更に、貫通ホール３０の側面上、すなわち、電極膜ＷＬとシリコンピラーＳＰとの間に、ブロック絶縁層３２、電荷蓄積層３３及びトンネル絶縁層３１が設けられている。そして、電子の捕獲確率を確保し、十分な量の電荷を蓄積させるためには、電荷蓄積層３３はある程度以上の膜厚とする必要がある。また、電荷蓄積層３３に蓄積された電荷の損失を抑え、リテンション特性を良好に保つためには、トンネル絶縁層３１もある程度以上の膜厚とする必要がある。更に、データの書込時に電極膜ＷＬから電荷蓄積層３３への正孔の逆注入を抑え、十分な量の電荷を電荷蓄積層３３に蓄積すると共に、データの消去時に電極膜ＷＬから電荷蓄積層３３への電子の逆注入を抑え、データを確実に消去するためには、ブロック絶縁層３２もある程度以上の膜厚とする必要がある。これらの層の厚さが不足すると、十分な量の電荷を電荷蓄積層３３に蓄積させられなくなり、データ「０」とデータ「１」の閾値電圧の差であるデータウインドウを確保できなくなる。更にまた、センス電流を流すために、シリコンピラーＳＰの直径もある程度以上とする必要がある。このため、本比較例においては、貫通ホール３０の直径を縮めることは困難であり、平面構造の微細化は困難である。
次に、前述の本発明の実施形態の実施例について説明する。
先ず、第１の実施例について説明する。
図１１は、本実施例に係る不揮発性半導体記憶装置を例示する断面図である。
なお、図１１においては、図示の便宜上、各メモリセルの微細構造は省略している。各メモリセルの構造は、図２及び図３に示す構造と同様である。
図１１に示すように、本実施例に係る不揮発性半導体記憶装置５１においては、シリコン基板５２に拡散領域からなるソース線ＳＬが形成されている。また、シリコン基板５２上に、下部選択ゲートＬＳＧ、メモリ積層体５３、上部選択ゲートＵＳＧがこの順に積層されており、その上にはビット線ＢＬが設けられている。メモリ積層体５３においては、ワード線としての電極膜ＷＬが複数枚積層されている。そして、ビット線ＢＬとソース線ＳＬとの間にシリコンピラーＳＰが接続されている。シリコンピラーＳＰの形状は、Ｚ方向に直線的に延びるＩ字形であり、上部選択ゲートＵＳＧ、複数枚の電極膜ＷＬ、下部選択ゲートＬＳＧを貫いている。本実施例における上記以外の構成、動作及び効果は、前述の実施形態と同様である。
次に、第２の実施例について説明する。
図１２は、本実施例に係る不揮発性半導体記憶装置を例示する断面図である。
図１２においても、図示の便宜上、各メモリセルの微細構造は省略している。各メモリセルの構造は、図２及び図３に示す構造と同様である。
図１２に示すように、本実施例に係る不揮発性半導体記憶装置６１においては、支持基板６２上に、シリコン酸化層６５、シリコン層６４、メモリ積層体６３、上部選択ゲートＵＳＧがこの順に積層されており、その上にはソース線ＳＬ及びビット線ＢＬが設けられている。なお、下部選択ゲートＬＳＧ（図１１参照）は設けられていない。ソース線ＳＬはＸ方向に延び、ビット線ＢＬはＹ方向に延び、ビット線ＢＬはソース線ＳＬの上方に設けられている。メモリ積層体６３においては、電極膜ＷＬが複数枚積層されている。
そして、ソース線ＳＬとビット線ＢＬとの間に、Ｕ字形のシリコンピラーＳＰが接続されている。すなわち、ビット線ＢＬから一旦下方に向かって延びたシリコンピラーＳＰは、上部選択ゲートＵＳＧ、複数枚の電極膜ＷＬを貫き、シリコン層６４内において折返して上方に向かい、再び、複数枚の電極膜ＷＬ、上部選択ゲートＵＳＧを貫いて、ソース線ＳＬに達している。シリコンピラーＳＰの折返し部分とシリコン層６４との間は、トンネル絶縁層２１及びブロック絶縁層２２の積層膜（図２参照）によって絶縁されている。また、Ｕ字形のシリコンピラーＳＰに設けられた一対の垂直部分のうち、一方の垂直部分を囲む電極膜ＷＬと、他方の垂直部分を囲む電極膜ＷＬとは、相互に分断され、絶縁されている。
本実施例によれば、電極膜ＷＬを形成した後にソース線ＳＬを形成することができるため、ソース線ＳＬをビット線ＢＬと同様に金属により形成することができる。これにより、ソース線ＳＬの配線抵抗を低減することができる。また、シリコンピラーＳＰをシリコン部材に接続する必要がないため、シリコン部材の表面から自然酸化膜を除去するための稀フッ酸処理が不要になり、稀フッ酸処理によってゲート絶縁膜及びトンネル絶縁層等が損傷を受けることがない。本実施例における上記以外の構成、動作及び効果は、前述の実施形態と同様である。
以上、実施形態及び実施例を参照して本発明を説明したが、本発明はこれらの実施形態及び実施例に限定されるものではない。例えば、前述の実施形態又は実施例に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
本発明の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。 本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。 図２に示す領域Ａを例示する一部拡大断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 比較例に係る不揮発性半導体記憶装置を例示する断面図である。 本実施形態の第１の実施例に係る不揮発性半導体記憶装置を例示する断面図である。 本実施形態の第２の実施例に係る不揮発性半導体記憶装置を例示する断面図である。
符号の説明
１、５１、６１、１０１ 不揮発性半導体記憶装置、１１ シリコン基板、１２ 絶縁膜、１２ａ 中央部分、１２ｂ 周辺部分、１３ シリコン酸化膜、１４ シリコン窒化膜、１５ 空洞、２０、３０ 貫通ホール、２１、３１ トンネル絶縁層、２２、３２ ブロック絶縁層、２３、３３ 電荷蓄積層、２６ 凹部、３４ ＯＮＯ膜、５２ シリコン基板、５３ メモリ積層体、６２ 支持基板、６３ メモリ積層体、６４ シリコン層、６５ シリコン酸化層、Ａ 領域、ＢＬ ビット線、ｅ 電子、ＬＳＧ 下部選択ゲート、ＭＬ 積層体、ＳＬ ソース線、ＳＰ シリコンピラー、ＵＳＧ 上部選択ゲート、ＷＬ 電極膜

Claims (5)

  1. それぞれ複数の絶縁膜及び電極膜が交互に積層され、積層方向に延びる貫通ホールが形成された積層体と、
    前記貫通ホールの内部に埋設された半導体ピラーと、
    前記電極膜ごとに、前記積層方向における前記電極膜の両側に配置され、前記電極膜及び前記半導体ピラーから絶縁された電荷蓄積層と、
    を備えたことを特徴とする不揮発性半導体記憶装置。
  2. 前記電荷蓄積層と前記半導体ピラーとの間に設けられたトンネル絶縁層と、
    前記電荷蓄積層と前記電極膜との間に設けられたブロック絶縁層と、
    をさらに備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記積層方向における前記絶縁膜の中央部分は、前記積層方向における前記絶縁膜の周辺部分よりも前記半導体ピラー側に突出していることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. それぞれ複数の絶縁膜及び電極膜を交互に積層させて積層体を形成する工程と、
    前記積層体に積層方向に延びる貫通ホールを形成する工程と、
    前記貫通ホールを介して前記電極膜をエッチングする工程と、
    前記貫通ホールを介して前記絶縁膜をエッチングすることにより、前記絶縁膜における前記電極膜との境界部分に凹部を形成する工程と、
    前記電極膜における前記貫通ホール内に露出した面上にブロック絶縁層を形成する工程と、
    前記貫通ホールの側面上に電荷蓄積層を形成する工程と、
    前記貫通ホールを介して前記電荷蓄積層をエッチングすることにより、前記電荷蓄積層を前記積層方向における前記絶縁膜の中央部分の側面上から除去すると共に前記凹部内に残留させる工程と、
    前記貫通ホールの側面上にトンネル絶縁層を形成する工程と、
    前記貫通ホールの内部に半導体ピラーを埋設する工程と、
    を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
  5. 前記電荷蓄積層をエッチングする工程において、前記電極膜の側面上から前記電荷蓄積層を除去することを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
JP2008171009A 2008-06-30 2008-06-30 不揮発性半導体記憶装置及びその製造方法 Pending JP2010010596A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008171009A JP2010010596A (ja) 2008-06-30 2008-06-30 不揮発性半導体記憶装置及びその製造方法
US12/405,522 US8017993B2 (en) 2008-06-30 2009-03-17 Nonvolatile semiconductor memory device and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008171009A JP2010010596A (ja) 2008-06-30 2008-06-30 不揮発性半導体記憶装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2010010596A true JP2010010596A (ja) 2010-01-14

Family

ID=41446333

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008171009A Pending JP2010010596A (ja) 2008-06-30 2008-06-30 不揮発性半導体記憶装置及びその製造方法

Country Status (2)

Country Link
US (1) US8017993B2 (ja)
JP (1) JP2010010596A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011114502A1 (ja) * 2010-03-19 2011-09-22 株式会社 東芝 不揮発性半導体記憶装置及びその製造方法
WO2013027653A1 (ja) * 2011-08-25 2013-02-28 大日本スクリーン製造株式会社 パターン形成方法
JP2013070012A (ja) * 2011-09-07 2013-04-18 Central Glass Co Ltd ドライエッチング方法
JP2013222785A (ja) * 2012-04-16 2013-10-28 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8766446B2 (en) 2012-03-02 2014-07-01 Kabushiki Kaisha Toshiba Semiconductor memory device
WO2019244373A1 (ja) * 2018-06-19 2019-12-26 キオクシア株式会社 メモリデバイス

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5279403B2 (ja) * 2008-08-18 2013-09-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4675996B2 (ja) * 2008-09-10 2011-04-27 株式会社東芝 不揮発性半導体記憶装置
JP5376976B2 (ja) * 2009-02-06 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2011014817A (ja) * 2009-07-06 2011-01-20 Toshiba Corp 不揮発性半導体記憶装置
JP5380190B2 (ja) * 2009-07-21 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8541832B2 (en) * 2009-07-23 2013-09-24 Samsung Electronics Co., Ltd. Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
US8569829B2 (en) 2009-12-28 2013-10-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
WO2011114503A1 (ja) * 2010-03-19 2011-09-22 株式会社 東芝 不揮発性半導体記憶装置及びその製造方法
KR20120003351A (ko) 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR101763420B1 (ko) 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR101825539B1 (ko) 2010-10-05 2018-03-22 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101792778B1 (ko) * 2010-10-26 2017-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
JP2012204430A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2013020682A (ja) 2011-07-14 2013-01-31 Toshiba Corp 不揮発性半導体記憶装置
JP5551132B2 (ja) * 2011-09-16 2014-07-16 株式会社東芝 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
JP2013105979A (ja) * 2011-11-16 2013-05-30 Toshiba Corp 半導体装置及びその製造方法
US8946808B2 (en) 2012-02-09 2015-02-03 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20140063147A (ko) * 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102059525B1 (ko) 2013-03-19 2019-12-27 삼성전자주식회사 보호 패턴을 가진 수직 셀형 반도체 소자
JP2014187329A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置
JP2014241358A (ja) * 2013-06-12 2014-12-25 株式会社東芝 半導体記憶装置
KR102154784B1 (ko) * 2013-10-10 2020-09-11 삼성전자주식회사 반도체 장치 및 그 제조방법
US9553146B2 (en) * 2014-06-05 2017-01-24 Sandisk Technologies Llc Three dimensional NAND device having a wavy charge storage layer
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR102248419B1 (ko) 2014-09-29 2021-05-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20160087479A (ko) * 2015-01-13 2016-07-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10672785B2 (en) * 2015-04-06 2020-06-02 Micron Technology, Inc. Integrated structures of vertically-stacked memory cells
US9793289B2 (en) 2015-06-08 2017-10-17 Toshiba Memory Corporation Non-volatile memory device
KR102437779B1 (ko) * 2015-08-11 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치
US9837430B2 (en) 2015-09-09 2017-12-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR102456494B1 (ko) * 2016-03-29 2022-10-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9859298B1 (en) 2016-06-23 2018-01-02 Sandisk Technologies Llc Amorphous silicon layer in memory device which reduces neighboring word line interference
KR102607595B1 (ko) 2016-10-13 2023-11-30 삼성전자주식회사 유전체 층을 포함하는 반도체 소자
US10497715B2 (en) 2017-12-27 2019-12-03 Micron Technology, Inc. Memory arrays
US10903221B2 (en) 2017-12-27 2021-01-26 Micron Technology, Inc. Memory cells and memory arrays
JP2019169577A (ja) * 2018-03-23 2019-10-03 東芝メモリ株式会社 半導体記憶装置
US10439044B1 (en) 2018-04-17 2019-10-08 International Business Machines Corporation Method and structure of fabricating I-shaped silicon germanium vertical field-effect transistors
US10777658B2 (en) 2018-04-17 2020-09-15 International Business Machines Corporation Method and structure of fabricating I-shaped silicon vertical field-effect transistors
US10937798B2 (en) * 2018-11-02 2021-03-02 Micron Technology, Inc. Memory array and a method used in forming a memory array
JP2020150234A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
KR20200119958A (ko) 2019-04-10 2020-10-21 삼성전자주식회사 3차원 반도체 메모리 소자
US11296110B2 (en) * 2019-06-10 2022-04-05 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
KR20200144184A (ko) 2019-06-17 2020-12-29 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
KR20210029871A (ko) * 2019-09-06 2021-03-17 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
CN112768461B (zh) 2019-09-20 2023-10-20 长江存储科技有限责任公司 三维存储器件及其制造方法
US11877452B2 (en) * 2021-03-04 2024-01-16 Sandisk Technologies Llc Three-dimensional memory device including laterally-undulating memory material layers and methods for forming the same
WO2022186851A1 (en) * 2021-03-04 2022-09-09 Sandisk Technologies Llc Three-dimensional memory device including laterally-undulating memory material layers and methods for forming the same
US11515326B2 (en) 2021-03-04 2022-11-29 Sandisk Technologies Llc Three-dimensional memory device including laterally-undulating memory material layers and methods for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006521024A (ja) * 2003-03-20 2006-09-14 フリースケール セミコンダクター インコーポレイテッド 多ビット不揮発性記憶デバイス及びその形成方法
JP2007266143A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2009224466A (ja) * 2008-03-14 2009-10-01 Toshiba Corp 不揮発性半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4226205B2 (ja) * 2000-08-11 2009-02-18 富士雄 舛岡 半導体記憶装置の製造方法
DE10130766B4 (de) * 2001-06-26 2005-08-11 Infineon Technologies Ag Vertikal-Transistor, Speicheranordnung sowie Verfahren zum Herstellen eines Vertikal-Transistors
US8779495B2 (en) * 2007-04-19 2014-07-15 Qimonda Ag Stacked SONOS memory
US7795673B2 (en) * 2007-07-23 2010-09-14 Macronix International Co., Ltd. Vertical non-volatile memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006521024A (ja) * 2003-03-20 2006-09-14 フリースケール セミコンダクター インコーポレイテッド 多ビット不揮発性記憶デバイス及びその形成方法
JP2007266143A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2009224466A (ja) * 2008-03-14 2009-10-01 Toshiba Corp 不揮発性半導体記憶装置

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011114502A1 (ja) * 2010-03-19 2011-09-22 株式会社 東芝 不揮発性半導体記憶装置及びその製造方法
US8987807B2 (en) 2010-03-19 2015-03-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US9082725B2 (en) 2011-08-25 2015-07-14 SCREEN Holdings Co., Ltd. Pattern forming method
WO2013027653A1 (ja) * 2011-08-25 2013-02-28 大日本スクリーン製造株式会社 パターン形成方法
JPWO2013027653A1 (ja) * 2011-08-25 2015-03-19 大日本スクリーン製造株式会社 パターン形成方法
JP2013070012A (ja) * 2011-09-07 2013-04-18 Central Glass Co Ltd ドライエッチング方法
US8766446B2 (en) 2012-03-02 2014-07-01 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2013222785A (ja) * 2012-04-16 2013-10-28 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
WO2019244373A1 (ja) * 2018-06-19 2019-12-26 キオクシア株式会社 メモリデバイス
TWI708375B (zh) * 2018-06-19 2020-10-21 日商東芝記憶體股份有限公司 記憶體裝置
CN112262475A (zh) * 2018-06-19 2021-01-22 铠侠股份有限公司 存储装置
CN112262475B (zh) * 2018-06-19 2024-01-23 铠侠股份有限公司 存储装置
US11950414B2 (en) 2018-06-19 2024-04-02 Kioxia Corporation Memory device

Also Published As

Publication number Publication date
US20090321813A1 (en) 2009-12-31
US8017993B2 (en) 2011-09-13

Similar Documents

Publication Publication Date Title
JP2010010596A (ja) 不揮発性半導体記憶装置及びその製造方法
JP5364336B2 (ja) 半導体記憶装置
JP5279403B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP5121792B2 (ja) 半導体装置の製造方法
JP5112201B2 (ja) 不揮発性半導体記憶装置
KR101091454B1 (ko) 반도체 기억 장치 및 그 제조 방법
JP5430890B2 (ja) 半導体記憶装置
JP5144698B2 (ja) 半導体記憶装置及びその製造方法
JP2010118530A (ja) 不揮発性半導体記憶装置
JP2010192531A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2012204493A (ja) 不揮発性半導体記憶装置
JP2011023464A (ja) 半導体記憶装置
US10910392B2 (en) Semiconductor memory device
JP2011192879A (ja) 不揮発性記憶装置および不揮発性記憶装置の製造方法
JP2012178473A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2013069932A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2010021191A (ja) 半導体記憶装置及びその製造方法
JP2008135715A (ja) 不揮発性メモリ素子及びその製造方法
JP2009295837A (ja) 不揮発性半導体記憶装置及びその製造方法
JP5319092B2 (ja) 半導体装置およびその製造方法
JP2023124667A (ja) 半導体装置およびその製造方法
US9997531B2 (en) Semiconductor memory device
CN115776822A (zh) 半导体存储装置及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121227

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130515