JPWO2013027653A1 - パターン形成方法 - Google Patents

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Abstract

絶縁膜と導電性膜とを積層した積層膜に形成した孔の内周面から導電性膜を選択的に精度良く後退させたパターンを基板上に形成することができるパターン形成方法。パターン形成方法は、基板上に、絶縁膜およびポリシリコン膜を交互に積層して、前記絶縁膜および前記ポリシリコン膜をそれぞれ少なくとも2層含む積層膜を形成する工程と、少なくとも2層の前記絶縁膜および少なくとも2層の前記ポリシリコン膜を貫通する孔を前記積層膜に形成する工程と、フッ素系ハロゲンガスを不活性ガスで希釈したエッチングガスを前記孔内に導入して行う等方的エッチングによって、前記孔の側壁から前記ポリシリコン膜を選択的にエッチングする選択エッチング工程とを含む。

Description

この発明は、基板上にパターンを形成する方法に関する。
特許文献1は、三次元メモリセルアレイの製造方法を開示している。具体的には、導電層と絶縁層とを交互に複数周期繰り返し積層した積層膜に、前記導電層および絶縁層を貫通する孔(ホール)を形成する方法を開示している。前記孔の内周面には、一対のシリコン酸化膜間にシリコン窒化膜を挟んだONO(Oxide-Nitride-Oxide)構造の絶縁膜が形成され、その内方にシリコンピラーが埋め込まれる。シリコンピラーはチャネルとして機能し、導電層はコントロールゲートとして機能する。この構成により、孔の深さ方向に関して絶縁層によって分離された複数のメモリセルが形成されている。各メモリセルにおいて、ONO構造の絶縁膜に電荷を蓄積して情報を記憶することができる。
特開2010−177652号公報
積層膜に形成された孔の内周面には、導電層と絶縁層とが交互に露出しており、絶縁層によってメモリセルが分離されている。孔の内周面からのエッチングによって、導電層を選択的にエッチングして内周面から後退させることができれば、孔内に絶縁層が突出し、その突出した絶縁層によって導電層が分離された構造を形成できる。これにより、メモリセル間の分離ができるので、各層を薄く形成して高集積化したときに、メモリセル間のクロストークを抑制できる。
しかし、孔内の導電層を、その深さ位置によらずに、均一に後退させることができる技術は、未だ確立されていない。
そこで、この発明の目的は、絶縁膜と導電性膜とを積層した積層膜に形成した孔の内周面から導電性膜を選択的に精度良く後退させたパターンを基板上に形成することができるパターン形成方法を提供することである。
上記の目的を達成するための請求項1記載の発明は、基板上に、絶縁膜およびポリシリコン膜を交互に積層して、前記絶縁膜および前記ポリシリコン膜をそれぞれ少なくとも2層含む積層膜を形成する工程と、少なくとも2層の前記絶縁膜および少なくとも2層の前記ポリシリコン膜を貫通する孔を前記積層膜に形成する工程と、フッ素系ハロゲンガスを不活性ガスで希釈したエッチングガスを前記孔内に導入して行う等方的エッチングによって、前記孔の側壁から前記ポリシリコン膜を選択的にエッチングする選択エッチング工程とを含む、パターン形成方法である。
この方法によれば、基板上に絶縁膜(たとえばシリコン酸化膜)およびポリシリコン膜を交互に積層した積層膜が形成され、この積層膜を貫通する孔が形成される。そして、孔内に、フッ素系ハロゲンガスを不活性ガスで希釈したエッチングガスが導入される。このエッチングガスによって、孔の内周面から等方的なエッチングが進行する。そして、このエッチングガスは、絶縁膜(たとえばシリコン酸化膜)に対するポリシリコン膜のエッチング選択比が高いので、ポリシリコン膜を選択的にエッチングできる。これにより、孔の内周面(側壁)からポリシリコン膜を選択的に後退させることができ、孔の内周面に絶縁膜が突出し、この突出した絶縁膜によってポリシリコン膜が分離された構造を形成できる。ポリシリコン膜は、導電層として用いることができる。
フッ素系ハロゲンガスを不活性ガスで希釈したエッチングガスによるエッチングは、孔内において均一に進行する。すなわち、孔内の深さ位置に関係なく、均一なエッチングが可能である。エッチング液を用いるウエットエッチングでは、孔の入口部においてはエッチング液が新液に置換されやすいのに対して、孔の奥部ではエッチング液の置換が進行しにくい。そのため、孔の入口部と奥部とでエッチングの進行速度が相違し、入口部から奥部に向かって狭まるテーパー状のエッチングプロファイルとなりやすい。これに対して、上記のようなエッチングガスを用いたエッチングでは、孔内の至るところで等しくエッチングを進行させることができる。よって、孔内の位置によらずに、ポリシリコン膜を精度良くエッチングして孔の内周面から後退させることができる。
請求項2に記載されているように、前記フッ素系ハロゲンガスは、ClFガス、BrFガス、IFガス、IFガス、ClFガス、BrFガス、IFガス、およびBrFガスから選択した一種または2種以上のガスを含むことが好ましい。
請求項3に記載されているように、前記選択エッチング工程が、大気圧雰囲気中で行われてもよい。上記のようなエッチングガスを用いれば、大気圧に近い雰囲気中でも、ポリシリコン膜の選択エッチングが可能である。これにより、エッチングを行う処理室内の気圧を制御しなくてもよいので、工程を減らすことができ、それに応じて生産性を向上できる。
請求項4に記載されているように、前記選択エッチング工程が、減圧雰囲気中で行われてもよい。これにより、ポリシリコン膜のエッチングレートおよびエッチング選択比を高めることができる。
請求項5に記載されているように、前記選択エッチング工程が、前記基板を主面に垂直な回転軸線まわりに回転させる工程を含むことが好ましい。これにより、基板の面内に複数の孔が形成される場合に、基板面内での処理のばらつきを抑制できる。
請求項6に記載されているように、前記選択エッチング工程が、前記基板の温度を制御(加熱または冷却)する工程を含むことが好ましい。これにより、ポリシリコン膜のエッチングレートおよびエッチング選択比を制御することができる。
請求項7に記載されているように、前記基板の温度を制御(加熱または冷却)する工程において、エッチング時の基板温度を−30℃以上30℃以下に制御することが好ましい。これにより、ポリシリコン膜のエッチングレートおよびエッチング選択比を高めることができる。
請求項8に記載されているように、前記絶縁膜が、酸化膜(たとえばシリコン酸化膜)を含んでいてもよい。フッ素系ハロゲンガスを用いた気相エッチングでは、酸化膜に対するポリシリコン膜の選択比を大きくとることができる。したがって、絶縁膜が酸化膜を含む場合に、ポリシリコン膜を一層精度よくエッチングできる。
図1は、この発明の一実施形態に係るパターン形成方法が適用される半導体装置の一部の構成を示す断面図である。 図2Aは、前記半導体装置の製造方法を説明するための断面図である。 図2Bは、図2Aの次の工程を示す断面図である。 図2Cは、図2Bの次の工程を示す断面図である。 図3は、孔の内周面(側壁)からポリシリコン膜を選択的にエッチングして後退させる気相エッチング工程を実行するための気相エッチング装置の構成例を示す図解的な断面図である。 図4は、前記気相エッチング装置による気相エッチングの詳細を説明するためのフローチャートである。 図5は、エッチング試験を行ったときのエッチング形態を示す模式的な部分拡大断面図である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、この発明の一実施形態に係るパターン形成方法が適用される半導体装置の一部の構成を示す断面図である。この半導体装置は、3次元配列されたメモリセルアレイを含む。この半導体装置は、半導体基板1と、半導体基板1上に形成された積層膜2とを含む。積層膜2は、絶縁膜としての酸化膜3と、導体膜としてのポリシリコン膜4とを交互に複数周期積層して構成されている。積層膜2は、酸化膜3を少なくとも2層含む。また、積層膜2は、少なくとも2層のポリシリコン膜4を含む。積層膜2には、複数層の酸化膜3および複数層のポリシリコン膜4を、それらの積層方向に沿って貫通した孔5が形成されている。孔5は、柱状に形成されている。孔5は、円柱状に形成されていてもよいし、角柱(たとえば四角柱)状に形成されていてもよい。孔5の内周面(側壁)では、酸化膜3が、ポリシリコン膜4よりも内方に突出している。換言すれば、ポリシリコン膜4の縁部が酸化膜3の縁部よりも後退している。このような孔5が、半導体基板1の面内に分布するように、積層膜2に複数個形成されている。
各孔5の内周面には、ONO(Oxide-Nitride-Oxide)構造の電荷蓄積積層膜6が形成されている。電荷蓄積積層膜6は、たとえば、孔5の内周面に接する酸化膜6a(たとえばシリコン酸化膜)と、酸化膜6aに接する窒化膜6b(たとえばシリコン窒化膜)と、窒化膜6bに接する酸化膜6c(たとえばシリコン酸化膜)とを積層して構成されている。電荷蓄積積層膜6の内側には、孔5内を充填するようにシリコンピラー7が埋め込まれている。
このような構成により、シリコンピラー7はチャネルとして機能し、ポリシリコン膜4はコントロールゲートとして機能する。こうして、孔5の深さ方向に関して酸化膜3によって分離された複数のメモリセルが形成されている。各メモリセルにおいて、電荷蓄積積層膜6に電荷を蓄積して情報を記憶することができる。メモリセルを分離する酸化膜3がポリシリコン膜4よりも孔5の内方に突出しているので、メモリセル間を確実に分離できる。したがって、各層の酸化膜3およびポリシリコン膜4を薄く形成して高集積化したときに、メモリセル間のクロストークを抑制できる。
図2A、図2Bおよび図2Cは、前記半導体装置の製造方法を説明するための断面図である。
まず、図2Aに示すように、半導体基板1上に、酸化膜3とポリシリコン膜4とが交互に積層されて、積層膜2が形成される。酸化膜3は、TEOS(テトラエトキシシラン)であってもよく、たとえばCVD法(化学的気相成長法)で形成されてもよい。ポリシリコン膜4は、たとえばプラズマCVD法で形成されてもよい。導電性を付与するための不純物を添加しながらポリシリコン膜4を形成することによって、ポリシリコン膜4を導電性膜とすることができる。
次に、図2Bに示すように、複数層の酸化膜3および複数層のポリシリコン膜4をそれらの積層方向に貫通する孔5が形成される。孔5の形成は、たとえば、反応性イオンエッチングによって行うことができ、より具体的には、特許文献1に記載されている方法が適用されてもよい。
次に、図2Cに示すように、孔5内にエッチングガスを導入して行う等方エッチングによって、孔5の内周面(側壁)から各ポリシリコン膜4が選択的にエッチングされる(気相エッチング工程)。これにより、各ポリシリコン膜4が孔5の内周面から後退する。これにより、孔5の内周面(側壁)から各酸化膜3が内方へと突出した構造が得られる。エッチングガスとしては、フッ素系ハロゲンガスを不活性ガスで希釈したガスが用いられる。このようなエッチングガスは、酸化物に対するポリシリコンのエッチング選択比が高いので、ポリシリコン膜4の選択的エッチングが可能となる。
前記フッ素系ハロゲンガスとしては、ClFガス、BrFガス、IFガス、IFガス、ClFガス、BrFガス、IFガス、およびBrFガスから選択した一種または2種以上を用いることができる。このフッ素系ハロゲンガスを希釈する不活性ガスとしては、たとえば、窒素ガス、アルゴンガス、ヘリウムガスなどを用いることができる。
このようなエッチングガスを用いた気相エッチング工程の後の基板表面にはエッチング残渣が残らないので、純水等のリンス液を用いたリンス工程を行う必要がない。たとえば、ClFガスによるシリコンエッチングの反応は次式に示すとおりである。SiFおよびClFはいずれも揮発性であるので、エッチング残渣を残すことなくシリコンをエッチングできる。
Si+2ClF→SiF+2ClF
図2Cの工程の後は、電荷蓄積積層膜6の形成およびシリコンピラー7の埋め込みを経て、図1に示す構造が得られる。電荷蓄積積層膜6の形成は、ALD(Atomic Layer Deposition)法で行ってもよい。また、シリコンピラー7の埋め込みは、不純物をドーピングしながらCVD法によってシリコン膜を堆積させることによって行われてもよい。
図3は、孔5の内周面(側壁)からポリシリコン膜4を選択的にエッチングして後退させる工程を実行するための気相エッチング装置の構成例を示す図解的な断面図である。
この気相エッチング装置は、ハウジング20と、ハウジング20内に収容された処理ガス導入容器21と、同じくハウジング20内に収容された基板保持台22とを備えている。処理ガス導入容器21には、処理ガス導入路23から、処理ガスが導入されるようになっている。処理ガス導入路23には、フッ素系ハロゲンガス供給路24および不活性ガス供給路25が結合されている。フッ素系ハロゲンガス供給路24には、バルブ26および流量コントローラ(MFC)46が介装されている。同様に、不活性ガス供給路25には、バルブ27および流量コントローラ(MFC)47が介装されている。フッ素系ハロゲンガス供給路24は、フッ素系ハロゲンガス供給源28に接続されている。不活性ガス供給路25は、不活性ガス供給源29に接続されている。
処理ガス導入容器21は、その底壁部がパンチングプレート36となっており、このパンチングプレート36は、基板保持台22の上方に配置されている。パンチングプレート36には、その上下の空間を連通させる複数の貫通孔が面内に均一に分布して形成されている。処理ガス導入容器21に導入された処理ガスは、パンチングプレート36を通って、基板保持台22へと向かう。
基板保持台22は、基板Wを水平姿勢で保持することができ、かつ基板Wを鉛直な回転軸線30まわりに回転させることができるスピンチャックとしての形態を有している。基板Wは、図1等の半導体基板1に相当する。基板保持台22に保持された基板Wには、パンチングプレート36を通った処理ガスが導かれる。基板保持台22は、モータ等を含む回転駆動機構31によって回転軸線30まわりに回転される回転軸32の上端に固定されている。さらに、基板保持台22には、基板Wの温度を調節するための温度調節器35が組み込まれている。温度調節器35は、基板保持台22に保持された基板Wを加熱したり、その基板Wを冷却したりする装置である。
基板保持台22の平面視における外方側には、ハウジング20の底面に対して上下に収縮するベローズ38が設けられている。このベローズ38は、上端縁をパンチングプレート36の周縁部下面に当接させて、基板保持台22の周縁の空間を密閉して処理室を形成する密閉位置(図3において実線で示す位置)と、その上端縁が基板保持台22の上面よりも下方に退避した退避位置(図3において破線で示す位置)との間で、図示しない駆動機構によって伸長/収縮駆動されるようになっている。
ベローズ38の内部空間は、ハウジング20の底面に接続された排気配管39を介して、排気手段40により排気されるようになっている。この排気手段40は、排気ブロワまたはエジェクタなどの強制排気機構であってもよいし、当該気相エッチング装置が設置されるクリーンルームに備えられた排気設備であってもよい。
基板保持台22の側方には、基板Wを搬入/搬出するための開口41が、ハウジング20の側壁に形成されている。この開口41には、シャッタ42が配置されている。基板Wの搬入時には、ベローズ38が退避位置(図3の破線の位置)に下降させられるとともに、シャッタ42が開成され、基板搬送ロボット43によって、基板保持台22に基板Wが渡される。また、基板Wの搬出時には、ベローズ38が退避位置とされるとともに、シャッタ42が開成されて、基板保持台22上の基板Wが基板搬送ロボット43に受け渡されて搬出される。
この気相エッチング装置の各部は、マイクロコンピュータ等を含む制御装置50によって制御されるようになっている。より具体的には、制御装置50は、バルブ26,27の開閉動作、回転駆動機構31の動作、温度調節器35の動作、ベローズ38の昇降、排気手段40の動作、基板搬送ロボット43の動作、流量コントローラ46,47によって調整される流量等を制御する。
基板Wに対して気相エッチング処理を行うときには、ベローズ38はパンチングプレート36の周縁に密着した密着位置(図3の実線の位置)まで上昇させられるとともに、バルブ26,27が開かれる。これにより、フッ素系ハロゲンガス供給路24から供給されるフッ素系ハロゲンガスが不活性ガス供給路25から供給される不活性ガス(たとえば窒素ガス)によって希釈されて、エッチングガスが調製される。このエッチングガスは、処理ガス導入路23から処理ガス導入容器21内に導入され、パンチングプレート36へと運ばれる。そして、このパンチングプレート36に形成された貫通孔を介して、基板Wの表面へとエッチングガスが供給される。
一方、前述のようなエッチングガスによるエッチングレートおよびエッチング選択比は、基板温度に依存する。そこで、制御装置50は、温度調節器35を制御して、基板Wの温度を調節する。
さらに、基板Wの面内での処理を均一に行うために、制御装置50は、回転駆動機構31を駆動して、基板保持台22を回転軸線30まわりに一定速度で回転させる。
図4は、前記気相エッチング装置による気相エッチングの詳細を説明するためのフローチャートである。
基板搬送ロボット43によって開口41から基板Wが搬入され、シャッタ42が閉じられると、制御装置50は、ベローズ38を上昇させてパンチングプレート36に当接させ、密閉状態の処理室を形成する(ステップS1)。次に、制御装置50は、排気手段40を作動させて処理室内の雰囲気を排気するとともに、バルブ27を開いて、処理室に不活性ガスを導入し、処理室内の雰囲気を不活性ガスでパージする(ステップS2)。制御装置50は、処理室内が大気圧雰囲気となるように排気手段40を制御してもよい。また、制御装置50は、必要に応じて、処理室内が減圧雰囲気(大気圧よりも低圧の雰囲気)となるように排気手段40を制御してもよい。さらに、制御装置50は、温度調節器35を制御することによって、基板Wの温度を制御し(ステップS3)、回転駆動機構31を制御することによって基板保持台22を回転(すなわち基板Wを回転)させる(ステップS4)。基板Wの温度は、常温〜80℃程度に制御されるとよい。
この状態で、制御装置50は、バルブ26を開き、さらに、流量コントローラ46,47を制御する。これにより、フッ素系ハロゲンガスと不活性ガスとを所定の流量比で混合したエッチングガスが調製され、このエッチングガスが処理室に導入される(ステップS5)。エッチングガスは、基板Wの表面に導かれ、基板Wの表面に形成された積層膜の孔5内に入り込み、孔5の内周面(側壁)からポリシリコン膜4を選択的にエッチングする。この気相エッチングが所定時間に亘って行われる。
次に、制御装置50は、バルブ26を閉じて、フッ素系ハロゲンガスの供給を停止する。これにより、エッチングガスの供給が停止され、処理室には不活性ガスだけが導かれる状態となる(ステップS6)。さらに、制御装置50は、温度調節器35を制御して、基板Wを冷却する(ステップS7)。これにより、気相エッチングが停止する。
その後、制御装置50は、回転駆動機構31を制御して基板Wの回転を停止させる(ステップS8)。そして、処理室内が不活性ガスでパージされる(ステップS9)。気相エッチング処理中に処理室内を減圧雰囲気に制御していた場合は、制御装置50は、排気手段40を制御して、処理室内を大気圧に戻す。
次いで、制御装置50は、ベローズ38を下降させ、シャッタ42を開く。この状態で、基板搬送ロボット43によって、処理済みの基板Wが搬出される(ステップS10)。
以上のように、この実施形態によれば、積層膜2に形成された孔5内に、フッ素系ハロゲンガスを不活性ガスで希釈したエッチングガスが導入される。このエッチングガスによって、孔5の内周面(側壁)から等方的なエッチングが進行する。このエッチングガスは、酸化膜3に対するポリシリコン膜4のエッチング選択比が高いので、ポリシリコン膜4を選択的にエッチングできる。これにより、孔5の内周面からポリシリコン膜4を選択的に後退させることができる。したがって、孔5の内周面に酸化膜3が突出し、この突出した酸化膜3によってポリシリコン膜4(導電層)が分離された構造を形成できる。
フッ素系ハロゲンガスを不活性ガスで希釈したエッチングガスによる気相エッチングは、孔5内において均一に進行する。すなわち、孔5内の深さ位置に関係なく、均一なエッチングが可能である。たとえば、ウエットエッチングでは、孔の入口部においてはエッチング液が新液に置換されやすいのに対して、孔の奥部ではエッチング液の置換が進行しにくい。そのため、孔の入口部と奥部とでエッチングの進行速度が相違し、入口部から奥部に向かって狭まるテーパー状のエッチングプロファイルとなりやすい。これに対して、上記のような気相エッチングでは、孔5内の至るところで、等しくエッチングを進行させることができる。よって、孔5内の位置によらずに、ポリシリコン膜4を精度良くエッチングして孔5の内周面から後退させることができる。
また、このような気相エッチング工程の後の基板Wの表面には、エッチング残渣が残らない。そのため、気相エッチング工程の後に、純水等のリンス液を用いたリンス工程を実行する必要がない。したがって、リンス液を用いた工程を省くことによって、基板W上の微細パターンがリンス液の表面張力によって倒壊したりする不具合を回避できる。
前述のとおり、気相エッチングは大気圧雰囲気中で行うこともできるし、必要に応じて減圧雰囲気中で行うこともできる。大気圧雰囲気中で気相エッチングを行えば、処理室内の気圧を制御しなくてもよいので、工程を減らすことができ、それに応じて生産性を向上できる。また、減圧雰囲気中で気相エッチングを行えば、ポリシリコン膜のエッチングレートおよびエッチング選択比を高めることができる。
また、この実施形態では、気相エッチング工程において、基板Wが、その主面に垂直な回転軸線30まわりに回転される。これにより、基板Wの面内に分布するように積層膜2に形成された複数の孔5内において、均一に気相エッチングを行うことができる。よって、その複数の孔5内に均一性の高い構造を精度良く形成できる。
さらに、この実施形態では、気相エッチング工程において、基板Wの温度が制御される。ポリシリコン膜のエッチングレートおよびエッチング選択比を高めるためには、基板Wの温度は−30℃以上30℃以下に制御されることが好ましく、−10℃以上20℃以下に制御されることが特に好ましい。これにより、ポリシリコン膜4の選択的エッチングを一層精度よく実行できる。
また、ポリシリコン膜4の間に形成される絶縁膜として酸化膜3を用いているため、気相エッチングにおける選択比を大きくとることができる。これにより、ポリシリコン膜4を一層精度よくエッチングできる。
以下、具体的な試験の実施条件とその結果について記載する。
[実施例1〜15]
図2Bに示したパターンが形成された基板を図3の構成の気相エッチング装置の基板保持台22に設置し、エッチング試験を行った。本試験における、シリコンのエッチング形態を図5に示す。孔5内の壁面の各ポリシリコン膜4のエッチング深さtを断面SEM観察により測定した。さらに、そのエッチング深さtの平均値tおよび標準偏差σを求め、σ/tを求めることにより、孔の深さ方向に対するエッチング深さの均一性を評価した。エッチングガスとして導入したフッ化物ガスの流量はいずれも100sccmである。
この発明の実施例におけるエッチング条件と、その結果を表1に示す。
Figure 2013027653
実施例1では、基板温度を15℃とし、フッ化物ガスとしてIF、希釈ガスとしてHeを用いて、IF分圧5Pa、He分圧95Paに固定した条件で、10分間エッチング試験を行った。その結果、平均エッチング深さtは25nm、標準偏差σは2.8であり、σ/tは11%と、均一性は良好であった。
実施例2では、フッ化物ガスとしてClFを用いた以外は実施例1と同様である。その結果、平均エッチング深さtは21nm、標準偏差σは2.6であり、σ/tは12%と、均一性は良好であった。
実施例3、4では、He分圧を1000Paとした以外は実施例1、2とそれぞれ同様である。その結果、実施例3では、平均エッチング深さtは23nm、標準偏差σは2.5であり、σ/tは11%、実施例4では、平均エッチング深さtは20nm、標準偏差σは2.4であり、σ/tは12%と、均一性は良好であった。
実施例5、6では、希釈ガスとしてArを用いた以外は実施例1、2とそれぞれ同様である。実施例7、8では、希釈ガスとしてNを用いた以外は実施例1、2とそれぞれ同様である。その結果、いずれもσ/tは11〜12%と、均一性は良好であった。
実施例9、10では、フッ化物ガスの分圧を1Pa、希釈ガスの分圧を99Paとし、エッチング時間を30分とした以外は実施例1、2とそれぞれ同様である。その結果、いずれもσ/tは13%と、均一性は良好であった。
実施例11,12では、フッ化物ガスの分圧を50Pa、希釈ガスの分圧を50Paとし、エッチング時間を4分とした以外は実施例1,2とそれぞれ同様である。その結果、σ/tは11〜12%と、均一性は良好であった。
実施例13では、基板温度を30℃とした以外は実施例1と同様である。その結果、σ/tは12%と、均一性は良好であった。
実施例14では、基板温度を0℃とした以外は実施例1と同様である。その結果、σ/tは10%と、均一性は良好であった。
実施例15では、基板温度を−10℃とした以外は実施例1と同様である。その結果、σ/tは9%と、均一性は良好であった。
[比較例1]
比較例1におけるエッチング条件と、その結果を表2に示す。
Figure 2013027653
比較例1では、フッ化物ガスとしてFを用い、その他の条件は実施例1と同様にして、エッチング試験を行った。その結果、ポリシリコン膜のエッチングは進行しなかった。
以上、この発明の一実施形態について説明したが、この発明は、さらに他の形態で実施することもでき、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
1,W 半導体基板
2 積層膜
3 酸化膜
4 ポリシリコン膜
5 孔
6 電荷蓄積積層膜
7 シリコンピラー
20 ハウジング
21 処理ガス導入容器
22 基板保持台
23 処理ガス導入路
24 フッ素系ハロゲンガス供給路
25 不活性ガス供給路
26,27 バルブ
28 フッ素系ハロゲンガス供給源
29 不活性ガス供給源
30 回転軸線
31 回転駆動機構
32 回転軸
35 温度調節器
36 パンチングプレート
38 ベローズ
39 排気配管
40 排気手段
41 開口
42 シャッタ
43 基板搬送ロボット
46,47 流量コントローラ
50 制御装置

Claims (8)

  1. 基板上に、絶縁膜およびポリシリコン膜を交互に積層して、前記絶縁膜および前記ポリシリコン膜をそれぞれ少なくとも2層含む積層膜を形成する工程と、
    少なくとも2層の前記絶縁膜および少なくとも2層の前記ポリシリコン膜を貫通する孔を前記積層膜に形成する工程と、
    フッ素系ハロゲンガスを不活性ガスで希釈したエッチングガスを前記孔内に導入して行う等方的エッチングによって、前記孔の側壁から前記ポリシリコン膜を選択的にエッチングする選択エッチング工程とを含む、パターン形成方法。
  2. 前記フッ素系ハロゲンガスが、ClFガス、BrFガス、IFガス、IFガス、ClFガス、BrFガス、IFガス、およびBrFガスから選択した一種または2種以上のガスを含む、請求項1に記載のパターン形成方法。
  3. 前記選択エッチング工程が、大気圧雰囲気中で行われる、請求項1または2に記載のパターン形成方法。
  4. 前記選択エッチング工程が、減圧雰囲気中で行われる、請求項1または2に記載のパターン形成方法。
  5. 前記選択エッチング工程が、前記基板を主面に垂直な回転軸線まわりに回転させる工程を含む、請求項1〜4のいずれか一項に記載のパターン形成方法。
  6. 前記選択エッチング工程が、前記基板の温度を制御する工程を含む、請求項1〜5のいずれか一項に記載のパターン形成方法。
  7. 前記基板の温度を制御する工程において、エッチング時の基板温度を−30℃以上30℃以下に制御する、請求項6に記載のパターン形成方法。
  8. 前記絶縁膜が、酸化膜を含む、請求項1〜7のいずれか一項に記載のパターン形成方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6056136B2 (ja) * 2011-09-07 2017-01-11 セントラル硝子株式会社 ドライエッチング方法
JP6199155B2 (ja) * 2013-10-30 2017-09-20 株式会社Screenホールディングス 犠牲膜除去方法および基板処理装置
TWI501549B (zh) * 2013-12-11 2015-09-21 Kuan Jung Chung Method for forming cavity of surface acoustic wave element
JPWO2015115002A1 (ja) * 2014-01-29 2017-03-23 株式会社日立国際電気 微細パターンの形成方法、半導体装置の製造方法、基板処理装置及び記録媒体
CN105097706B (zh) * 2014-05-19 2018-03-20 旺宏电子股份有限公司 三维叠层半导体结构及其制造方法
US9728422B2 (en) * 2015-01-23 2017-08-08 Central Glass Company, Limited Dry etching method
JP6544215B2 (ja) * 2015-01-23 2019-07-17 セントラル硝子株式会社 ドライエッチング方法
CN108122822B (zh) * 2016-11-29 2021-04-23 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法
US10586710B2 (en) 2017-09-01 2020-03-10 Tokyo Electron Limited Etching method
JP7209567B2 (ja) * 2018-07-30 2023-01-20 東京エレクトロン株式会社 エッチング方法およびエッチング装置
CN113196454A (zh) 2018-12-21 2021-07-30 昭和电工株式会社 利用卤素氟化物的蚀刻方法、半导体的制造方法
CN113793819A (zh) * 2021-09-16 2021-12-14 长江存储科技有限责任公司 化学槽及其温度控制方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02174271A (ja) * 1988-12-27 1990-07-05 Toshiba Corp 不揮発性半導体メモリ装置の製造方法
JPH03114226A (ja) * 1980-04-07 1991-05-15 At & T Technol Inc 微細構造デバイスにおけるSiエッチング残留物除去方法
JPH0469964A (ja) * 1990-07-10 1992-03-05 Fujitsu Ltd 半導体装置の製造方法
JPH04302143A (ja) * 1991-03-29 1992-10-26 Toshiba Corp 表面処理装置
JPH05136117A (ja) * 1991-11-14 1993-06-01 Kawasaki Steel Corp 裏面シリコン膜のエツチング処理方法
JPH08274072A (ja) * 1995-03-31 1996-10-18 Toshiba Corp 表面処理装置および表面処理方法
JP2008508704A (ja) * 2004-07-29 2008-03-21 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 基板上で層をエッチングする方法
JP2008198629A (ja) * 2007-02-08 2008-08-28 Mitsubishi Electric Corp 表面処理方法および太陽電池セル
JP2009295617A (ja) * 2008-06-02 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置
JP2010010596A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011060991A (ja) * 2009-09-10 2011-03-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5006223A (en) 1989-09-29 1991-04-09 Exxon Research And Engineering Company Addition of radical initiators to resid conversion processes
US6110838A (en) * 1994-04-29 2000-08-29 Texas Instruments Incorporated Isotropic polysilicon plus nitride stripping
KR100327341B1 (ko) 1999-10-27 2002-03-06 윤종용 폴리실리콘 하드 마스크를 사용하는 반도체 소자의 제조방법 및 그 제조장치
JP2010177652A (ja) 2009-02-02 2010-08-12 Toshiba Corp 半導体装置の製造方法
KR101539699B1 (ko) * 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
JP2011023586A (ja) 2009-07-16 2011-02-03 Toshiba Corp 半導体記憶装置およびその製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03114226A (ja) * 1980-04-07 1991-05-15 At & T Technol Inc 微細構造デバイスにおけるSiエッチング残留物除去方法
JPH02174271A (ja) * 1988-12-27 1990-07-05 Toshiba Corp 不揮発性半導体メモリ装置の製造方法
JPH0469964A (ja) * 1990-07-10 1992-03-05 Fujitsu Ltd 半導体装置の製造方法
JPH04302143A (ja) * 1991-03-29 1992-10-26 Toshiba Corp 表面処理装置
JPH05136117A (ja) * 1991-11-14 1993-06-01 Kawasaki Steel Corp 裏面シリコン膜のエツチング処理方法
JPH08274072A (ja) * 1995-03-31 1996-10-18 Toshiba Corp 表面処理装置および表面処理方法
JP2008508704A (ja) * 2004-07-29 2008-03-21 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 基板上で層をエッチングする方法
JP2008198629A (ja) * 2007-02-08 2008-08-28 Mitsubishi Electric Corp 表面処理方法および太陽電池セル
JP2009295617A (ja) * 2008-06-02 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置
JP2010010596A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011060991A (ja) * 2009-09-10 2011-03-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

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